KR20100136991A

KR20100136991A - 전력 증폭기의 비선형 커패시턴스 효과의 보상

Info

Publication number: KR20100136991A
Application number: KR1020107024421A
Authority: KR
Inventors: 데이비드 이. 복켈만; 비쉬누 스리니바산
Original assignee: 자벨린 세미컨덕터, 인크.
Priority date: 2008-03-31
Filing date: 2009-03-09
Publication date: 2010-12-29
Also published as: CN101999207A; US8787850B2; US20140295776A1; TW200943697A; CN101999207B; TWI514753B; US20090243727A1; US9065405B2; KR101296149B1; WO2009145957A1

Abstract

일 구현에서, 전력 증폭기는 입력 신호를 수신하고 증폭된 신호를 출력하기 위한 이득 디바이스, 및 이득 디바이스에 결합되어, 입력 신호의 변화로 인해 발생하는 이득 디바이스의 커패시턴스를 보상하기 위한 보상 디바이스를 포함할 수 있다. 전력 증폭기는 상보형 금속 산화물 반도체(CMOS) 프로세스를 이용하여 형성될 수 있다.

Description

전력 증폭기의 비선형 커패시턴스 효과의 보상{COMPENSATING FOR NON-LINEAR CAPACITANCE EFFECTS IN A POWER AMPLIFIER}

다양한 회로에서, 증폭기들은 일반적으로 수신 신호의 진폭을 원하는 레벨로 증가시키는 데 사용된다. 예컨대, 수신 신호들의 신호 강도를 증가시켜 이들을 추가 처리를 위해 원하는 레벨로 제공하기 위해 다양한 증폭기가 주어진 시스템 내에 존재할 수 있다.

통상적으로, 셀룰러 핸드셋, 이동 인터넷 디바이스, 무선 개인 휴대 단말기(PDA) 등과 같은 무선 시스템들에는, 주어진 통신 프로토콜에 대해 요구되는 바와 같이 변조된 무선 주파수(RF) 신호를 수신하고, 디바이스의 안테나를 통한 전송을 위해 이 신호를 증폭하기 위한 전력 증폭기(PA)가 존재한다. 통상적으로, 전력 증폭기는 수신 신호의 전류 및 전압을 증폭하여 원하는 레벨의 신호를 제공할 수 있다.

상이한 통신 프로토콜들에서 상이한 요구들이 존재할 수 있다. 많은 통신 시스템들은 핸드셋이 다양한 신호 레벨들에 걸쳐 전력, 효율 및 선형성과 관련하여 달성해야 할 다양한 요구들을 갖는다. 예컨대, EDGE(enhanced data rates for GSM evolution), LTE(long term evolution)/4G, IEEE 802.11 표준에 따른 WiFi, WiMax(worldwide interoperability for microwave access), CDMA(code division multiple access) 및 W-CDMA(wideband-code division multiple access)를 포함하는 다양한 통신 시스템들은 모두 선형 신호 경로를 필요로 하는 변조 스킴들을 갖는다.

PA와 같은 증폭기 스테이지에서, 스테이지를 통한 위상 시프트가 입력 신호의 진폭의 함수인 경우, 그러한 증폭기는 위상 왜곡(진폭 변조 대 위상 변조(AM 대 PM) 왜곡이라고도 한다)을 갖는다. AM 대 PM 왜곡은 증폭기의 전체 선형성을 저하시키는 비선형 프로세스이다. AM 대 PM 왜곡은 (AM 대 AM 왜곡이라고도 하는) 진폭 왜곡과 더불어 또는 진폭 왜곡 없이 존재할 수 있다. 이러한 2개의 비선형 프로세스는 함께, 이상적 선형 통신 회로들과 관련되는 비선형 거동을 특성화한다. 이러한 비선형 프로세스들은 원하는 채널로부터 이웃 채널들로의 신호 에너지의 스펙트럼 혼신 또는 누설을 유발한다. 많은 시스템에서, 이러한 스펙트럼 혼신은 인접 채널 전력 비율(ACPR) 또는 인접 채널 누설 비율(ACLR)로서 측정된다.

통상적으로, 현재의 PA들은 큰 AM 대 PM 왜곡을 겪지 않는 바이폴라 디바이스들을 구비하도록 갈륨 비소(GaAs) 프로세스를 이용하여 형성된다. 그러나, 고효율 상보형 금속 산화물 반도체(CMOS) 전력 증폭기들의 경우, AM 대 PM 왜곡은 심각한 선형성 문제를 일으킬 수 있다. AM 대 AM 선형화 기술들이 CMOS 디바이스들을 위해 존재하지만, 이러한 기술들은 AM 대 PM 왜곡을 해결하지 못하거나, AM 대 PM 왜곡으로 인해 덜 효과적이다. 그 결과, CMOS 디바이스들을 이용하여 형성되는 전력 증폭기와 같은 증폭기는 선형성 문제들을 가질 수 있다. 대안으로, 전체 선형성을 향상시키지만 효율을 감소시키는 (클래스 A라고도 하는) 다른 모드에서 동작하는 CMOS 전력 증폭기가 제조될 수 있다.

일 양태에서, 본 발명은 이득 디바이스에 대한 입력 신호의 대응하는 변화들로 인해 발생하는 커패시턴스 변화들을 보상하기 위한 기술을 제공한다. 일 구현에 따르면, 회로는 입력 신호를 수신하고 증폭된 신호를 출력하기 위한, 전력 증폭기의 이득 스테이지 내에 존재하는 것과 같은 이득 디바이스를 포함한다. 입력 신호의 변화들에 대한 커패시턴스 보상을 제공하기 위하여, 보상 회로가 이득 회로에 결합된다. 구체적으로, 이득 디바이스에 대한 상보형 디바이스일 수 있는 이러한 보상 디바이스는 입력 신호 변화로 인해 발생하는 이득 디바이스의 커패시턴스 변화를 보상하도록 동작한다. 보상 디바이스는 바이어스 생성기에 의해 제어될 수 있으며, 바이어스 제어기는 바이어스 전압을 제공하여, 실질적으로 대응 이득 디바이스의 임계 전압의 주위에서 보상 디바이스의 커패시턴스가 이득 디바이스의 커패시턴스 변화와 실질적으로 동일하고 반대가 되게 한다.

본 발명의 다른 양태는 이득 스테이지 및 다수의 보상 스테이지를 포함하는 전력 증폭기에 관한 것이다. 이득 스테이지는 차동 입력 신호를 수신하고 차동 증폭 신호를 출력하기 위한 한 쌍의 상보형 증폭기를 포함할 수 있다. 또한, 각각의 보상 스테이지는 상보형 증폭기들 중 하나의 증폭기에 각각 결합되는 제1 및 제2 보상 디바이스를 구비한다. 이러한 방식으로, 각각의 보상 디바이스는 차동 입력 신호가 입력 범위의 소정의 전이 영역 내에 있을 때 대응 증폭기의 커패시턴스 변화를 보상할 수 있다. 그러한 전력 증폭기는 송수신기 또는 다른 그러한 회로에 의해 제공되는 신호들을 안테나 또는 다른 방사 수단을 통한 전송에 적합한 레벨로 증폭하도록 무선 시스템 내에 구현될 수 있다.

본 발명의 또 다른 양태는 이득 스테이지의 커패시턴스 변화들에 대한 개루프 또는 폐루프 보상을 위한 방법에 관한 것이다. 폐루프 구현에서, 이 방법은 이득 스테이지 내로의 입력 신호의 진폭을 검출하는 단계, 검출된 진폭에 응답하여 이득 스테이지에 결합될 커패시턴스를 결정하여 이득 스테이지의 입력 신호에 대한 비선형 위상 응답을 보상하는 단계, 및 결정된 양의 커패시턴스를 이득 스테이지에 결합하기 위해 제어 가능한 요소를 제어하는 단계를 포함할 수 있다.

도 1은 게이트-소스 전압에 대한 커패시턴스 변화들의 그래프.
도 2a는 CMOS 이득 스테이지의 소형 신호 모델을 나타내는 도면.
도 2b는 중심 주파수에서 동작하는 CMOS 이득 스테이지의 소형 신호 모델을 나타내는 도면.
도 3a는 본 발명의 일 실시예에 따른 보상 회로의 개략도.
도 3b는 도 3a의 회로에 대한 커패시턴스 변화들의 그래프.
도 3c는 본 발명의 다른 실시예에 따른 보상 회로의 개략도.
도 3d는 도 3c의 보상 회로에 대한 이중 회로의 개략도.
도 3e는 본 발명의 일 실시예에 따른 상보형 보상 회로의 개략도.
도 4a는 본 발명의 다른 실시예에 따른 보상 회로의 개략도.
도 4b는 도 4a의 회로에 대한 커패시턴스 변화들의 그래프.
도 5는 본 발명의 다른 실시예에 따른 보상 회로의 개략 개념도.
도 6a는 본 발명의 일 실시예에 따른 보상이 없는 경우의 커패시턴스 변화들의 그래프.
도 6b는 본 발명의 일 실시예에 따른 보상이 있는 경우의 커패시턴스 변화들의 그래프.
도 7a는 본 발명의 일 실시예에 따른 폐루프 시스템의 개략도.
도 7b는 본 발명의 다른 실시예에 따른 폐루프 시스템의 개략도.
도 8은 본 발명의 일 실시예에 따른 무선 디바이스의 블록도.

실시예들은 증폭기의 선형성을 향상시키기 위해, 구체적으로는 CMOS PA와 같은 PA의 위상 선형성을 향상시키는 데에 이용될 수 있다. 그러나, 본 명세서에 설명되는 기술들은 PA들 외의 회로들 내의 CMOS 디바이스들의 선형성을 향상시키는 데 사용될 수 있다. 아래에 더 설명되는 바와 같이, 실시예들은 디바이스가 다양한 입력 신호 레벨들을 공급받을 때 디바이스에 대해 발생하는 커패시턴스 변화들을 보상함으로써 선형성을 향상시킬 수 있다. 구체적으로, 트랜지스터들은 상이한 동작 영역들에서 도통할 때 그들의 특성들을 동적으로 변경하므로, 상이한 고유 또는 기생 커패시턴스들이 존재할 수 있다. 실시예들은 이러한 커패시턴스 변화들의 효과들을 줄이거나 제거하려고 시도할 수 있다.

PA에서 사용되는 것과 같은 CMOS 이득 스테이지에서, MOS 디바이스들은 다수의 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET), 즉 p 채널 MOSFET(PMOS) 및 n 채널 MOSFET(NMOS)가 수신 신호에 의해 게이트들에서 구동되고, 그들의 드레인 단자들이 입력 신호의 증폭된 버전을 제공하도록 함께 결합되는 상보형 공통-소스 증폭기로서 구성될 수 있다. 이 경우, NMOS 및 PMOS 디바이스들의 게이트-소스 커패시턴스(C_gs)는 AM 대 PM 왜곡의 주요 소스이다. 이것은 입력 신호 진폭(V_gs)이 증가할 때 C_gs의 큰 변화에 의해 유발된다. 고효율 PA의 경우, 통상적으로 이득 스테이지는 MOS 디바이스들이 거의 오프되는 클래스 AB 또는 B로 바이어스된다. 입력 신호 RMS 값이 정지 레벨보다 큰 레벨로 증가함에 따라, 디바이스들의 평균 동작 포인트는 더 "온" 상태로 시프트된다. 이러한 시프팅 동작 조건은 디바이스들의 채널 전하의 변화, 따라서 평균 C_gs의 변화를 유발한다.

통상적으로, 이러한 커패시턴스 변화는 디바이스들이 상당히 도통하기 시작하는 디바이스들의 임계 전압 근처에서 발생한다. 예컨대, 디바이스가 소정 시점에서 순간적으로 오프되어, 디바이스를 통하는 전류가 존재하지 않는 경우, 채널은 큰 전하를 갖지 않으며, 따라서 매우 작은 신호에 대해 입력 상에서 나타나는 커패시턴스도 매우 작다. 입력 전압이 상승하기 시작하여 디바이스를 턴온시키기 시작할 때, 디바이스는 도통하기 시작하며, 채널은 그 안에 소정의 전하를 얻기 시작하고, 디바이스는 본질적으로 평행 플레이트들과 같이 동작하며, 따라서 채널 내에 전하가 존재하지 않을 때, 플레이트들은 멀리 떨어지는 반면, 전하가 채널 내에 쌓일 때, 플레이트들은 서로 더 가까워진다. 따라서, 디바이스가 턴온될 때, 플레이트들은 서로 더 가까워지며, 커패시턴스가 빠르게 증가한다.

이제, 도 1을 참조하면, (동작 포인트라고도 하는) 바이어스 전압의 대응하는 변화를 통해 발생하는 소형 신호 커패시턴스 변화들의 그래프가 도시되어 있다. 특히, 도 1은 NMOS 디바이스 및 PMOS 디바이스의 V_gs가 변할 때의 이들 디바이스의 커패시턴스 변화들을 나타낸다. 도 1에 도시된 바와 같이, 각각의 디바이스의 커패시턴스는 V_gs에 걸쳐 변하지만, 실질적으로 주어진 디바이스의 임계 전압 레벨 주위의 V_gs 레벨에서 큰 변화가 발생한다는 점에 유의한다. 도 1은 또한 두 디바이스의 결합된 커패시턴스 변화들을 나타내며, 이는 NMOS C_gs 및 PMOS C_gs에 대한 전체 입력 커패시턴스에 대응한다. 따라서, 도 1은 개별 NMOS 및 PMOS 디바이스들에 대한 DC 바이어스 값(V_gs) 대 소형 신호 C_gs의 커패시턴스 변화는 물론, NMOS C_gs 및 PMOS C_gs에 대한 전체 입력 커패시턴스도 나타낸다.

사인 입력 신호 V_gs를 고려한다. 개념적으로, 순간 전압이 변할 때, 입력 커패시턴스도 변한다. 따라서, 입력 신호는 도 1의 그래프와 같은 전압 대 커패시턴스 그래프 상의 경로를 따른다. 사인 파의 피크 전압이 증가함에 따라, 커패시턴스 파가 크게 변한다. 주어진 V_gs 진폭에 대해, 커패시턴스 파의 시간 평균값은 AM 대 PM 왜곡에 중요한 양이다. 시간 평균 C_gs가 입력 진폭에 따라 변할 때, 이득 스테이지의 위상 시프트가 변할 것이다. 이러한 위상 변화가 AM 대 PM 왜곡을 발생시킨다.

C_gs의 변화에 대한 위상 시프트의 함수 관계는 이득 스테이지의 소형 신호 모델을 이용하여 결정될 수 있다. 이제, 도 2a를 참조하면, 전류 소스(Is), 소스 저항(Rs) 및 소스 인덕턴스(Ls)로서 표현되는 소스와 부하 사이에 결합된 CMOS 이득 스테이지의 소형 신호 모델이 도시되어 있다. 이득 스테이지의 소형 신호 모델 자체는 커패시턴스(C_gs), gmV_gs의 전류 소스, 및 부하 저항(R_L)으로 표현되는 부하에 결합되는 출력 저항, 커패시턴스 및 인덕턴스(Ro, Co, Lo)로서 표현된다. Rs가 (병렬 형태로) Ls로부터 임의의 손실들을 포함하는 것으로 가정한다. C_gs는 C_gs0 및 △C_gs와 동일하며, 여기서 C_gs0는 소형 신호 입력 커패시턴스이다. Ls는 중심 주파수(ω₀)에서 C_gs0와 공진한다. R_L은 Lo 및 Ro로부터 손실을 포함하며, Lo는 중심 주파수에서 Co와 공진한다.

이러한 소형 신호 모델에서, 이득 디바이스가 동작하는 중심 주파수에 대응할 수 있는 중심 주파수, 예컨대 주어진 통신 시스템의 RF 주파수(예컨대, 1800MHz)의 중심 주파수 근처의 주파수들에서, 도 2a의 소형 신호 모델은 도 2b에 표시된 소형 신호 모델에 의해 표현될 수 있다는 점에 유의한다. 도 2b의 소형 신호 모델과 관련하여, 중심 주파수 ω=ω₀의 근처에서, 다음이 성립한다.

대형 신호 조건들 하에서 전체 입력 커패시턴스를 추출하는 경우, (보상되지 않은) 커패시턴스는 중간 입력 레벨들로 감소한다. 예시적인 시스템에서, △C_gs

-1.8pF, Rs=100Ω 및 900MHz의 중심 주파수를 가정하면, 위상 시프트는 약 45°이며, 이는 상당한 위상 왜곡을 유발할 수 있다.

그러한 위상 왜곡을 줄이거나 방지하기 위해, 다양한 실시예들에서 개루프 보상 접근법이 제공될 수 있다. 구체적으로, 실시예들은 이득 디바이스의 C_gs의 변화를 보상하는 커패시터인 상보형 디바이스를 사용할 수 있다. 효과적인 보상을 위해, 보상 디바이스 면적은 고속 전이 영역에서의 커패시턴스 변화들이 대략 동일해지도록 이득 디바이스 면적에 대하여 스케일링될 수 있다. 본 명세서에서 사용될 때, 용어 "고속 전이 영역"은 커패시턴스 변화율이 전압 레벨의 다른 부분들에서보다 훨씬 높은 (입력 신호(V_gs) 또는 다른 전압 레벨의 함수로서의) 신호 범위의 일부를 지칭한다. 이러한 영역은 디바이스의 임계 전압과 관련되며, 따라서 고속 전이 영역은 디바이스들 자체를 지칭하는 데에도 사용될 수 있다.

(이득 디바이스 및 보상 디바이스에 대한) 고속 전이 영역들이 입력 전압에 대해 정렬되도록 보상 바이어스 소스가 설정될 수 있다. 일부 구현들에서, 보상 디바이스는 이득 디바이스 면적의 약 절반일 수 있고, 대응하는 보상 바이어스는 약 V_DD-V_TN-|V_TP|일 수 있으며, 여기서 V_DD는 전원 전압이고, V_TN 및 V_TP는 각각 NMOS 및 PMOS 디바이스들에 대한 임계 전압들이다.

이제, 도 3a를 참조하면, 본 발명의 일 실시예에 따른 보상 회로의 개략도가 도시되어 있다. 도 3a에 도시된 바와 같이, 회로(100)는 전력 증폭기의 이득 스테이지의 일부일 수 있다. 구체적으로, 도 3a에 도시된 바와 같이, 회로(100)는 도시된 바와 같이 NMOS 디바이스인 MOSFET(M1)로 형성된 증폭기를 포함한다. 도 3a에 도시된 바와 같이, 회로(100)는 커패시터(C1)를 통해 입력 신호(Vin)를 수신하도록 결합될 수 있으며, 이 커패시터는 DC 블록으로 작용하여, 핸드셋 또는 다른 무선 디바이스로부터의 출력을 위해 증폭될 RF 신호일 수 있는 수신 AC 신호를 MOSFET(M1)에 결합한다. 이러한 간단한 커패시턴스 블록으로 도시되지만, 다양한 구현들에서 다양한 결합 방법들이 이용될 수 있음을 이해한다. 도 3a에 도시된 바와 같이, 이 입력 신호는 트랜지스터(M1)에, 구체적으로는 디바이스의 게이트 단자에 결합된다. MOSFET(M1)는 기준 전압(예컨대, 접지 전압)에 결합되는 소스 단자, 및 바이어싱 네트워크를 통해 전원 전압에, 또는 (상보형 구현에서) PMOS 디바이스의 드레인 단자에 결합되는 드레인 단자를 구비하여, 이득 스테이지가 결합되는 부하에 증폭된 출력 신호를 제공하는 공통 소스 증폭기일 수 있다. 도 3a의 실시예에는 도시되지 않았지만, MOSFET(M1)의 드레인 단자에 결합되는 출력 라인은 증폭된 신호를 전력 증폭기의 신호 경로의 추가 부분에, 예컨대 다른 이득 스테이지에, 출력 매칭 네트워크에 또는 기타 등등에 제공할 수 있다는 것을 이해한다.

도 3a를 계속 참조하면, 개루프 보상을 제공하기 위하여, 제2 MOSFET, 즉 MOSFET(M2)가 MOSFET(M1)에 결합될 수 있다. 구체적으로, 도 3a에 도시된 바와 같이, MOSFET(M2)는 커패시터의 플레이트로서 작용하도록 서로 결합되는 소스 및 드레인 단자들을 구비하는 MOSFET로 형성된 소위 게이트 커패시터 또는 MOS 커패시터일 수 있다. MOSFET(M2)는 상보형 설계, 즉 MOSFET(M1)와 반대인 극성을 가질 수 있으며, 따라서 원하는 커패시턴스 보상을 제공할 수 있다는 점에 유의한다. 도 3a의 실시예에서, MOSFET(M2)는 PMOS 디바이스일 수 있다. 도 3a의 실시예에서, 이러한 공통 결합된 소스 및 드레인 단자들에 바이어스 전압을 제공하기 위해 바이어스 소스(110)가 결합되고, MOSFET(M2)의 게이트는 MOSFET(M1)의 게이트에 결합된다는 점에 유의한다. 도 3a의 실시예에서는 NMOS 디바이스로서 도시되지만, 다른 구현들에서 증폭기는 아래의 도 4a에 도시된 바와 같이 대응하는 NMOS 보상 디바이스를 갖는 PMOS 디바이스로 형성될 수 있다는 것을 이해한다. 또한, 후술하는 바와 같이, 증폭기는 서로 결합되는 상보형 NMOS 및 PMOS 디바이스들로 형성될 수 있다. 또한, 도 3a에는 설명의 편의를 위해 싱글 엔디드(single-ended) 구현으로 도시되었지만, 다양한 실시예들은 상이한 설계를 가질 수 있고, 또한 다양한 구현들에서는 다수의 이득 디바이스가 서로 캐스케이드 방식으로 결합될 수 있으며, 따라서 입력 커패시턴스 보상이 그러한 이득 디바이스들 중 하나 이상에 적용될 수 있다는 것을 이해한다. 또한, 일부 실시예들에서는 병렬 이득 스테이지들이 존재할 수 있다. 일부 구현들에서는, 입력 및 출력 보상 디바이스들 모두가 존재할 수 있다.

예를 들어, 그러한 병렬 이득 스테이지들은 각각 상이한 크기를 가질 수 있으며, 이들 각각은 상이하게 바이어스될 수 있다. 그러한 구현에서, 각각의 이득 디바이스는 전술한 바와 같이 적용되는 커패시턴스 보상을 가질 수 있다. 각각의 보상 디바이스는 유사하게 상이한 바이어스 전압으로 바이어스될 수 있다. 이와 같이, 이득 디바이스들 및 보상 디바이스들 양자에 대한 상이한 값의 바이어스 소스들과 더불어, 커패시턴스 변화의 전이 영역이 효과적으로 확산될 수 있다. 또 다른 실시예들에서는, 다수의 병렬 이득 스테이지가 동일 시점에 또는 매우 다른 시점들에(즉, 일부는 온이고, 일부는 오프임) 바이어스될 수 있다. 각각의 경우에, 보상 디바이스가 각각의 병렬 경로에 개별적으로 적용될 수 있으며, 보상 디바이스가 결합되는 대응 이득 디바이스에 대해 보상 바이어스가 설정될 수 있다.

또한, 단일 이득 스테이지에 다수의 보상 디바이스가 병렬로 접속될 수 있으며, 그러한 각각의 보상 디바이스는 다소 상이한 시점들에 바이어스되고, 따라서 비선형성이 확산되고, 따라서 커패시턴스 변화의 전이 영역이 확산될 수 있다.

보상 디바이스에 대한 바이어스 전압은 이득 디바이스의 바이어스, 전원 전압, 온도 및 프로세스 변동들의 임의 변화들을 추적하도록 설정될 수 있다. 보상을 위한 바이어스 전압에 대한 기본 종속성은 커패시턴스 변화들을 유발하는 물리적 프로세스들을 고려함으로써 이해될 수 있다. NMOS 디바이스의 경우, V_ds>0인 동안, V_gs가 0으로부터 증가할 때, 게이트 아래에 채널이 형성된다. 이러한 형성은 V_gs에 대한 C_gs의 빠른 증가를 유발하는데, 이는 커패시터 플레이트들 사이의 간격이 감소하기 때문이다. 디바이스의 V_T는 주어진 V_gs에 대한 채널 내의 전하량을 결정하며, 이는 C_gs에 영향을 미친다. 따라서, V_T는 C_gs가 빠른 전이를 겪는 V_gs의 값에 크게 영향을 미친다.

또한, PMOS 이득 디바이스의 V_T는 이득 디바이스의 C_gs가 그의 고속 전이를 행하는 V_gs의 값을 결정한다. PMOS 이득 디바이스의 V_gs는 전원 전압(V_DD)과 관련되므로, 보상을 위한 바이어스 전압도 V_DD의 함수일 수 있다. 전술한 바와 같이, 일부 구현들에서, 바이어스 전압은 대략 V_DD-|V_TP|-V_TN이다. 이러한 바이어스 생성 설계의 부담을 RF에서 DC로 시프트시킴으로써, 더 큰 설계 유연성 및 더 쉬운 구현과 같은 많은 이익이 얻어진다는 점에 유의한다.

이제, 도 3b를 참조하면, 도 3a의 회로에 대한 입력 신호 조건들의 변경(즉, △V_gs)에 대해 발생하는 커패시턴스 변화(즉, △C_gs)의 그래프가 도시되어 있다. 특히, NMOS 이득 디바이스는 실질적으로 디바이스의 임계 전압 주위에서, 즉 고속 전이 영역에서 크고 빠른 커패시턴스 변화를 겪는다는 점에 유의한다. 따라서, 이러한 변화를 보상하기 위하여, PMOS 보상 디바이스는 수신 신호의 이 동일 값 주위에서 반대이고, 실질적으로 동일한 커패시턴스 변화를 겪을 수 있다. 따라서, 도 3b의 상부 곡선에 도시된 바와 같이, 발생하는 전체 커패시턴스 변화가 훨씬 더 평탄하고, C_gs의 변화율이 크게 감소하여, 이득 디바이스의 위상 선형성이 향상된다. 보상 전후의 최대 커패시턴스 변화는 대략 동일하지만, 보상된 커패시턴스 특성은 선형성을 향상시킨다는 점에 유의한다. 따라서, 위상 선형성 향상을 본질적으로 제공하는 것은 커패시턴스 특성의 기울기 감소이다.

일부 실시예들에서는, 이득 디바이스의 출력 노드 상에 가변 커패시턴스가 존재할 수 있으며, 이는 이득 디바이스의 드레인에서 소스로 결합될 수 있고, 가변적이다. 대안 실시예에서는, 커패시턴스 변화에 대해 이득 디바이스의 출력을 보상하기 위해 상보형 공핍 커패시턴스가 결합될 수 있다. 구체적으로, 도 3c에 도시된 바와 같이, 회로(100')는 결합 커패시턴스(C1)를 통해 AC 결합되는 입력 신호에 의해 게이트에서 구동되는 이득 디바이스(M1)를 포함할 수 있다. NMOS 이득 디바이스(M1)를 둘러싸는 박스는 또한 이득 디바이스의 드레인 단자에 형성되는 고유 기생 다이오드(D1)를 나타낸다. 이 다이오드는 N+:P웰 타입이며, 여기서 N+는 드레인 확산에 대응하고, P웰은 다이오드의 다른 단자이다. 출력 커패시턴스 보상을 제공하기 위하여, 유사한 다이오드 구조(D2)가 P웰 내의 N+ 확산에 의해 구현될 수 있으며, 도 3c에 도시된 바와 같이 적절한 바이어스 전압(110)에 접속될 수 있다. 다른 다이오드 구조들도 사용될 수 있다는 점에 유의한다. NMOS 드레인 면적이 A_n인 경우, 다이오드는 적절히 스케일링된 면적 C₁ x A_n을 가질 것이며, 따라서 출력 신호 레벨들(이들은 입력 신호 레벨들에 의존한다)의 비선형 함수인 전체 커패시터(NMOS 이득 디바이스의 고유 드레인 다이오드와 보상 다이오드의 합) 변동이 최소화된다.

도 3d는 도 3c의 보상 회로에 대한 이중 회로의 개략도이다. 구체적으로, 도 3d는 P+형 N웰 다이오드인 고유 기생 다이오드(D1)를 구비하는 PMOS 이득 디바이스(M1)를 포함하는 회로(100")를 나타내며, 보상 다이오드(D2)는 바이어스 전압(110)에 접속되는 N웰 내의 P+ 확산으로서 형성된다.

또 다른 구현들에서는, 예를 들어 상보형 이득 스테이지의 NMOS 및 PMOS 디바이스들 모두를 포함하는 상보형 버전이 제공될 수 있다. 이제, 도 3e를 참조하면, CMOS 실시예의 개략도가 도시되어 있다. 도 3e에 도시된 바와 같이, 회로(100''')는 결합 커패시턴스(C_n)를 통해 AC 결합된 NMOS 이득 경로 및 결합 커패시턴스(C_p)를 통해 AC 결합된 PMOS 이득 경로를 포함한다. 따라서, 상보형 이득 디바이스들(M1, M2)은 이득 디바이스들(M1, M2)의 공통 결합된 드레인 단자들과 그에 대응하는 바이어스 소스들(110, 111) 사이에 각각 결합되는 출력 보상 다이오드들(D3, D4)에 의해 보상되는 출력 신호(V_out)를 제공한다.

도 4a는 도 3a의 증폭기와 유사하지만, PMOS 이득 디바이스를 구비하는 증폭기를 도시한다. 구체적으로, 도 4a에 도시된 바와 같이, 회로(150)는 전력 증폭기의 이득 스테이지의 일부일 수 있으며, 도시된 바와 같이, 전원 전압에 결합되는 소스 단자 및 이득 스테이지가 결합되는 부하에 입력 신호의 증폭된 버전을 제공하기 위한 드레인 단자를 구비하는 PMOS 디바이스인 MOSFET(M3)를 포함한다. 회로(150)는 커패시터(C2)를 통해 입력 신호(V_in)를 수신하도록 결합될 수 있고, 이 커패시터는 DC 블록으로 작용하며, 따라서 증폭될 RF 신호일 수 있는 입력 AC 신호를 MOSFET(M3)에 결합한다. 이러한 간단한 커패시턴스 블록으로 도시되지만, 다양한 구현들에서 다양한 결합 방법들이 이용될 수 있다는 것을 이해한다. 제2 MOSFET, 즉 MOSFET(M4)가 MOSFET(M3)에 결합될 수 있다. 구체적으로, MOSFET(M4)는 공통 결합된 소스 및 드레인 단자들을 갖는 MOS 커패시터일 수 있다. MOSFET(M4)는 NMOS 디바이스임에 유의한다. 공통 결합된 소스 및 드레인 단자들에 바이어스 전압을 제공하기 위해 바이어스 소스(160)가 결합되며, MOSFET(M4)의 게이트는 MOSFET(M3)의 게이트에 결합된다. 회로(150)는 도 3a의 회로(100)의 동작에 대해 상보 방식으로 동작할 수 있다. 도 4b는 도 4a의 회로에 대한 커패시턴스 변화들의 그래프를 나타낸다.

도 3a 및 4a에서 설명된 커패시턴스 보상의 개념을 상보형 증폭기로 확장하기 위하여, 도면들의 NMOS 및 PMOS 이득 디바이스들은 그들의 드레인 단자들이 서로 결합될 수 있으며, 따라서 그 도면들에 존재하는 회로는 상보 동작을 제공하도록 결합된다.

이제, 도 5를 참조하면, 본 발명의 다른 실시예에 따른 보상 회로의 개략도가 도시되어 있다. 도 5에 도시된 바와 같이, 회로(200)는 입력 차동 신호의 양의 부분(In+)을 수신하도록 결합되는 양의 부분(또는 p측)(210) 및 차동 신호의 음의 부분(In-)을 수신하도록 결합되는 음의 부분(또는 n측)(250)을 구비하는 차동 증폭기일 수 있다. 이러한 신호들은 (이상적으로는) 180도 위상차의 동일한 진폭들을 갖도록 구동될 수 있다.

도 5에 도시된 바와 같이, 제1 부분(210)은 이득 스테이지(220)를 포함하고, 제2 부분(250)은 이득 스테이지(260)를 포함한다. 또한, 2개의 보상 스테이지(230, 270)가 제공될 수 있으며, 이들 각각은 아래에 더 설명되는 바와 같이 제1 및 제2 부분들의 일부들에 결합된다. 도 5의 실시예에 도시된 바와 같이, 이득 스테이지(220)는 한 쌍의 상보형 MOSFET들(M1, M2)을 포함한다. 또한, 이득 스테이지(260)는 상보형 MOSFET들(M5, M6)을 포함한다. 이러한 이득 스테이지들은 커패시터들(C1-C4)로 형성된 DC 블록을 통해 그들의 게이트 단자들에서 각각의 입력 신호들을 수신하도록 결합된다. 또한, 이러한 커패시터들, 및 입력 라인들과 각각의 바이어스 전압들(V_QP, V_QN) 사이에 결합된 인덕터들(L1-L4)을 통해 바이어스 전압이 공급되어, 이득 스테이지들에 대한 바이어스 전압이 공급된다. 물론, 다른 결합 및 바이어싱 방법들이 존재하며, 대신 이용될 수 있다.

보상 스테이지들(230, 270)은 이득 스테이지들을 형성하는 디바이스들의 임계 전압들 주위에서 발생하는 커패시턴스 변화의 속도를 줄임으로써 위상 선형성을 향상시키기 위해 제공된다. 도시된 바와 같이, 보상 스테이지(230)는 한 쌍의 NMOS 트랜지스터들(M3, M4)로 형성되며, 이들 양자는 바이어스 생성기(240)로부터 얻은 바이어스 전압에 결합되는 소스 및 드레인 단자들을 구비한다. 또한, 이들 디바이스의 게이트 단자들은 이득 스테이지들(220, 260)의 PMOS 디바이스들, 즉 MOSFET들(M2, M6)에 대한 입력 신호들에 의해 차동 방식으로 구동된다. 유사하게, 보상 스테이지(270)는 한 쌍의 PMOS 트랜지스터들(M7, M8)로 형성되며, 이들 양자는 바이어스 생성기(280)로부터 얻은 바이어스 전압에 결합되는 소스 및 드레인 단자들을 구비한다. 또한, 이들 디바이스의 게이트 단자들은 이득 스테이지들(220, 260)의 NMOS 디바이스들, 즉 MOSFET들(M1, M5)에 대한 입력 신호들에 의해 차동 방식으로 구동된다.

바이어스 생성기들(240, 280)은 대략 동일한 바이어스 레벨로 설정될 수 있다. 또한, 소정 구현들에서는 상이한 보상 스테이지들에 대해 개별 바이어스 생성기들을 제공하는 것이 레이아웃 및 라우팅 문제들을 줄일 수 있지만, 일부 구현들에서는 단일 바이어스 소스만이 제공되고, 모든 보상 디바이스들에 결합될 수 있다. 따라서, 회로(200)에서, 각각의 이득 스테이지의 상보형 디바이스들의 공통 드레인 단자들에서 얻어지는 차동 출력 신호(Out +/-)는 그의 동작 범위에 걸쳐 더 큰 선형성을 갖는다.

적절한 바이어스에 대해, 보상 디바이스들의 벌크는 다른 디바이스로부터 DC 격리된다. 다양한 CMOS 프로세스들에서, NMOS 보상 디바이스들에 대해 깊은 N웰이 제공될 수 있다. 도 5에 도시된 바와 같이, 차동 응용에서는, 차동 증폭기에 대해 4개의 보상 디바이스, 즉 차동 구동되는 2개의 NMOS 보상 디바이스(M3, M4) 및 차동 구동되는 2개의 PMOS 보상 디바이스(M7, M8)가 존재한다. 보상 디바이스들의 각각의 쌍을 동일 웰 내에 서로 가까이 배치함으로써, 웰 및 벌크의 바이어싱은 더 실용적이 된다. 이것은 2개의 디바이스가 차동 구동되고, 하나의 디바이스의 반환 전류가 다른 디바이스를 통과하여, 따라서 벌크를 통과하는 큰 전류가 제거되어, 주어진 바이어스 구현을 크게 단순화하기 때문이다. 즉, 차동 구동되는 한 쌍의 보상 디바이스를 제공함으로써, 벌크의 바이어싱은 더 쉬워진다. 이와 같이, 신호 전류는 다른 곳으로 누설되지 않으며, 이는 복잡성을 유발한다. 이것은 또한 바이어스 소스의 설계를 쉽게 하는데, 그 이유는 바이어스 소스가 큰 신호 전류를 제공할 필요가 없고, 따라서 매우 적은 전력을 소비하는 작은 면적에 구현될 수 있기 때문이다.

따라서, 이득 스테이지에 대해 하나 이상의 보상 디바이스를 제공함으로써, 커패시턴스 변화들이 감소되어, 위상 선형성이 개선될 수 있다. 이제, 도 6a를 참조하면, 본 발명의 일 실시예에 따른, 커패시턴스 보상이 없는 경우에 예시적인 PA의 동작 영역에서의 다양한 RMS 입력 레벨들에 대한 커패시턴스 변화들의 그래프를 나타낸다. 도 6a에 도시된 바와 같이, (입력 전압의 RMS 값과 관련된) 입력 전력이 증가함에 따라, 비교적 큰 커패시턴스 감소가 중간 입력 전력 레벨들에서 발생한다. 예를 들어, 소형 신호 모델과 관련하여 전술한 바와 같이, 900MHz의 신호에 대해 중간 입력 전력 레벨들에서 약 -1.8pF의 변화가 이루어질 수 있으며, 이는 본 명세서에 개시되는 바와 같은 보상 기술을 이용하지 않는 경우에 약 45도의 위상 변화를 유발한다. 이와 달리, 중간 입력 전력 레벨들에 대해 도 5의 회로(200)를 이용하여 설명된 것과 같은 본 발명의 실시예들을 이용하는 경우, 도 6b의 그래프에 도시된 바와 같이 실질적으로 감소된 커패시턴스 변화가 발생한다. 따라서, 전체 커패시턴스는 V_gs와 무관하지 않지만, 기울기(최대)는 크게 감소되었다는 점에 유의한다. 예를 들어, (커패시턴스 보상이 없는 경우에 큰 기울기 변화를 보이는) 도 1과 (상이한 V_gs 레벨들에 걸쳐 전체 커패시턴스의 평탄한 변화를 보이는) 도 3b 및 4b 사이의 기울기 차이를 참고한다. 이러한 보상과 관련하여, 대형 신호 입력은 중간 입력 전력 레벨 범위에서 훨씬 더 적은 입력 커패시턴스 변화를 보인다. 진폭 압축 관점에서 그리고 전술한 동일한 예시적인 파라미터들을 다시 참조하면, △C_gs

0.08pF이고, 위상 왜곡은 약 3도로 감소된다.

다른 구현들에서는, 입력 신호의 레벨에 관한 피드백을 얻고, 제어 가능한 요소를 조정하여, 원하는 양의 커패시턴스를 이득 디바이스에 제공하기 위해, 개루프 접근법이 아니라 폐루프 시스템이 제공될 수 있다. 이제, 도 7a를 참조하면, 본 발명의 일 실시예에 따른 폐루프 시스템의 개략도가 도시되어 있다. 도 7a에 도시된 바와 같이, 시스템(300)은 송수신기를 통해 핸드셋의 일부일 수 있고, 따라서 핸드셋의 PA의 이득 스테이지와 같은 증폭기(320)에 RF 신호를 제공하는 신호 소스(310)를 포함한다. 본 발명의 일 실시예에 따른 커패시턴스 보상을 가능하게 하기 위하여, 진폭 검출기(예를 들어, RMS 또는 피크 검출기)일 수 있는 검출기(330)가 입력 신호의 진폭을 검출하도록 결합될 수 있다. 다양한 실시예들에서, 검출된 진폭은 전압 진폭 또는 전류 진폭일 수 있다. 이러한 검출된 진폭은 PA 내에 존재하는 아날로그 또는 디지털 제어 회로, 또는 핸드셋 또는 다른 디바이스의 다른 회로의 일부일 수 있는 제어기(340)에 제공될 수 있다. 입력 레벨에 기초하여, 제어 신호들은 가변 커패시터들(C1, C2)에 제공될 수 있으며, 따라서 원하는 양의 커패시턴스가 이득 스테이지(320)의 입력으로 스위치 인(switch in)될 수 있다. 일례로, 제어기(340)는 신호의 진폭을 입력으로서 수신하고 제어 값을 커패시터(C1 및/또는 C2)로 출력하도록 결합되는 탐색표를 포함할 수 있으며, 따라서 (일부 구현들에서는 음의 값일 수도 있는) 원하는 양의 커패시턴스를 스위치 인할 수 있다. 탐색표 내에 존재하는 값들은 경험적 분석, 소형 신호 모델링 등에 기초하여 생성될 수 있다. 다양한 구현들에서, 가변 커패시터들은 디지털 제어를 갖는 개별 고정 커패시터들의 뱅크일 수 있다. 대안으로, 다른 구현들에서, 도 7b에 도시된 바와 같은 시스템(300')에서, 제어 가능한 커패시턴스들은 아날로그 제어를 갖는 버랙터들일 수 있다.

동작에 있어서, 폐루프 시스템은 다음과 같이 커패시턴스 보상을 제공할 수 있다. 먼저, 입력 신호 진폭이 검출될 수 있으며, 검출된 진폭에 응답하여, 이득 스테이지에 결합될 커패시턴스의 양이 결정될 수 있다. 따라서, 이 커패시턴스는 입력 신호에 대한 이득 스테이지의 비선형 위상 응답을 보상할 수 있다는 점에 유의한다. 이어서, 결정된 커패시턴스에 기초하여, 가변 커패시턴스, 아날로그 제어를 갖는 버랙터 등일 수 있는 제어 가능한 요소가 결정된 양의 커패시턴스를 이득 스테이지에 결합하도록 제어될 수 있다.

전술한 바와 같이, 본 발명의 일 실시예에 따른 보상 회로는 CMOS PA와 같은 PA 내에 구현될 수 있다. 그러한 디바이스는 핸드셋, 이동 디바이스, PDA 등을 포함하는 다양한 무선 시스템에서 사용될 수 있다. 이제, 도 8을 참조하면, 본 발명의 일 실시예에 따른 무선 디바이스(400)의 블록도가 도시되어 있다. 도 8에 도시된 바와 같이, 무선 디바이스(400)는 사용자에 의해 요구되는 애플리케이션 프로그램들의 실행과 같은 다양한 시스템 특징들을 처리하기 위한 마이크로프로세서 또는 다른 프로그래밍 가능한 로직일 수 있는 애플리케이션 프로세서(410)를 포함할 수 있다. 애플리케이션 프로세서(410)는 그의 기능들을 수행하기 위해 플래시 메모리 또는 다른 비휘발성 메모리일 수 있는 메모리(415)와 통신할 수 있다. 애플리케이션 프로세서(410)는 시스템의 LCD 디스플레이와 같은 디스플레이(420)와 더 통신할 수 있다. RF 통신들, 예컨대 무선 전화 호, 무선 데이터 전송 등을 예컨대 W-CDMA 프로토콜에 따라 처리하기 위하여, 애플리케이션 프로세서(410)는 송신 및 수신 경로들 양자에 대한 기저대역 동작들을 처리할 수 있는 기저대역 프로세서(430)와 통신할 수 있다. 또한, 기저대역 프로세서(430)는 송수신기에 결합되며, 이 송수신기는 기저대역 프로세서(430)로부터 입력되는 기저대역 신호들을 수신하고, PA(450)로의 전송을 위해 신호들을 RF 신호들로 상향 변환하기 위한 처리를 수행할 수 있다. PA(450)는 전술한 바와 같은 커패시터 보상 회로를 구비하는 하나 이상의 이득 스테이지를 포함하는 본 발명의 일 실시예에 따른 전력 증폭기일 수 있다. 또한, PA(450)는 안테나 스위치, 듀플렉서 또는 이들 양자(455)에 결합될 수 있으며, 이들은 또한 증폭된 RF 신호를 방출하는 안테나(460)에 결합된다.

수신 경로에서, 안테나(460)는 안테나 스위치(455)를 통해 그리고 아마도 듀플렉서 또는 SAW 필터들을 통해 송수신기(440)에 결합되며, 이 송수신기는 추가 처리를 위해 기저대역 프로세서(430)로 전송하기 위해 수신 RF 신호들을 다시 기저대역으로 복조할 수 있다. 도 8의 실시예에는 이러한 특정 구현이 도시되지만, 본 발명의 범위는 이와 관련하여 한정되지 않는다.

본 발명은 제한된 수의 실시예와 관련하여 설명되었지만, 이 분야의 기술자들은 그들로부터 다양한 변경들 및 변형들을 인식할 것이다. 첨부된 청구항들은 모든 그러한 변경들 및 변형들을 본 발명의 진정한 사상 및 범위 내에 속하는 것으로서 포함한다.

Claims

장치로서,
입력 신호를 수신하고, 증폭된 신호를 출력하기 위한 이득 디바이스; 및
상기 이득 디바이스에 결합되어, 상기 입력 신호의 변화로 인해 발생하는 상기 이득 디바이스의 커패시턴스 변화를 보상하기 위한 보상 디바이스
를 포함하는 장치.
제1항에 있어서, 상기 보상 디바이스는 상기 이득 디바이스에 대한 상보형 디바이스(complementary device)인 장치.
제2항에 있어서, 상기 상보형 디바이스는 상기 이득 디바이스의 위상 비선형성을 줄이는 장치.
제1항에 있어서, 상기 보상 디바이스에 결합되어, 상기 보상 디바이스의 커패시턴스가 상기 이득 디바이스의 커패시턴스 변화와 반대 방향으로 변하게 하기 위한 바이어스 소스를 더 포함하고, 상기 바이어스 소스는 상기 보상 디바이스 및 상기 이득 디바이스의 사전 결정된 전이 영역들을 정렬하는 장치.
제4항에 있어서, 상기 보상 디바이스는 상기 이득 디바이스보다 작고, 상기 바이어스 소스는 전원 전압 레벨과 상기 이득 디바이스 및 상기 보상 디바이스의 임계 전압들 간의 차이에 실질적으로 대응하는 바이어스 전압을 제공하는 장치.
제2항에 있어서, 상기 보상 디바이스는 상기 이득 디바이스의 입력에 결합되는 장치.
제6항에 있어서, 상기 보상 디바이스는 제1 극성의 CMOS 트랜지스터를 포함하고, 상기 이득 디바이스는 제2 극성의 CMOS 트랜지스터를 포함하며, 상기 보상 디바이스는 그의 소스 단자 및 드레인 단자가 바이어스 소스에 결합되고, 그의 게이트 단자가 상기 이득 디바이스의 게이트 단자에 결합되는 장치.
전력 증폭기로서,
제1 상보형 증폭기 및 제2 상보형 증폭기를 구비하고, 차동 입력 라인 상에서 차동 입력 신호를 수신하고, 차동 증폭 신호를 출력하기 위한 이득 스테이지;
상기 제1 상보형 증폭기의 제1 증폭기에 결합되는 제1 보상 디바이스 및 상기 제2 상보형 증폭기의 제1 증폭기에 결합되는 제2 보상 디바이스를 갖는 제1 보상 스테이지; 및
상기 제1 상보형 증폭기의 제2 증폭기에 결합되는 제1 보상 디바이스 및 상기 제2 상보형 증폭기의 제2 증폭기에 결합되는 제2 보상 디바이스를 갖는 제2 보상 스테이지 - 상기 차동 입력 신호가 입력 범위의 사전 결정된 전이 영역 내에 있을 때, 각각의 보상 디바이스가 대응하는 증폭기의 커패시턴스의 변화를 보상함 -
를 포함하는 전력 증폭기.
제8항에 있어서, 상기 제1 보상 스테이지는 웰 내에 형성되고, 차동 방식으로 구동되는 전력 증폭기.
제9항에 있어서, 상기 제1 보상 스테이지의 제1 보상 디바이스 및 제2 보상 디바이스에 바이어스 전압을 제공하기 위한 바이어스 생성기를 더 포함하고, 상기 제1 보상 디바이스의 반환 전류는 상기 제2 보상 디바이스를 통해 전달되는 전력 증폭기.
제8항에 있어서, 각각의 보상 디바이스는 그가 결합되는 증폭기와 반대 극성을 갖는 전력 증폭기.
이득 스테이지로의 입력 신호의 진폭을 검출하는 단계;
검출된 진폭에 응답하여 상기 이득 스테이지에 결합될 커패시턴스의 양을 결정하는 단계 - 상기 커패시턴스는 상기 입력 신호에 대한 상기 이득 스테이지의 비선형 위상 응답을 보상함-; 및
제어 가능한 요소를 제어하여, 상기 결정된 양의 커패시턴스를 상기 이득 스테이지에 결합하는 단계
를 포함하는 방법.
제12항에 있어서, 상기 제어 가능한 요소에 대응하는 가변 커패시턴스를 제어하는 단계를 더 포함하는 방법.
제13항에 있어서, 상기 가변 커패시턴스는 아날로그 제어를 갖는 버랙터(varactor)에 대응하는 방법.
제12항에 있어서, 상기 검출된 진폭에 기초하여 상기 제어 가능한 요소에 대한 복수의 제어 값을 포함하는 표에 액세스하고, 상기 표로부터 선택된 제어 값을 상기 제어 가능한 요소에 적용하는 단계를 더 포함하는 방법.
전력 증폭기로서,
상보형 증폭기를 구비하고, 입력 라인 상에서 무선 주파수(RF) 입력 신호를 수신하고, 증폭된 RF 신호를 출력하기 위한 제1 이득 스테이지;
상기 상보형 증폭기의 제1 이득 디바이스에 결합되는 제1 보상 디바이스 및 상기 상보형 증폭기의 제2 이득 디바이스에 결합되는 제2 보상 디바이스 - 각각의 보상 디바이스는, 상기 RF 입력 신호의 레벨이 대응하는 이득 디바이스에 대한 입력 레벨을 실질적으로 상기 대응하는 이득 디바이스의 임계 전압 주위에 있게 할 때, 상기 대응하는 이득 디바이스의 커패시턴스 변화율의 크기를 줄임 -; 및
상기 제1 보상 디바이스 및 상기 제2 보상 디바이스에 바이어스 전압을 제공하기 위한 바이어스 생성기 - 상기 바이어스 생성기는 상기 제1 보상 디바이스 및 상기 제2 보상 디바이스의 커패시턴스가 실질적으로 동일하고 실질적으로 상기 임계 전압의 주위에서 상기 대응하는 이득 디바이스의 커패시턴스 변화와 반대가 되는 것을 가능하게 하는 적어도 하나의 바이어스 전압을 생성함 -
를 포함하는 전력 증폭기.
제16항에 있어서, 상기 제1 보상 디바이스는 상기 제1 이득 디바이스와 반대 극성을 갖고, 상기 제1 보상 디바이스는 그의 게이트 단자가 상기 제1 이득 디바이스의 게이트 단자에 결합되며, 상기 제1 보상 디바이스는 커패시터 결합된 트랜지스터인 전력 증폭기.
제17항에 있어서, 상기 제1 이득 스테이지의 상기 게이트 단자는 제2 이득 스테이지의 출력에 결합되고, 상기 제2 이득 스테이지는 상기 입력 라인 상에서 상기 제1 이득 스테이지에 상기 RF 입력 신호를 제공하는 전력 증폭기.
제16항에 있어서, 제2 상보형 증폭기를 갖고, 제2 입력 라인 상에서 상기 RF 입력 신호를 수신하고, 증폭된 RF 신호를 출력하기 위한 제2 이득 스테이지, 상기 제2 상보형 증폭기의 제3 이득 디바이스에 결합되는 제3 보상 디바이스 및 상기 제2 상보형 증폭기의 제4 이득 디바이스에 결합되는 제4 보상 디바이스를 더 포함하는 전력 증폭기.
제19항에 있어서, 상기 바이어스 생성기는 상기 제1 보상 디바이스 및 상기 제3 보상 디바이스에 제1 바이어스 전압을 제공하기 위한 제1 바이어스 소스를 포함하고, 상기 제1 보상 디바이스 및 상기 제3 보상 디바이스는 공통 웰 내에 형성되고, 각각 상기 제1 바이어스 소스에 결합되는 소스 및 드레인 단자들을 구비하는 전력 증폭기.
제20항에 있어서, 상기 제1 보상 디바이스 및 상기 제3 보상 디바이스는 상기 RF 입력 신호에 의해 차동 방식으로 구동되고, 상기 제1 보상 디바이스의 반환 전류는 상기 제3 보상 디바이스를 통해 전달되는 전력 증폭기.
제16항에 있어서, 상기 전력 증폭기는, 기저대역 프로세서로부터 기저대역 신호 정보를 수신하고, 상기 RF 입력 신호를 출력하기 위한 송수신기를 갖는 무선 디바이스 내에 구현되는 전력 증폭기.