KR20100136028A - 고전력 반도체 소자 및 고전력 반도체 소자의 제조 방법 - Google Patents

고전력 반도체 소자 및 고전력 반도체 소자의 제조 방법 Download PDF

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KR20100136028A
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Abstract

실시예에 따른 고전력 반도체 소자는 반도체 기판에 형성된 다수의 소자분리영역; 제1 소자분리영역으로부터 제2 소자분리영역을 포함한 상기 반도체 기판에 형성된 제1도전형 웰; 상기 제1도전형 웰 위에 형성된 게이트; 상기 게이트로부터 상기 제2 소자분리영역을 포함한 상기 제1도전형 웰 상측에 형성된 제2도전형 제1 드리프트 영역; 상기 제2도전형 제1 드리프트 영역 아래의 상기 제1 도전형 웰에 형성된 제2도전형 제2 드리프트 영역; 상기 제2도전형 제2 드리프트 영역 아래의 상기 제1 도전형 웰에 형성된 제2도전형 제3 드리프트 영역; 상기 게이트 양측벽에 형성된 스페이서; 상기 제1 소자분리영역 및 상기 스페이서 사이의 상기 제1도전형 웰 상측에 형성된 소스 영역; 및 상기 제2 소자분리영역 주변에 형성된 드레인 영역을 포함한다.
실시예에 의하면, 고전력 반도체 소자가 수평형 구조와 수직형 구조를 모두 채용한 새로운 리서프 구조로 구현되므로, 채널 영역의 전자 이동도를 향상시킬 수 있고, 디자인 룰의 변경없이 내압을 증가시킬 수 있으며, 동작 저항 및 브레이크 전압 특성을 향상시킬 수 있다.
고전력 반도체 소자, LDMOS, DEMOS, 드리프트 영역, P웰, 전자 이동도

Description

고전력 반도체 소자 및 고전력 반도체 소자의 제조 방법{High power semiconductor device and manufacturing method of high power semiconductor device}
실시예는 고전력 반도체 소자 및 고전력 반도체 소자의 제조 방법에 관한 것이다.
스위칭 모드 전력 공급장치, 램프 안정화 및 모터 구동회로 등의 분야에서 이용되는 반도체 소자 중 플래너 확산(planar diffusion) 기술을 이용한 DMOSFET(Depletion type MOSFET)가 있으며, 특히 LDMOS(Laterally Diffused Metal Oxide Semiconductor) 트랜지스터가 개발된 바 있다.
LDMOS(Lateral Double diffused Metal Oxide Semiconductor)는 빠른 스위칭 응답, 높은 입력 임피던스를 갖는 대표적인 수평형 전력소자이며, 다수 캐리어 소자로서 LV MOS(Low Voltage MOS), HV DEMOS(High Voltage Drain Extended MOS) 등으로 이루어진다.
DEMOS의 경우, 고전압 전류를 처리하기 위하여 게이트로부터 드레인 사이의 거리를 길게 하거나, 드레인 확장용 소자분리막을 형성하거나, 또는 드레인 측에 NDT(N-drift) 영역을 형성함으로써 항복 전압을 크게 한다.
드레인 확장용 소자분리막은 고전압 전류가 흐르는 채널 길이를 길게 하기 위하여 게이트 절연막의 일부가 확장된 것으로 볼 수 있으며, 소스에서 생성된 전류는 드레인 확장용 소자분리막의 표면을 거쳐 드레인으로 흐른다.
그러나, 게이트 전극으로부터 드레인 사이를 길게 형성하는 경우 소자 사이즈를 최소화할 수 없으며, 드레인 확장용 소자분리막을 형성하는 경우 동작 저항(on-resistance; Ron)이 증가되고, 브레이크 다운 현상이 발생될 수 있다.
또한, NDT 영역을 형성하는 경우 MOS 구조의 디자인 레이아웃(layout) 변경이 요구되고, 마스크 공정 및 이온주입 공정을 통하여 NDT 영역의 농도와 깊이, 길이 등을 컨트롤해야 하므로 최소 마진(margin)의 디자인 룰(design rule)을 충족시키기 위해서는 많은 어려움이 존재한다.
즉, NDT 영역을 통하여 브레이크다운 전압(BV; Breaddown Voltage)과 동작 저항 특성을 확보하는데 한계가 있다.
가령, 전압 인가 시 게이트 밑의 P 웰 표면에 생성되는 역전층(inversion layer)을 통하여 전류가 흐르며, 역전층의 전자 이동도(mobility)가 반도체 기판의 벌크(bulk) 영역보다 작으므로 LDMOS 소자의 주요 파라미터인 동작 저항이 증가되고 전류 구동 능력이 현저히 감소되는 문제점이 발생될 수 있다.
실시예는 실시예는 전압, 전류 특성이 향상될 수 있는 새로운 구조의 고전력 반도체 소자 및 고전력 반도체 소자의 제조 방법을 제공한다.
실시예에 따른 고전력 반도체 소자의 제조 방법은 반도체 기판에 다수의 소자분리영역을 형성하는 단계; 제1 소자분리영역으로부터 제2 소자분리영역을 포함한 상기 반도체 기판에 제1도전형 웰이 형성되는 단계; 상기 제1도전형 웰 위에 게이트가 형성되는 단계; 상기 게이트로부터 상기 제2 소자분리영역을 포함한 상기 제1도전형 웰 상측에 제2도전형 제1 드리프트 영역이 형성되는 단계; 상기 제2도전형 제1 드리프트 영역 아래의 상기 제1 도전형 웰에 제2도전형 제2 드리프트 영역이 형성되는 단계; 상기 제2도전형 제2 드리프트 영역 아래의 상기 제1 도전형 웰에 제2도전형 제3 드리프트 영역이 형성되는 단계; 상기 게이트 양측벽에 스페이서를 형성하는 단계; 상기 제2 소자분리영역에 트렌치를 형성하는 단계; 및 상기 제1 소자분리영역 및 상기 스페이서 사이의 상기 제1도전형 웰 상측에 소스 영역을 형성하고, 상기 트렌치 주변에 드레인 영역을 형성하는 단계를 포함한다.
실시예에 따른 고전력 반도체 소자는 반도체 기판에 형성된 다수의 소자분리영역; 제1 소자분리영역으로부터 제2 소자분리영역을 포함한 상기 반도체 기판에 형성된 제1도전형 웰; 상기 제1도전형 웰 위에 형성된 게이트; 상기 게이트로부터 상기 제2 소자분리영역을 포함한 상기 제1도전형 웰 상측에 형성된 제2도전형 제1 드리프트 영역; 상기 제2도전형 제1 드리프트 영역 아래의 상기 제1 도전형 웰에 형성된 제2도전형 제2 드리프트 영역; 상기 제2도전형 제2 드리프트 영역 아래의 상기 제1 도전형 웰에 형성된 제2도전형 제3 드리프트 영역; 상기 게이트 양측벽에 형성된 스페이서; 상기 제1 소자분리영역 및 상기 스페이서 사이의 상기 제1도전형 웰 상측에 형성된 소스 영역; 및 상기 제2 소자분리영역 주변에 형성된 드레인 영역을 포함한다.
실시예에 의하면, 다음과 같은 효과가 있다.
첫째, 실시예에 따른 고전력 반도체 소자는 수평형(lateral) 구조와 수직형(vertical) 구조를 모두 채용한 새로운 리서프 구조로 구현되므로, 실제 채널 길이는 변경하지 않은채 채널 영역의 길이가 변화된 듯한 효과를 가질 수 있다.
둘째, 채널 영역의 전자 이동도를 향상시킬 수 있고, 디자인 룰의 변경없이 내압을 증가시킬 수 있으며, 동작 저항 및 브레이크 전압 특성을 향상시킬 수 있다.
셋째, 고전력 반도체 소자의 사이즈를 최소화할 수 있다.
넷째, 드레인 영역에 인가된 전압에 의하여 소자분리영역의 계면에 전계가 인가될 수 있으므로 동작 저항을 현저히 감소시키고 높은 포화 전류를 발생시킬 수 있다.
다섯째, 고전력 반도체 소자의 각 영역의 사이즈, 각 영역간의 거리, 이온주입 각도 등의 조건을 조정함으로써 소자의 동작 특성을 손쉽게 제어할 수 있다.
첨부된 도면을 참조하여, 실시예에 따른 고전력 반도체 소자 및 고전력 반도체 소자의 제조 방법에 대하여 상세히 설명한다.
이하, 실시예를 설명함에 있어, 관련된 공지 기능 또는 구성에 대한 구체적인 설명은 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되므로 본 발명의 기술적 사상과 직접적인 관련이 있는 핵심적인 구성부만을 언급하기로 한다.
본 발명에 따른 실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(on)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상/위(on)"와 "아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 상/위 또는 아래에 대한 기준은 도면을 기준으로 설명한다.
도 1은 실시예에 따른 세 개의 제2도전형 드리프트 영역(141, 142, 143)이 형성된 후의 고전력 반도체 소자의 형태를 도시한 측단면도이다.
이하의 설명에서, 실시예에 따른 고전력 반도체 소자는 LDMOS 소자인 것으로 한다.
도 1을 참조하면, 반도체 기판(100), 가령 웨이퍼 상태의 단결정 실리콘 기판에 액티브 영역을 정의하는 다수의 소자분리영역(111, 112)을 형성한다.
상기 소자분리영역(110)은 아이솔레이션(Isolation) 공정, 예를 들어 STI(Shallow Trench Isolation) 공정을 이용하여 상기 반도체 기판(100)의 필드 영 역에 산화막과 같은 절연막으로 형성될 수 있다.
도면에 도시되지 않았으나, 상기 소자분리영역(111, 112)이 형성된 후 문턱전압(VT)의 조절을 위한 이온주입, 펀치 스루(punch through)를 방지하기 위한 이온주입, 채널 스토퍼(channel stopper) 형성을 위한 이온주입을 추가로 진행할 수 있다.
상기 소자분리영역(111, 112)이 형성되면, 일측의 상기 소자분리영역(111; 이하, "제1 소자분리영역"이라 함)의 적어도 일부를 포함하고, 타측의 상기 소자분리영역(112; 이하, "제2 소자분리영역"이라 함)을 포함하여 나머지 상기 반도체 기판(100) 영역을 개방시키는 제1 포토레지스트 패턴(미도시)을 형성한다.
이후, 상기 제1 포토레지스트 패턴을 마스크로 하여 제1 이온주입공정을 진행함으로써 제1도전형 웰(120)을 형성한다.
따라서, 상기 제1도전형 웰(120)은 상기 제1 소자분리영역(111)으로부터 상기 제2 소자분리영역(112)을 포함한 상기 반도체 기판(100)에 형성된다.
이후, 상기 제1 포토레지스트 패턴은 제거된다.
상기 제1 도전형 웰(120)이 형성되면 상기 제1 소자분리영역(111)과 상기 제2 소자분리영역(112) 사이의 액티브 영역 위에 게이트절연막(131)과 게이트(132)를 형성한다.
상기 게이트절연막(131)과 상기 게이트(132)는 상기 액티브 영역의 중간 부분에 형성되며, 상기 게이트절연막(131)은 산화막 또는 질화막을 패터닝하여 형성되고 상기 게이트(132)는 폴리실리콘층을 패터닝하여 형성될 수 있다.
다음으로, 상기 게이트(132)의 적어도 일부로부터 상기 제1 소자분리영역(111)에 이르는 상기 반도체 기판(100) 위에 제2 포토레지스트 패턴(200)을 형성하고, 제2 이온주입공정을 진행한다.
상기 제2 이온주입공정을 통하여, 제2도전형 제1 드리프트(drift) 영역(141)이 형성되는데, 상기 제2도전형 제1 드리프트 영역(141)은 상기 제1도전형 웰(120) 상에 형성되고, 상기 반도체 기판(100) 표면에 근접되게 형성되며, 상기 제2 소자분리영역(112)보다 얕은 깊이로 형성된다.
또한, 상기 제2도전형 제1 드리프트 영역(141)은 적어도 상기 게이트(132)의 일부로부터 상기 제2 소자분리영역(112)을 포함한 상기 반도체 기판(100)의 영역까지 형성된다.
다음, 제2 이온주입공정 보다 큰 이온 주입 에너지, 이온 주입량 중 적어도 하나의 공정 조건을 충족시켜 제3 이온주입공정을 진행한다.
이때, 상기 제2 포토레지스트 패턴(200)은 그대로 유지된다.
상기 제3 이온주입공정을 통하여, 제2도전형 제2 드리프트 영역(142)이 형성되는데, 상기 제2도전형 제2 드리프트 영역(142)은 상기 제1도전형 웰(120) 상에 형성되며, 상기 제2도전형 제1 드리프트 영역(141)을 포함하여 상기 제2 소자분리영역(112)보다 깊은 깊이로 형성된다.
또한, 상기 제2도전형 제2 드리프트 영역(142)은 적어도 상기 게이트(132)의 일부로부터 상기 제2 소자분리영역(112)을 포함한 상기 반도체 기판(100)의 영역까지 형성된다.
다음, 제3 이온주입공정보다 큰 이온 주입 에너지, 이온 주입량 중 적어도 하나의 공정 조건을 충족시켜 제4 이온주입공정을 진행한다.
이때, 상기 제2 포토레지스트 패턴(200)은 역시 그대로 유지된다.
상기 제4 이온주입공정을 통하여, 제2도전형 제3 드리프트 영역(143)이 형성되는데, 상기 제2도전형 제3 드리프트 영역(143)은 상기 제2도전형 제2 드리프트 영역(142)보다 깊은 깊이로 형성된다.
또한, 상기 제2도전형 제3 드리프트 영역(143)은 적어도 상기 게이트(132)의 일부로부터 상기 제2 소자분리영역(112)을 포함한 상기 반도체 기판(100)의 영역까지 형성된다.
이후, 상기 제2 포토레지스트 패턴(200)은 제거된다.
실시예의 설명에서, 제1도전형은 "P형"을 의미하고 제2도전형은 "N형을 의미할 수 있으며, 또한 그 역의 도전 타입일 수도 있다.
도 2는 실시예에 따른 LV-LDD(Low Voltage-Lightly Doped Drain) 영역(150)이 형성된 후의 고전력 반도체 소자의 형태를 도시한 측단면도이다.
상기 제2 포토레지스트 패턴(200)이 제거되면, 상기 게이트(132)의 적어도 일부로부터 상기 제2 소자분리영역(112) 옆의 상기 제1도전형 제1 드리프트 영역(141)의 일부까지 제3 포토레지스트 패턴(210)을 형성하고 제5 이온주입공정을 진행한다.
이때, 상기 제3 포토레지스트 패턴(210), 상기 소자분리영역(111, 112) 및 상기 게이트(132)가 이온 주입 마스크로 기능될 수 있으므로, 상기 제1 소자분리영 역(111)과 상기 게이트(132) 사이, 그리고 상기 제2 소자분리영역(112) 옆의 상기 제1도전형 제1 드리프트 영역(141)의 일부에 LV-LDD 영역(150)이 형성될 수 있다.
도 3은 실시예에 따른 제2 소자분리영역(112)에 트렌치(T)가 형성된 후의 고전력 반도체 소자의 형태를 도시한 측단면도이다.
상기 제3 포토레지스트 패턴(210)을 제거하고, 상기 게이트절연막(131)과 상기 게이트(132) 양측벽에 스페이서(160)를 형성한다.
상기 스페이서(160)가 형성된 후, 상기 제2 소자분리영역(112)만을 개방시키는 제4 포토레지스트 패턴(220)을 상기 반도체 기판(100) 전면에 형성한다.
이후, 상기 제4 포토레지스트 패턴(220)을 식각 마스크로 하여 식각 공정을 진행함으로써 상기 제2 소자분리영역(112)에 매립된 절연물질을 제거하고 상기 제2 소자분리영역(112)에 트렌치(T)를 형성한다.
상기 트렌치(T)가 형성된 후 상기 제4 포토레지스트 패턴(220)은 제거된다.
도 4는 실시예에 따른 소스 영역(172) 및 드레인 영역(174)이 형성된 후의 고전력 반도체 소자의 형태를 도시한 측단면도이다.
다음으로, 상기 제1 소자분리영역(111)과 상기 스페이서(160) 사이의 영역과 상기 트렌치(T)영역을 개방시키는 제5 포토레지스트 패턴(230)을 상기 반도체 기판(100) 위에 형성하고, 제6 이온주입공정을 진행한다.
따라서, 상기 제1 소자분리영역(111)과 상기 스페이서(160) 사이의 상기 LV-LDD 영역(150)에 소스 영역(172)이 형성되고, 상기 트렌치(T) 주변에 드레인 영역(174)이 형성된다.
이때, 이온의 주입 각도(tilt)를 조정함으로써 상기 트렌치(T)의 측면과 하면에 모두 드레인 영역(174)이 형성되도록 한다.
도 5는 실시예에 따른 컨택 플러그(190)가 형성된 후의 고전력 반도체 소자의 형태를 도시한 측단면도이다.
이후, 상기 게이트(132)를 포함한 상기 반도체 기판(100) 전면에 가령, TEOS(Tetraethyl orthosilicate; Si(C2H5O4))와 같은 재질의 절연층(180)을 상기 트렌치(T)가 매립되도록 하여 형성하고, CMP(Chemical Mechanical Polishing) 공정, 패터닝 공정 및 금속 매립 공정을 진행하여 상기 소스 영역(172) 및 상기 드레인 영역과 전기적으로 연결되는 컨택 플러그(190)를 형성한다.
실시예에 따른 고전력 반도체 소자는 첫째, 제2도전형 드리프트 영역(141, 142, 143)이 3층 구조로 형성된 점, 둘째, 3층 구조의 제2도전형 드리프트 영역(141, 142, 143)이 상기 제1도전형 웰(120) 내부에 형성되어 각각 수평/수직 방향의 채널을 형성하는 점, 셋째, 상기 드레인 영역(174)이 트렌치 구조를 통하여 상기 제2도전형 드리프트 영역(141, 142, 143)의 기판 표면으로부터 하단부까지 형성되므로 수평/수직 방향의 채널을 형성하는 점, 넷째, 상기 드레인 영역(174)의 컨택이 트렌치 내부에 형성되므로 수직 방향의 소자 사이즈를 최소화할 수 있는 점 등의 특징을 포함한다.
따라서, 실시예에 의하면, 실시예에 따른 고전력 반도체 소자는 수평형(lateral) 구조와 수직형(vertical) 구조를 모두 채용한 새로운 리서프 구조를 구현할 수 있으므로, 첫째, 채널 영역의 전자 이동도를 향상시킬 수 있고, 둘째, 디자인 룰의 변경없이 내압을 증가시킬 수 있으며, 셋째, 동작 저항 및 브레이크 전압 특성을 향상시킬 수 있고, 넷째, 수직 수평 방향으로 채널 영역의 길이를 제어할 수 있다.
가령, 상기 드레인 영역(174)은 상기 트렌치(T) 계면을 따라 형성되므로 전자계 필드가 분산되며, 내압 향상 효과가 향상된다.
또한, 드레인 영역에 인가된 전압에 의하여 소자분리영역의 계면에 전계가 인가될 수 있으므로 동작 저항을 현저히 감소시키고 높은 포화 전류(saturation current)를 발생시킬 수 있다.
이상에서 본 발명에 대하여 그 바람직한 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 발명의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 본 발명의 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
도 1은 실시예에 따른 세 개의 제2도전형 드리프트 영역이 형성된 후의 고전력 반도체 소자의 형태를 도시한 측단면도.
도 2는 실시예에 따른 LV-LDD(Low Voltage-Lightly Doped Drain) 영역이 형성된 후의 고전력 반도체 소자의 형태를 도시한 측단면도.
도 3은 실시예에 따른 제2 소자분리영역에 트렌치가 형성된 후의 고전력 반도체 소자의 형태를 도시한 측단면도.
도 4는 실시예에 따른 소스 영역 및 드레인 영역이 형성된 후의 고전력 반도체 소자의 형태를 도시한 측단면도.
도 5는 실시예에 따른 컨택 플러그가 형성된 후의 고전력 반도체 소자의 형태를 도시한 측단면도.

Claims (17)

  1. 반도체 기판에 다수의 소자분리영역을 형성하는 단계;
    제1 소자분리영역으로부터 제2 소자분리영역을 포함한 상기 반도체 기판에 제1도전형 웰이 형성되는 단계;
    상기 제1도전형 웰 위에 게이트가 형성되는 단계;
    상기 게이트로부터 상기 제2 소자분리영역을 포함한 상기 제1도전형 웰 상측에 제2도전형 제1 드리프트 영역이 형성되는 단계;
    상기 제2도전형 제1 드리프트 영역 아래의 상기 제1 도전형 웰에 제2도전형 제2 드리프트 영역이 형성되는 단계;
    상기 제2도전형 제2 드리프트 영역 아래의 상기 제1 도전형 웰에 제2도전형 제3 드리프트 영역이 형성되는 단계;
    상기 게이트 양측벽에 스페이서를 형성하는 단계;
    상기 제2 소자분리영역에 트렌치를 형성하는 단계; 및
    상기 제1 소자분리영역 및 상기 스페이서 사이의 상기 제1도전형 웰 상측에 소스 영역을 형성하고, 상기 트렌치 주변에 드레인 영역을 형성하는 단계를 포함하는 고전력 반도체 소자의 제조 방법.
  2. 제1항에 있어서, 상기 게이트는
    상기 제1 소자분리영역 및 상기 제2 소자분리영역 사이의 상기 제1도전형 웰 위에 형성되는 것을 특징으로 하는 고전력 반도체 소자의 제조 방법.
  3. 제1항에 있어서, 상기 제2도전형 제1 드리프트 영역은
    상기 반도체 기판 표면에 근접되게 형성되고, 상기 제2 소자분리영역보다 얕게 형성되는 것을 특징으로 하는 고전력 반도체 소자의 제조 방법.
  4. 제1항에 있어서, 상기 제2도전형 제1 드리프트 영역은
    상기 게이트 일부의 아래로부터 상기 제2 소자분리영역을 포함한 상기 제1도전형 웰 상측에 형성된 것을 특징으로 하는 고전력 반도체 소자의 제조 방법.
  5. 제1항에 있어서, 상기 제2도전형 제2 드리프 영역은
    상기 제2 소자분리영역보다 깊게 형성된 것을 특징으로 하는 고전력 반도체 소자의 제조 방법.
  6. 제1항에 있어서, 상기 제2도전형 제1 드리프트 영역이 형성되는 단계 내지 상기 제2도전형 제3 드리프트 영역이 형성되는 단계는,
    상기 게이트의 적어도 일부로부터 상기 제1 소자분리영역에 이르는 상기 반도체 기판 위에 제2 포토레지스트 패턴이 형성되는 단계;
    제2 이온주입공정을 통하여 상기 제2도전형 제1 드리프트 영역이 형성되는 단계;
    상기 제2 이온주입공정 보다 큰 이온 주입 에너지, 이온 주입량 중 하나 이상의 조건을 충족하는 제3 이온주입공정을 통하여 상기 제2도전형 제2 드리프트 영역이 형성되는 단계;
    상기 제3 이온주입공정 보다 큰 이온 주입 에너지, 이온 주입량 중 하나 이상의 조건을 충족하는 제4 이온주입공정을 통하여 상기 제2도전형 제3 드리프트 영역이 형성되는 단계; 및
    상기 제2 포토레지스트 패턴이 제거되는 단계를 포함하는 고전력 반도체 소자의 제조 방법.
  7. 제1항에 있어서, 상기 소스 영역 및 상기 드레인 영역을 형성하는 단계는
    이온주입공정 시 이온의 주입 각도를 조정함으로써 상기 트렌치의 상면과 하면에 상기 드레인 영역이 형성되도록 하는 것을 특징으로 하는 고전력 반도체 소자의 제조 방법.
  8. 제1항에 있어서, 상기 제3 드리프트 영역이 형성된 후,
    상기 제1 소자분리영역과 상기 게이트 사이, 그리고 상기 제2 소자분리영역 옆의 상기 제1도전형 제1 드리프트 영역의 일부에 LV-LDD 영역이 형성되는 단계를 더 포함하는 고전력 반도체 소자의 제조 방법.
  9. 제1항에 있어서,
    상기 게이트를 포함한 상기 반도체 기판 위에 절연층이 형성되는 단계; 및
    상기 소스 영역 및 상기 드레인 영역과 연결되는 컨택 플러그가 상기 절연층에 형성되는 단계를 더 포함하는 고전력 반도체 소자의 제조 방법.
  10. 제1항에 있어서, 상기 소스 영역 및 상기 드레인 영역이 형성된 후,
    상기 트렌치에 절연물질이 매립되는 단계를 더 포함하는 고전력 반도체 소자의 제조 방법.
  11. 반도체 기판에 형성된 다수의 소자분리영역;
    제1 소자분리영역으로부터 제2 소자분리영역을 포함한 상기 반도체 기판에 형성된 제1도전형 웰;
    상기 제1도전형 웰 위에 형성된 게이트;
    상기 게이트로부터 상기 제2 소자분리영역을 포함한 상기 제1도전형 웰 상측에 형성된 제2도전형 제1 드리프트 영역;
    상기 제2도전형 제1 드리프트 영역 아래의 상기 제1 도전형 웰에 형성된 제2도전형 제2 드리프트 영역;
    상기 제2도전형 제2 드리프트 영역 아래의 상기 제1 도전형 웰에 형성된 제2도전형 제3 드리프트 영역;
    상기 게이트 양측벽에 형성된 스페이서;
    상기 제1 소자분리영역 및 상기 스페이서 사이의 상기 제1도전형 웰 상측에 형성된 소스 영역; 및
    상기 제2 소자분리영역 주변에 형성된 드레인 영역을 포함하는 고전력 반도체 소자.
  12. 제11항에 있어서, 상기 게이트는
    상기 제1 소자분리영역 및 상기 제2 소자분리영역 사이의 상기 제1도전형 웰 위에 형성되는 것을 특징으로 하는 고전력 반도체 소자.
  13. 제11항에 있어서, 상기 제2도전형 제1 드리프트 영역은
    상기 반도체 기판 표면에 근접되게 형성되고, 상기 제2 소자분리영역보다 얕게 형성되는 것을 특징으로 하는 고전력 반도체 소자.
  14. 제11항에 있어서, 상기 제2도전형 제1 드리프트 영역은
    상기 게이트 일부의 아래로부터 상기 제2 소자분리영역을 포함한 상기 제1도전형 웰 상측에 형성된 것을 특징으로 하는 고전력 반도체 소자.
  15. 제11항에 있어서, 상기 제2도전형 제2 드리프 영역은
    상기 제2 소자분리영역보다 깊게 형성된 것을 특징으로 하는 고전력 반도체 소자.
  16. 제11항에 있어서,
    상기 제1 소자분리영역과 상기 게이트 사이, 그리고 상기 제2 소자분리영역 옆의 상기 제1도전형 제1 드리프트 영역의 일부에 형성된 LV-LDD 영역을 더 포함하는 고전력 반도체 소자.
  17. 제11항에 있어서,
    상기 게이트를 포함한 상기 반도체 기판 위에 형성된 절연층; 및
    상기 소스 영역 및 상기 드레인 영역과 연결되고, 상기 절연층에 형성된 컨택 플러그를 더 포함하는 고전력 반도체 소자.
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