KR20100128637A - 리프레쉬회로 - Google Patents
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Abstract
리프레쉬회로는 리프레쉬 동작이 종료되는 구간에서 리프레쉬종료신호를 생성하는 리프레쉬 종료신호 생성부; 및 상기 리프레쉬종료신호에 응답하여 적어도 하나의 뱅크를 액티브시키기 위한 적어도 하나의 뱅크액티브신호를 생성하는 뱅크액티브신호 생성부를 포함한다.
리프레쉬, 뱅크액티브신호
Description
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 구체적으로는 안정적으로 리프레쉬 동작이 수행될 수 있도록 하는 리프레쉬회로에 관한 것이다.
반도체 메모리 장치 중 하나인 디램(DRAM)은 하나의 셀캐패시터(CELL CAPACITOR)와 하나의 셀트랜지스터(CELL TRANSISTOR)로 셀이 구성되어 있기 때문에, 소자가 데이타 리드/라이트(read/write) 동작을 수행하지 않는 스탠바이 상태로 칩을 일정시간 이상 방치하게 되면 메모리 셀에 저장된 전하가 셀 플레이트(cell plate) 등으로 방전되어 셀 데이타가 파괴되는 단점이 있으므로, 메모리 셀의 데이타를 보존하기 위해서는 일정 시간마다 셀 데이타를 재저장하는 리프레쉬 동작을 하게 된다.
리프레쉬 동작을 수행하는 경우 많은 양의 전력이 소모되므로 이를 감소시키기 위하여, 통상적인 디램에서는 내부의 카운터를 동작시켜 디램에 포함된 모든 메모리셀어레이를 순차적으로 리프레쉬하는 셀프 리프레쉬를 제공하고 있다.
도 1은 종래기술에 따른 셀프 리프레쉬 동작을 설명하기 위한 타이밍도이다.
도 1에 도시된 바와 같이, 4뱅크 구조를 갖는 디램에서 셀프리프레쉬 동작이 개시되면 셀프리프레쉬 동작 구간동안 셀프리프레쉬신호(SREF)가 하이레벨로 인에이블된다. 셀프리프레쉬신호(SREF)가 하이레벨로 인에이블된 셀프리프레쉬 구간 동안에는 내부카운터(미도시)에 의해 주기(TP) 마다 발생되는 펄스를 포함하는 주기신호(SREF)가 생성된다. 주기신호(SREF)의 펄스가 생성될 때 마다 제1 내지 제4 뱅크를 액티브시키는 제1 내지 제4 뱅크액티브신호(BA<0:3>)가 하이레벨로 인에이블된다.
그런데, 셀프리프레쉬 동작 구간이 종료되는 구간에서 주기신호(SREF)의 펄스가 발생(A)하는 경우 제1 내지 제4 뱅크액티브신호(BA<0:3>) 중 제4 뱅크액티브신호(BA<3>)만 하이레벨로 인에이블되지 않는 상태(B)가 발생되는 문제가 있다.
본 발명은 셀프리프레쉬 동작이 종료되는 구간에서 모든 뱅크에 대한 셀프리프레쉬 동작이 안정적으로 수행되도록 하는 리프레쉬회로를 개시한다.
이를 위해 본 발명은 리프레쉬 동작이 종료되는 구간에서 리프레쉬종료신호를 생성하는 리프레쉬 종료신호 생성부; 및 상기 리프레쉬종료신호에 응답하여 적어도 하나의 뱅크를 액티브시키기 위한 적어도 하나의 뱅크액티브신호를 생성하는 뱅크액티브신호 생성부를 포함하는 리프레쉬회로를 제공한다.
본 발명에 있어서, 상기 리프레쉬 종료신호 생성부는 리프레쉬 신호를 입력받아 리프레쉬 펄스를 생성하는 펄스생성부; 및 상기 리프레쉬 펄스를 버퍼링하여 상기 리프레쉬종료신호를 생성하는 버퍼부를 포함한다.
본 발명에 있어서, 상기 리프레쉬 신호는 상기 리프레쉬 동작 구간동안 인에이블되는 것이 바람직하다.
본 발명에 있어서, 상기 펄스생성부는 상기 리프레쉬 신호를 소정 지연구간만큼 지연시키는 지연부; 상기 지연부의 출력신호를 버퍼링하는 버퍼; 및 상기 리프레쉬 신호 및 상기 버퍼의 출력신호를 입력받아 상기 리프레쉬 펄스를 생성하는 논리소자를 포함한다.
본 발명에 있어서, 상기 리프레쉬 펄스는 리프레쉬 동작이 종료되는 구간에서부터 상기 지연부의 지연구간동안 인에이블되는 것이 바람직하다.
본 발명에 있어서, 상기 버퍼부는 반도체 메모리 장치가 대기상태인 경우 인에이블되는 라스아이들신호에 응답하여 구동되는 것이 바람직하다.
본 발명에 있어서, 상기 뱅크액티브신호 생성부는 상기 리프레쉬 동작 구간동안 소정 주기로 발생되는 펄스를 포함하는 주기신호 또는 상기 리프레쉬종료신호가 인에이블되는 경우 상기 뱅크액티브신호를 인에이블시키는 것이 바람직하다.
본 발명에 있어서, 상기 뱅크액티브신호 생성부는 프리차지 동작 시 상기 뱅크액티브신호를 디스에이블시키는 것이 바람직하다.
본 발명에 있어서, 상기 뱅크액티브신호 생성부는 상기 주기신호 및 상기 리프레쉬종료신호 중 하나가 인에이블되는 경우 인에이블되는 셋신호를 생성하는 논리소자; 상기 프리차지 동작 시 인에이블되는 프리차지신호를 반전시켜 리셋신호를 생성하는 인버터; 및 상기 셋신호 및 상기 리셋신호를 입력받아 상기 뱅크액티브신호를 생성하는 래치부를 포함한다.
본 발명에 있어서, 상기 래치부는 상기 셋신호가 인에이블되는 경우 상기 뱅크액티브신호를 인에이블시키고, 상기 리셋신호가 인에이블되는 경우 상기 뱅크액티브신호를 디스에이블시키는 것이 바람직하다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 2는 본 발명의 일실시예에 따른 셀프 리프레쉬 동작을 수행하는 반도체 메모리 장치의 구성을 도시한 블럭도이고, 도 3은 도 2에 도시된 반도체 메모리 장 치에 포함된 리프레쉬 종료신호 생성부의 회로도이며, 도 4는 도 2에 도시된 반도체 메모리 장치에 포함된 뱅크액티브신호 생성부의 회로도이다.
도 2에 도시된 바와 같이, 본 실시예에 따른 셀프 리프레쉬 동작을 수행하는 반도체 메모리 장치는 리프레쉬 종료신호 생성부(1)와 뱅크액티브신호 생성부(2)로 구성된다.
리프레쉬 종료신호 생성부(1)는, 도 3에 도시된 바와 같이, 펄스생성부(10) 및 버퍼부(12)로 구성된다. 펄스생성부(10)는 셀프리프레쉬 동작 구간동안 인에이블되는 리프레쉬 신호(SREF)를 지연구간(d)만큼 지연시키는 지연부(100)와, 지연부(100)의 출력신호를 반전시키는 인버터(IV10)와, 리프레쉬 신호(SREF) 및 인버터(IV10)의 출력신호를 입력받아 부정논리합 연산을 수행하여 리프레쉬 펄스(SREFP)를 생성하는 노어게이트(NR10)와, 아이들(IDLE) 상태에서 하이레벨로 인가되는 라스아이들신호(RASIDLE)의 반전신호와 리프레쉬 펄스(SREFP)를 입력받아 논리곱 연산을 수행하는 논리부(12)로 구성된다.
이와 같은 구성의 리프레쉬 종료신호 생성부(1)는 셀프리프레쉬 동작이 종료되는 구간부터 지연부(100)의 지연구간(d)만큼 하이레벨로 인에이블되는 리프레쉬 펄스(SREFP)를 생성한다. 셀프리프레쉬 동작이 종료되는 구간에서는 라스아이들신호(RASIDLE)가 로우레벨이므로, 리프레쉬 종료신호(SREXITP)는 논리부(12)를 통해 리프레쉬 펄스(SREFP)를 버퍼링하여 생성된다. 따라서, 리프레쉬 종료신호(SREXITP)는 셀프리프레쉬 동작이 종료되는 구간부터 지연부(100)의 지연구간(d)만큼 하이레벨로 인에이블된다.
뱅크액티브신호 생성부(2)는 리프레쉬 종료신호(SREXITP) 및 셀프리프레쉬 동작 구간동안 소정 주기로 발생되는 펄스를 포함하는 주기신호(PSRF)를 입력받아 부정논리합 연산을 수행하여 셋신호(/S)를 생성하는 노어게이트(NR20)와, 프리차지 동작이 수행되는 경우 펄스로 인가되는 프리차지신호(PCGP)를 반전시켜 리셋신호(/R)를 생성하는 인버터(IV20)와, 셋신호(/S) 및 리셋신호(/R)를 입력받아 제1 내지 제4 뱅크액티브신호(BA<0:3>)를 생성하는 낸드게이트들(ND20, ND21)로 구성된 래치부(20)로 구성된다.
이와 같은 구성의 뱅크액티브신호 생성부(2)는 리프레쉬 펄스(SREFP) 또는 주기신호(PSRF)가 하이레벨로 인에이블된 구간에서는 제1 내지 제4 뱅크액티브신호(BA<0:3>)를 모두 하이레벨로 인에이블시키고, 프리차지신호(PCGP)가 하이레벨로 인가되는 구간에서는 제1 내지 제4 뱅크액티브신호(BA<0:3>)를 모두 로우레벨로 디스에이블시킨다.
이와 같이 구성된 반도체 메모리 장치의 셀프 리프레쉬 동작을 도 5를 참고하여 보다 구체적으로 설명하면 다음과 같다.
우선, 뱅크 구조를 갖는 디램에서 셀프리프레쉬 동작이 개시되면 셀프리프레쉬 동작 구간동안 셀프리프레쉬신호(SREF)가 하이레벨로 인에이블된다. 셀프리프레쉬신호(SREF)가 하이레벨로 인에이블된 셀프리프레쉬 구간 동안에는 내부카운터(미도시)에 의해 주기(TP) 마다 발생되는 펄스를 포함하는 주기신호(SREF)가 생성된다. 주기신호(SREF)의 펄스가 입력될 때마다 제1 내지 제4 뱅크액티브신호(BA<0:3>)는 모두 하이레벨로 인에이블된다.
한편, 셀프리프레쉬 동작구간이 종료되는 구간, 즉, 리프레쉬 신호(SREF)가 하이레벨에서 로우레벨로 천이하면 리프레쉬 종료신호 생성부(1)는 셀프리프레쉬 동작이 종료되는 구간부터 지연부(100)의 지연구간(d)만큼 하이레벨로 인에이블되는 리프레쉬 종료신호(SREXITP)를 생성한다.
리프레쉬 종료신호(SREXITP)가 하이레벨로 인에이블된 구간에서는 주기신호(SREF)에 관계없이 뱅크액티브신호 생성부(2)가 모두 하이레벨로 인에이블된 제1 내지 제4 뱅크액티브신호(BA<0:3>)를 생성한다.
따라서, 본 실시예의 반도체 메모리 장치는 셀프리프레쉬 동작 구간이 종료되는 구간에서 주기신호(SREF)의 펄스가 발생(A)하는 경우라도 리프레쉬 종료신호(SREXITP)에 의해 제1 내지 제4 뱅크액티브신호(BA<0:3>)가 모두 하이레벨로 안정적으로 인에이블된다.
도 1은 종래기술에 따른 셀프 리프레쉬 동작을 설명하기 위한 타이밍도이다.
도 2는 본 발명의 일실시예에 따른 셀프 리프레쉬 동작을 수행하는 반도체 메모리 장치의 구성을 도시한 블럭도이다.
도 3은 도 2에 도시된 반도체 메모리 장치에 포함된 리프레쉬 종료신호 생성부의 회로도이다.
도 4는 도 2에 도시된 반도체 메모리 장치에 포함된 뱅크액티브신호 생성부의 회로도이다.
도 5는 도 2에 도시된 반도체 메모리 장치의 셀프 리프레쉬 동작을 설명하기 위한 타이밍도이다.
Claims (10)
- 리프레쉬 동작이 종료되는 구간에서 리프레쉬종료신호를 생성하는 리프레쉬 종료신호 생성부; 및상기 리프레쉬종료신호에 응답하여 적어도 하나의 뱅크를 액티브시키기 위한 적어도 하나의 뱅크액티브신호를 생성하는 뱅크액티브신호 생성부를 포함하는 리프레쉬회로.
- 제 1 항에 있어서, 상기 리프레쉬 종료신호 생성부는리프레쉬 신호를 입력받아 리프레쉬 펄스를 생성하는 펄스생성부; 및상기 리프레쉬 펄스를 버퍼링하여 상기 리프레쉬종료신호를 생성하는 버퍼부를 포함하는 리프레쉬회로.
- 제 2 항에 있어서, 상기 리프레쉬 신호는 상기 리프레쉬 동작 구간동안 인에이블되는 리프레쉬회로.
- 제 3 항에 있어서, 상기 펄스생성부는상기 리프레쉬 신호를 소정 지연구간만큼 지연시키는 지연부;상기 지연부의 출력신호를 버퍼링하는 버퍼; 및상기 리프레쉬 신호 및 상기 버퍼의 출력신호를 입력받아 상기 리프레쉬 펄스를 생성하는 논리소자를 포함하는 리프레쉬회로.
- 제 4 항에 있어서, 상기 리프레쉬 펄스는 리프레쉬 동작이 종료되는 구간에서부터 상기 지연부의 지연구간동안 인에이블되는 리프레쉬회로.
- 제 2 항에 있어서, 상기 버퍼부는 반도체 메모리 장치가 대기상태인 경우 인에이블되는 라스아이들신호에 응답하여 구동되는 리프레쉬회로.
- 제 1 항에 있어서, 상기 뱅크액티브신호 생성부는 상기 리프레쉬 동작 구간동안 소정 주기로 발생되는 펄스를 포함하는 주기신호 또는 상기 리프레쉬종료신호가 인에이블되는 경우 상기 뱅크액티브신호를 인에이블시키는 리프레쉬회로.
- 제 7 항에 있어서, 상기 뱅크액티브신호 생성부는 프리차지 동작 시 상기 뱅 크액티브신호를 디스에이블시키는 리프레쉬회로.
- 제 8 항에 있어서, 상기 뱅크액티브신호 생성부는상기 주기신호 및 상기 리프레쉬종료신호 중 하나가 인에이블되는 경우 인에이블되는 셋신호를 생성하는 논리소자;상기 프리차지 동작 시 인에이블되는 프리차지신호를 반전시켜 리셋신호를 생성하는 인버터; 및상기 셋신호 및 상기 리셋신호를 입력받아 상기 뱅크액티브신호를 생성하는 래치부를 포함하는 리프레쉬회로.
- 제 9 항에 있어서, 상기 래치부는 상기 셋신호가 인에이블되는 경우 상기 뱅크액티브신호를 인에이블시키고, 상기 리셋신호가 인에이블되는 경우 상기 뱅크액티브신호를 디스에이블시키는 리프레쉬회로.
Priority Applications (1)
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020090047145A KR20100128637A (ko) | 2009-05-28 | 2009-05-28 | 리프레쉬회로 |
Publications (1)
| Publication Number | Publication Date |
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| KR20100128637A true KR20100128637A (ko) | 2010-12-08 |
Family
ID=43505492
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020090047145A KR20100128637A (ko) | 2009-05-28 | 2009-05-28 | 리프레쉬회로 |
Country Status (1)
| Country | Link |
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| KR (1) | KR20100128637A (ko) |
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2009
- 2009-05-28 KR KR1020090047145A patent/KR20100128637A/ko not_active Application Discontinuation
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