KR20100125175A - 에피택셜 코팅 실리콘 웨이퍼의 제조 방법 - Google Patents

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Abstract

본 발명은 에피택셜 코팅 실리콘 웨이퍼를 제조하는 제1 방법에 관한 것으로, 이 방법에서, 실리콘 웨이퍼의 전면상에서 폴리싱된 실리콘 웨이퍼는 에피택시 반응기 내의 서셉터상에 위치되고, 수소 분위기하의 제1 단계에서 및 에칭 매개물이 수소 분위기에 첨가되는 제2 단계 및 제3 단계에서 전처리되고 후속하여 에피텍셜 층이 마련되는데, 제1 단계 중 및 제2 단계 중 수소 유량은 20 내지 100 slm이고 제2 단계 중 및 제3 단계 중 에칭 매개물의 유량은 0.5 내지 1.5 slm이고, 제2 단계 중엔 또한 반응기 챔버 내의 평균 온도가 950 내지 1050℃이고 서셉터의 상부 및 하부에 배치된 가열 요소의 전력은, 에피택셜 코팅될 실리콘 웨이퍼의 (중심축을 둘러싸는) 방사상 대칭 영역과 상기 방사상 대칭 영역의 외부에 놓인 실리콘 웨이퍼의 부분 사이에서 5 내지 30℃의 온도 차가 존재하는 방식으로 조절되고, 제3 단계 중의 수소 유량은 0.5 내지 10 slm이다. 이와 대조적으로, 제2 방법에서, 제3 전처리 단계 중의 에칭 매개물의 유량은 1.5 내지 5 slm인 반면에, 수소 유량은 제3 전처리 단계 중에 감소될 필요가 없다.

Description

에피택셜 코팅 실리콘 웨이퍼의 제조 방법{METHODS FOR PRODUCING EPITAXIALLY COATED SILICON WAFERS}
본 발명은 에피택셜 코팅 실리콘 웨이퍼를 제조하는 방법에 관한 것이다.
에피택셜 코팅 실리콘 웨이퍼는 반도체 산업에서 이용하기에 적합한 것으로, 특히 예를 들어 마이크로프로세서 또는 메모리 칩과 같은 대규모 집적 전자 소자의 제조에 적합하다. 전체 평면도 및 국지적 평면도(global and local flatness), 두께 분포(thickness distribution), 일면 대상 국지적 평면도(single-side-referenced local flatness)(나노토폴로지) 및 무결함으로 이루어진 엄격한 요건을 갖춘 출발 재료(기판)이 현대 마이크로일렉트로닉스에 요구된다.
전체 평면도는 반도체 웨이퍼에서 주변 제외부(edge exclusion)를 제외한 전체 표면에 관한 것이다. 이것은 GBIR["global backsurface-referenced ideal plane/range(전역 후면을 기준으로 한 이상적인 평면/범위)" = 반도체 웨이퍼의 전체 전면에 대해 후면을 기준으로 한 이상적인 평면으로부터의 포지티브 및 네거티브 편차의 크기]에 의해 설명되는데, 예전엔 관례적이었던 TTV[" total thickness variation(전체 두께 변화)"] 표준에 해당한다.
예전엔 관례적이었던 LTV["local thickness variation(국부 두께 변화)"] 표준규격은 요즘은 SBIR["site backsurface-referenced ideal plane/range(사이트 후면을 기준으로 한 이상적인 평면/범위)" = 정의된 치수의 개별 소자 영역에 대한 후면을 기준으로 한 이상적인 평면으로부터의 포지티브 및 네거티브 편차의 크기]에 의해 SEMI 표준에 따라 지정되며 소자 영역("사이트")의 GBIR 또는 TTV에 해당한다. 그러므로, 전체 평면도 GBIR과 대조적으로, SBIR은 웨이퍼상의 정의된 필드인 것으로 참조되고, 즉, 예를 들어 26 x 8 ㎟(사이트 기하학적 형상)인 크기를 갖는 측정 윈도우의 영역 그리드의 세그먼트인 것으로 참조된다. 최대 사이트 기하학적 형상 값, SBIRmax은 실리콘 웨이퍼상에서 고려된 소자 영역에 대한 최대 SBIR 값을 지정한다.
종래 기술에 따라, 실리콘 웨이퍼는 단결정 실리콘을 웨이퍼들로 분리하는 단계, 실리콘 웨이퍼의 기계적으로 민감한 에지를 라운딩하는 단계, 폴리싱 단계에 앞서는 연삭 또는 래핑(lapping)과 같은 마모(abrasing) 단계를 실시하는 것을 필수적으로 포함하는 공정 순서로 제조될 수 있다.
최종 평면도는 일반적으로 불안정한 결정 층을 제거하고 불순물을 제거하기 위해, 적절한 경우엔, 에칭 단계에 뒤이어질 수 있는 폴리싱 단계에 의해 생성된다.
따라서, 폴리싱된 실리콘 웨이퍼의 경우, 연삭, 래핑 및 폴리싱과 같은 적절한 처리 단계들에 의해 요구되는 평면도를 달성하기 위한 시도가 행해질 수 있다.
그러나, 실리콘 웨이퍼의 폴리싱은 일반적으로 평면 실리콘 웨이퍼의 두께가 에지를 향하여 감소하는 현상("에지 롤오프")을 생기게 한다. 에칭 방법은 또한 처리되어야 할 실리콘 웨이퍼를 에지에서 더욱 큰 정도로 공격하여 상기한 바와 같은 에지 롤오프를 발생시킨다.
이러한 현상에 대응하기 위해, 실리콘 웨이퍼를 오목하게 또는 볼록하게 폴리싱되도록 하는 것이 방편이 될 수 있다. 오목하게 폴리싱된 실리콘 웨이퍼는 중심부에서 더욱 얇고 에지를 향하여 두께가 증가한다. 이러한 방식으로 폴리싱된 실리콘 웨이퍼는 최외부 에지 영역에서만 바람직하지 않은 두께의 감소가 발생된다.
DE 19938340 C1은 단결정 실리콘 웨이퍼상에 단결정 층을 증착시키는 것을 설명하는 데, 상기 단결정 층은 동일한 결정 방향을 갖는 실리콘으로 이루어 진 층으로, 소위 에피택셜 층이다.
이러한 에피택셜 증착 단계는 일반적으로 예를 들어 DSP(double-sided polishing)와 같은 스톡 제거 폴리싱, CMP(chemomechanical polishing)와 같은 최종 폴리싱 및 세정 단계에 뒤이어진다. DSP 및 CMP는 본질적으로 더욱 연성인 폴리싱 천이 CMP에 사용되고 일반적으로 실리콘 웨이퍼의 전면만이 연무없는 방식(haze-free manner)으로 마감처리된다(finishing).
DE 10025871 A1은 실리콘 웨이퍼의 전면에 증착된 에피택셜 층을 갖춘 실리콘 웨이퍼를 제조하는 방법을 개시하는 데, 상기 방법은,
(a) 단독 폴리싱 단계로서 스톡 제거 폴리싱하는 단계;
(b) 실리콘 웨이퍼를 (친수성) 세정 및 건조하는 단계;
(c) 에피택시 반응기에서 섭씨 약 950도 내지 1250도의 온도에서 실리콘 웨이퍼의 전면을 전처리하는 단계; 및
(d) 전처리된 실리콘 웨이퍼의 상기 전면상에 에피택셜 층을 증착하는 단계들인, 공정 단계들을 포함한다.
실리콘 웨이퍼를 입자가 축적되는 것으로 부터 보호하기 위해선, 실리콘 웨이퍼를 폴리싱 단계 이후에 친수성 세정 단계를 거치도록 하는 것이 관례적이다. 상기 친수성 세정은 실리콘 웨이퍼의 전면 및 후면에 매우 얇은 (세정 타입 및 측정에 좌우되어, 약 0.5 내지 2 nm인) 천연 산화물(native oxide)을 산출한다. 이 천연 산화물은 수소 분위기(H2 베이크로도 지칭됨)하의 에피택시 반응기에서의 전처리 중에 제거된다.
제2 단계에서, 실리콘 웨이퍼의 전면의 표면 거칠기는 감소되고 폴리싱 결함물은 일반적으로 소량의 에칭 매개물 예를 들어, 수소 분위기에 추가되는, 염화수소 기체(HCl)에 의해 표면으로부터 제거된다.
때때로, HCl과 같은 에칭 매개물외에, 예를 들어, 실란(SiH4), 디클로로실란(SiH2Cl2), 트리클로로실란(TCS, SiHCl3), 또는 테트라클로로실란(SiCl4)과 같은 실란 화합물이 수소 분위기에 일정량 추가되어 실리콘 증착 및 실리콘 에칭 제거가 평형상태를 이루게 된다. 두 반응이 충분히 높은 반응률로 진행되는 데, 이에 따라 표면상의 실리콘은 유동적(mobile)이고 표면은 평활화되며 표면상에서 결함이 제거된다.
특히, 실리콘 웨이퍼의 에피택셜 층의 증착을 위해 반도체 산업에서 사용되는 에피택시 반응기는 종래 기술에서 설명되어 있다.
모든 코팅 또는 증착 단계 중에, 하나 이상의 실리콘 웨이퍼가, 예를 들어, 램프 또는 램프 뱅크인 열원에 의해 바람직하게는 상부 및 하부 열원에 의해 가열되고, 후속하여 소스 가스, 캐리어 가스 및, 적절한 경우엔, 도핑 가스를 포함하는 가스 혼합물에 노출된다.
흑연, SiC 또는 수정을 포함하는 서셉터는 예를 들어 에피택시 반응기의 공정 챔버에서 실리콘 웨이퍼를 위한 지지대로서의 기능을 한다. 증착 공정 중에, 균등한 가열을 보장하고 일반적으로는 어떠한 층 증착도 없는 실리콘 웨이퍼의 후면을 소스 가스로부터 보호하기 위해 실리콘 웨이퍼가 상기 서셉터에 놓이거나 이 서셉터의 밀링된 부분(milled-out portion)에 놓인다.
에피택시 반응기의 공정 챔버들은 하나 이상의 실리콘 웨이퍼에 대해 설계되었다. 비교적 큰 직경을 갖는 실리콘 웨이퍼의 경우, 특히 300 mm 또는 450 mm의 직경을 갖는 실리콘 웨이퍼의 경우, 일반적으로 단일 웨이퍼 반응기가 사용되고, 실리콘 웨이퍼는 특히 개별적으로 처리되는 데 이는 일반적으로 일정한 에피택셜 층 두께를 초래하기 때문이다. 층 두께의 균일은 이 경우 공정 조건에 적합하게 함으로써, 예를 들어 가스 흐름(H2, SiHCl3)을 최적화함으로써, 가스 유입 장치(주입기)를 통합 및 조정함으로써, 증착 온도를 변경시킴으로써 또는 그밖에 서셉터에 대해 수정함으로써, 개선될 수 있다.
에피택시에서, 실리콘 웨이퍼에 대해 한번 이상의 에피택셜 증착을 행한 후 기판없이 서셉터의 에칭 처리를 수행하는 것이 더욱 관례적인 데, 이러한 처리 도중에 서셉터 및 공정 챔버의 다른 부분들엔 실리콘 증착물이 제거된다.
양호한 전체 평면도를 갖춘 에피택셜 코팅 실리콘 웨이퍼의 제조은 매우 어려운 제조인 것으로 증명되었는데, 이는 상기한 바와 같이, 오목하게 또는 볼록하게 폴리싱된 실리콘 웨이퍼가 일반적으로는 기판으로서 존재하기 때문이다. 종래 기술에서, 에피택시 후에 에피택셜 코팅 실리콘 웨이퍼의 전체 평면도 및 국지적 평면도는 일반적으로 폴리싱된 실리콘 웨이퍼의 평면도에 비해 열화된돠. 이것은 특히, 증착될 에피택셜 층 자체가 모든 최적 수단에도 불구하고 작지만 일정한 두께 불균일성을 갖는다는 사실과 연관된다.
폴리싱된 실리콘 웨이퍼의 불균일한 형태를 보정하기 위해 그리고 이러한 방식으로 실리콘 웨이퍼의 전체 평면도를 개선하기 위해 변동하는 두께(웨이퍼의 중앙부에선 더 높은 비율로 증착되고 에지에선 더 낮은 비율로 증착됨)를 갖는 에피택셜 층의 증착은 실리콘 웨이퍼의 에피택시에선 고려되지 않는 데, 이는 에피택셜 층의 두께 규칙성이 고객 요구조건을 충족시키기 위해 소정 제한 범위내에서 변동해야 하기 때문이다.
DE 102005045339 B4는 적어도 전면상에서 폴리싱된 다수의 실리콘 웨이퍼가 제공되고, 제공된 실리콘 웨이퍼 각각은 에피택시 반응기에서 서셉터에 위치되고 처음엔 제1 단계에서 20 내지 100 slm의 수소 유량으로 수소 분위기하에서 전처리되고 제2 단계에서 0.5 내지 10 slm의 감소된 수소 유량으로 수소 분위기에 에칭 매개물을 첨가하여 전처리되고, 후속하여 자신의 폴리싱된 전면에서 에피택셜 코팅되며 에피택시 반응기로부터 제거되는 절차에 의해, 각각의 경우에 에피택시 반응기에서 개별적으로 연속하여 코팅되며; 각각의 경우에 특정 횟수의 에피택셜 코팅 후에 서셉터의 에칭 처리가 더 행해지는, 에피택셜 코팅 실리콘 웨이퍼의 제조 방법을 개시한다.
DE 102005045339 B4는 마찬가지로 전면 및 후면을 갖는 실리콘 웨이퍼를 개시하는 데, 적어도 상기 전면이 폴리싱되고 에피택셜 층이 적어도 상기 전면에 도포되고, 이 전면은 2 mm의 주변부 제외영역에 비해, 0.07 내지 0.3㎛의 전체 평면도 값 GBIR을 갖는다.
이 에피택셜 코팅 실리콘 웨이퍼의 비교적 양호한 기하학적 형상은, 에칭 매개물의 추가로 제2 전처리 단계에서 수소 유량의 감소가 목표한 방식으로 실리콘 웨이퍼의 에지에서 재료를 에칭시켜서 에피택셜 코팅 단계 이전에 실제로 실리콘 웨이퍼를 전체적으로 동일 높이(level)가 되도록 할 수 있다는 사실로부터 야기된다. 이 방법의 단점은 감소된 수소 유량이 폴리싱된 웨이퍼의 에지에서 에칭 효과를 강화시키지만, 반도체 웨이퍼에 걸친 가스 유량은 층류가 아니라는 점이다. 이것은 DE 102005045339 B4에서 특허청구된 0.07 ㎛의 최대 가능한 GBIR 값 이하인 전체 평면도의 최적화를 더욱 방해할 수도 있다.
US 2008/0182397 A1은 소위 "내부 구역(inner zone)" 및 "외부 구역(outer zone)"에서 상이한 가스 흐름을 제공하는 에피택시 반응기를 개시한다. 300 mm의 직경을 갖는 웨이퍼에서, "내부 구역"은 75 mm의 직경을 갖는 300 mm 웨이퍼의 중앙 영역으로서 지정된다. 상기 반응기에서 상이한 가스 흐름의 설정은 가스 파이프의 직경을 설정함으로써 행해지는데; 따라서, 예로서, 파이프 직경 감소는 또한 상기 두 구역중 하나의 방향에서의 가스 흐름을 감소시킨다. 이러한 가스 분배 시스템은 시중에서 입수 가능한 어플라이드 머티어리얼사(Applied Materials Inc.)의 상품명 에피 센츄라 아큐셋트(Epi Centura AccusettTM)이다(에피 센츄라는 어플라이드 머티어리얼사의 에피택시 반응기의 명칭이다). 대안으로서, 가스 흐름을 제어하기 위해, 소위 "질량 흐름 제어기(Mass Flow Controller)"를 사용할 수도 있거나 가스 흐름을 조절하기 위해 유사한 장치를 사용할 수도 있다. 내부 구역 및 외부 구역에서의 가스 분배율은 US 2008/0182397 A1의 I/O에 의해 지정된다. 이러한 표기(notation)는 본 발명에 대해서도 사용될 수 있을 것이다.
US 2008/0182397 A1는 가스 분배율 I/O에 대한 두 개의 범위; 첫째 범위로서, 에피택셜 코팅 중의 I/O = 0.2 내지 1.0인 범위 및 둘째 범위로서, 에칭 단계(기판 전처리) 중의 I/O = 1.0 내지 6.0인 범위를 지정한다.
US 2008/0245767 A1는 기판 표면을 드러내기 위해 기판의 오염된 또는 손상된 층이 에칭 가스에 의해 제거되는 방법을 개시한다. 이 세정된 기판은 후속하여에피택셜 코팅된다. 에칭 가스의 유량은 0.01 내지 15 slm이다. (예컨대 실리콘과 같은 기판 재료에 대해 비활성인) 불활성 가스, 특히 수소 또는 아니면 질소, 아르곤, 또는 헬륨등과 같은 불활성 가스가 공급되면, 그 유량은 1 내지 100 slm이다. 기판의 온도는 600 내지 850℃이다. 1.0 내지 7.0 (5/5 내지 35/5)는 수소 흐름의 I/O 비율로서 지정된다.
US 2007/0010033 A1는 내부 구역 및 외부 구역에서의 가스 분배율을 조절함으로써 에피택셜 증착된 층의 두께에 영향력을 미친다. 상기한 바와 같이, 오목하게 폴리싱된 실리콘 웨이퍼의 중앙부에서의 더 두꺼운 에피택셜 층의 증착은, 폴리싱된 웨이퍼의 초기 기하학적 형상을 보정하기 위해선, 적절하지 않은 데 이는 에피택셜 층의 층 두께 규칙성의 표준규격이 초과되어지기 때문이다.
종래 기술은 전처리 단계 중에 및 에피택셜 코팅 중에 대응하는 프로세싱 조건의 선택에 의해 기판 및/또는 에피택셜 코팅 실리콘 웨이퍼의 기하학적 형상에서의 개선을 얻기 위한 다양한 솔루션을 지시한다.
그러나, 상기한 바와 같이, 제안된 방법은 기타 단점들과 연관되며 예를 들어 이 방식에서 에피택셜 코팅되어야 할, 기판의 역시 빈번하게 접하게 되는 기하학적 형상 즉, 소위 "솜브레로(sombrero)" 형태를 개선시키기 위해선 전혀 적합하지 않다. "솜브레로" 형태는 두께가 에지 및 웨이퍼의 중앙부 모두에서 증가된다는 점에서 차별화된다. 기판의 전체 두께가 직경에 대해 도해하여 표현된다면, 두께 프로파일은 솜브레로 형태와 유사하다.
본 발명의 목적은 또한 이에 대한 해결책을 제공하는 것이며 종래 기술의 단점을 회피하는 것이다.
본 발명의 목적은 에피택셜 코팅 실리콘 웨이퍼를 제조하는 제1 방법에 의해 달성되는데, 이 방법에서, 실리콘 웨이퍼의 전면상에서 폴리싱된 실리콘 웨이퍼는 에피택시 반응기 내의 서셉터상에 위치되고, 수소 분위기하의 제1 단계에서 전처리되고 및 에칭 매개물이 수소 분위기에 추가되는 제2 및 제3 단계에서 전처리되며,후속하여 에피텍셜 층이 마련되는 데, 제1 단계 및 제2 단계 중에 수소 유량은 20 내지 100 slm이고 제2 단계 및 제3 단계 중에 에칭 매개물의 유량은 0.5 내지 1.5 slm이며, 제2 단계 중에 또한 반응기 챔버 내의 평균 온도가 950 내지 1050℃이고 서셉터의 상부 및 하부에 배치된 가열 요소의 전력은, 에피택셜 코팅될 실리콘 웨이퍼의 (중심축을 둘러싸는) 방사상 대칭 영역과 상기 방사상 대칭 영역의 외부에 놓인 실리콘 웨이퍼의 부분 사이에서 5 내지 30℃의 온도 차가 존재하는 방식으로 조절되고, 제3 단계 중에 수소 유량은 0.5 내지 10 slm으로 감소된다.
본 발명의 목적은 에피택셜 코팅 실리콘 웨이퍼를 제조하는 제2 방법에 의해 달성되는데, 이 방법에서, 실리콘 웨이퍼의 전면상에서 폴리싱된 실리콘 웨이퍼는 에피택시 반응기 내의 서셉터상에 위치되고, 수소 분위기하의 제1 단계에서 및 수소 분위기에 에칭 매개물이 추가된 제2 및 제3 단계에서 전처리되고, 후속하여 에피텍셜 층이 제공되는 데, 모든 전처리 단계들 중에 수소 유량은 1 내지 100 slm이고 제2 단계 중에 에칭 매개물의 유량은 0.5 내지 1.5 slm이고, 제3 단계 중에 에칭 매개물의 유량은 1.5 내지 5 slm이고, 제2 단계 중에 또한 반응기 챔버내의 평균 온도가 950 내지 1050℃이고 서셉터의 상부 및 하부에 배치된 가열 요소의 전력은, 에피택셜 코팅될 실리콘 웨이퍼의 (중심축을 둘러싸는) 방사상 대칭 영역과 상기 방사상 대칭 영역의 외부에 놓인 실리콘 웨이퍼의 부분 사이에서 5 내지 30℃의 온도 차가 존재하는 방식으로 조절된다.
바람직하게는, 제2 방법에서, 주입기에 의해 반응기 챔버에 도입된 가스 흐름은 밸브에 의해 이 반응기 챔버의 외부 구역 및 내부 구역 내부로 분배되고, 이에 따라 내부 구역에서의 가스 흐름은 실리콘 웨이퍼의 중앙부 주위의 영역에 작용하고 외부 구역에서의 가스 흐름은 실리콘 웨이퍼의 에지 영역에 작용하고, 그리고 제3 전처리 단계에서 외부 구역 및 내부 구역내의 에칭 매개물의 분배율은 I/O = 0 내지 0.75 이다.
본 발명은, 특히, 수소 및/또는 수소와 에칭 매개물을 이용한 실리콘 웨이퍼의 처리 중에 제거율이 온도 의존적이라는 사실을 이용한다.
실리콘 웨이퍼의 (중심축을 둘러싸는) 상기 방사상 대칭 영역은, 실리콘 웨이퍼의 직경이 300 mm인 경우, 바람직하게, 1 내지 150 mm 크기를 갖는 영역이다. 예로서, 1 내지 150 mm의 직경을 갖는 원형 영역이 수반될 수 있고, 이 원형 영역의 중간지점은 실리콘 웨이퍼의 중심에 대응한다.
본 발명에 따른 방법의 바람직한 실시예는 종속 특허 청구항에서 특허청구된다.
본 발명에 필수적이고 본 발명에 따른 두 방법 모두에 필수적이고 공통적인 사항은 서셉터와 실리콘 웨이퍼의 중심 주위의 내부구역의 온도(가열은 상부로부터 및 하부로부터 행해진다)는 외부 구역(에지 영역)의 온도보다 높다(또는 낮다)는 것이다. 제거율의 온도 종속성으로 인해, 상기 설명한 구성은 재료 제거가 내부 구역에서 또는 에지 영역에서 더 크다는 결과를 가져온다. 따라서, 폴리싱된 웨이퍼의 볼록한 또는 오목한 초기 기하학적 형상은 상쇄될 수 있고, 전체 기하학적 형상(TTV, GBIR)은 개선될 수 있고 마지막으로, 양호한 기하학적 형상 특성을 갖는 에피택셜 코팅 실리콘 웨이퍼가 제공될 수 있다.
본 발명에 따른 방법은 950 내지 1050℃의 온도 범위가 상기 설명한 구성에 대해 필수적이다. 그러므로, 본 발명에 따른 두 방법 모두에서 제2 전처리 단계는 상기 온도 범위에서 정밀하게 행해져야만 한다.
EP 0 445 596 B1에 설명된 에피택시 반응기는 예를 들어, 본 발명의 방법을 수행하는 데에 적합하다. 이 에피택시 반응기는 제1 돔과 제1 돔 반대에 위치한 제2 돔으로서, 서로 기계적으로 결합된 상기 제1 돔 및 제2 돔과, 실리콘 웨이퍼를 유지시키는 유지 장치를 갖는 반응기 챔버; 제1 열원과 제2 열원을 포함하고 반도체 웨이퍼를 가열하기 위한 가열 장치; 및 가스를 상기 반응기 챔버에 도입하고 상기 챔버로 부터 가스를 소개시키기 위한 가스 유입 및 유출 장치를 포함하며, 상기 제1 열원은 상기 챔버의 외부에 위치되고 에너지가 제1 돔을 통하여 실리콘 웨이퍼에 방사되는 방식으로 배치되고, 상기 제2 열원은 마찬가지로 상기 챔버의 외부에 위치되고 에너지가 제2 돔을 통하여 실리콘 웨이퍼에 방사되는 방식으로 배치된다.
따라서, 실리콘 웨이퍼 및 서셉터를 가열하는 것은 일반적으로 서셉터 위 및 아래에 배치된 가열 요소에 의해 행해진다. 어플라이드 머티리얼사의 에피 센츄라와 같은 종래의 에피택시 반응기가 사용되는 경우엔 상기한 바와 같은 구성에선 IR 램프가 사용된다(EP 0 445 596 B1호 참조). 상기 램프는 예를 들어 원형 방식으로 배치될 수 있다. 그러나, 다른 유형의 가열 요소의 사용도 생각해 볼 수 있다.
또한, 서로로부터 개별적으로 가열 요소의 전력을 조절하는 것이 가능하다. IR 램프 뱅크의 경우에, 목표한 방식의 열전력을 반응기 챔버의 내부 구역에 보내는 것이 가능하며 이와 별도로 상기 반응기 챔버의 내부 구역으로부터 반응기 챔버의 외부 구역에 보내는 것이 가능하다.
내부 구역과 외부 구역간의 (본 발명에 필수적인 사항인) 온도 차이는 내부 구역과 외부 구역의 온도에 영향을 미치는 가열 요소의 전력에 대한 적절한 선택을 통해 실현될 수 있다.
따라서, 본 발명에 따른 두 방법 모두의 제2 전처리 단계에서 950-1050℃인 평균 온도의 선택 및 실리콘 웨이퍼의 영역들간의 온도 차이는 본 발명에 필수적인 사항이다.
본 발명에 따른 방법에서, 첫째로, 다수의 실리콘 웨이퍼가 적어도 이 웨이퍼의 전면에서 폴리싱되는 다수의 실리콘 웨이퍼가 제공된다.
이를 위해, 종래 기술에 따라, 바람직하게는 쵸크랄스키(Czochralski)에 따른 도가니 인상(crucible pulling)에 의해, 제조된 실리콘 단결정은, 공지된 분리 방법에 의해 바람직하게는 입자 없는("슬러리") 또는 결정 입자(다이아몬드 와이어)를 이용한 와이어 소잉(sawing)에 의해, 다수의 실리콘 웨이퍼로 잘려진다.
더우기, 순차적인 일면 연삭법(SSG; single-side grinding), 동시 양면 연삭법(DDG; double-disk grinding) 또는 래핑과 같은 기계적 프로세싱 단계가 행해진다. 선택사항으로서 존재하는 배향 노치와 같은 기계적 마킹들 또는 필수적인 실리콘 웨이퍼 에지의 직선형 편탄화 부분(flat)을 포함하는 실리콘 웨이퍼의 에지는 일반적으로 마찬가지로 처리된다(에지 라운딩, "에지-노치 연삭").
또한, 세정 및 에칭 단계를 포함하는 화학적 처리 단계들이 일반적으로 제공된다.
연삭, 세정 및 에칭 단계들 이후에, 실리콘 웨이퍼의 표면은 스톡 제거 폴리싱에 의해 평탄화된다. 단면 폴리싱(SSG; single-side polishing)의 경우에, 실리콘 웨이퍼는 세멘트에 의해, 진공에 의해 또는 접착 수단에 의해 캐리어 플레이트상의 후면에서의 공정 중에 유지된다. 양면 폴리싱(DSG; double-side polishing)의 경우에, 실리콘 웨이퍼는 박형 돌기(tooth)가 있는 디스크에 느슨하게 삽입되고 폴리싱 천으로 커버된 상부 및 하부 폴리싱 플레이트 사이에서 "자유롭게 유동하는 방식으로 전면 및 후면에서 동시에 폴리싱된다.
그 후, 실리콘 웨이퍼의 전면은 예를 들어, 알카라인 폴리싱 졸(sol)의 도움으로 부드러운 폴리싱 천을 사용하여 바람직하게 헤이즈 프리 방식으로 폴리싱되고; 이 단계에까지 제조된 실리콘 웨이퍼의 평면도를 획득하기 위해, 재료 제거는 이 경우엔 비교적 작고 바람직하게는 0.05 내지 1.5 ㎛이다. 이 단계는 흔히 문헌에서 CMP 폴리싱(chemo-mechanical polishing)으로서 참조된다.
폴리싱 후에, 실리콘 웨이퍼는 종래 기술에 따라 친수성 세정 및 건조 공정을거치게 된다. 세정은 배스에서의 다수의 실리콘 웨이퍼를 동시에 세정하는 것인 배치 방법으로서, 또는 분사 방법 또는 그렇지 않으면 싱글 웨이퍼 공정(싱글 웨이퍼 세정)으로 행해질 수도 있다.
제공된 폴리싱된 실리콘 웨이퍼들은 각각의 경우에 개별적으로 에피택시 반응기에서 전처리된다.
각각의 경우에 상기 전처리는 수소 분위기(H2 베이크)에서 실리콘 웨이퍼의 하나의 처리 및 에칭 매개물을 수소 분위기에 첨가하여 실리콘 웨이퍼를 처리하는 두 개의 처리를 포함한다.
에칭 매개물은 바람직하게는 염화수소(HCl)이다.
본 발명에 따른 제2 방법에서, 하나의 수소 분위기에서의 전처리 단계 및 수소 분위기에 에칭 매개물이 첨가된 두 개의 전처리 단계들이 1 내지 100 slm(standard liter per minute;분당 표준 리터)인 수소 유량에서 바람직하게는 20 내지 60 slm의 수소 유량에서 특히 바람직하게는 20 내지 40 slm의 수소 유량에서 행해진다. 본 발명에 따른 제1 방법에서, 제1 및 제2 전처리 단계들에서의 수소 유량은 20 내지 100 slm이고 제3 단계에선 0.5 내지 10 slm로, 바람직하게는 0.5 내지 5 slm으로 감소된다.
수소 분위기에서의 전처리 기간은 바람직하게는 10 내지 120 초이고 특히 바람직하게는 20 내지 60 초이다.
본 발명에 따른 두 방법 모두에서의 제2 전처리(수소 + 에칭 매개물) 단계 중에, 에칭 매개물의 유량은 0.5 내지 1.5 slm이다.
에칭 매개물을 이용하는 제2 전처리는 950℃ 내지 1050℃의 온도에서 행해진다. 이 경우에, 서셉터의 위 및 아래에 배치된 가열 요소의 전력은, 1 내지 20 mm, 1 내지 50 mm, 1 내지 100 mm, 1 내지 150 mm 또는 1 내지 200 mm의 직경을 가지며 에피택셜 코팅될 실리콘 웨이퍼의 (중심축을 둘러싸는) 방사상 대칭 영역은 상기 영역의 외부에 놓인 실리콘 웨이퍼의 그 부분에 비해 5℃ 내지 30℃ 만큼 증가된 온도를 갖는 방식으로 조절된다.
에피택셜 코팅될 실리콘 웨이퍼의 에지에서 소망의 재료 제거에 따라 HCl 에칭 처리 중에 10 내지 120 초의 처리 지속시간이 바람직하다. 20 내지 60초의 처리 지속시간이 특히 바람직하다.
이 방법의 특별한 이점은 전처리 단계 후에, 실리콘 웨이퍼가 에피택셜 실리콘 웨이퍼 층의 후속 증착을 위해 최적의 전면 형태를 획득한다는 것인데, 이는 실리콘 웨이퍼의 중앙부 주위의 영역의 볼록 형태가 실리콘 웨이퍼의 전처리에 의해 보정되기 때문이다.
본 발명에 따른 방법에서, 따라서 내부 구역은 예를 들어, 실리콘 웨이퍼의 중앙부 주위에 1-150 mm의 직경을 갖는 원에 대응하는 반면에, 외부 구역은 실리콘 웨이퍼의 에지를 둘러싸는 1-150 mm의 폭을 갖는 링에 대응한다. 이 값들은 300 mm의 직경을 갖는 실리콘 웨이퍼에 대한 본 발명의 용례에 상응한다. 450 mm의 기판 직경을 갖는 차세대의 실리콘 웨이퍼의 사용에선, 내부 구역 및 외부 구역은 바람직하게는 대응하여 더 크도록 선택될 수 있고, 마찬가지로 200 mm 또는 150 mm 웨이퍼와 같이 더 작은 소형 기판의 경우엔 대응하여 더 작도록 선택될 수 있다.
본 발명은 에피택셜 코팅될 실리콘 웨이퍼의 초기 기하학적 형상에 따라 내부 구역 및 외부 구역을 선택하고 결과적으로 재료가 정확하게 의도대로 제거되어야 할 곳을 정확히 정의하는 것이 가능하다. 그러므로, 바람직하게는, 첫째로 폴리싱된 웨이퍼의 초기 기하학적 형상이 에피택셜 코팅될 실리콘 웨이퍼의 배치(batch)로 결정되고 그 후 에피택시 반응기에서의 전처리 단계들에 대응하는 공정 설정값들, 즉, 특히 내부 구역의 크기, 램프 전력 및 반응기에서의 에칭 처리 중에 내부 구역과 외부 구역간의 온도 차이와 같은 설정값들이 선택된다.
실리콘 웨이퍼의 내부 영역에 영향을 미치는 제2 전처리 단계 후에, "솜브레로" 두께 프로파일을 갖는 실리콘 웨이퍼의 경우에 오목한 형상인 에지 영역의 기하학적 형상을 개선시키기에 특히 적합한 제3 전처리 단계가 행해지고, 제3 전처리 단계는 제2 전처리 단계와 연계하여 실리콘 웨이퍼의 전체 레벨링(global leveling)을 야기한다.
본 발명은 에칭 매개물이 첨가되는 수소 분위기에서 마찬가지로 행해지는 제3 전처리 단계의 선택에 대한 3개의 가능성을 제공한다.
본 발명에 따른 제1 방법에서, 제3 전처리 단계 중에 수소 유량은 두 개의 이전 전처리들에 대해 0.5 내지 10 slm으로 감소되는 반면에, 에칭 매개물의 유량은 변경되지 않는다. 즉, 에칭 매개물의 유량은 0.5 내지 1.5 slm이다.
본 발명에 따른 제2 방법에선, 대조적으로, 에칭 매개물의 유량은 1.5 내지 5 slm으로, 바람직하게는 2.0 내지 4.5 slm으로, 특히 바람직하게는 3.0 내지 4.0 slm으로 증가되는 반면에, 수소 유량은 일정하게 유지될 수 있다.
이 방법의 일실시예에서, 에칭 매개물의 증가된 유량과 함께, 목표한 방식으로 실리콘 웨이퍼의 에지 영역의 정의된 영역의 재료를 제거하기 위해 그리고 볼록한 에지 기하학적 형상을 개선시키기 위해 에칭 매개물이 상기 정의된 영역을 통과한다는 것이 보장된다.
바람직하게는, 제3 전처리 단계는 950℃ 내지 1200℃ 온도 범위에서, 특히 바람직하게는 1050℃ 내지 1150℃ 온도 범위에서 행해진다. 이 온도 범위들은 또한 수소 분위기하의 제1 전처리 단계(에칭 매개물이 첨가되지 않음) 중에 특히 바람직하다.
본 발명에 따른 제2 방법의 제3 전처리 단계에서의 HCl 유량은 1.5 내지 5 slm으로 증가하지만, 수소 유량은 일정하게 유지될 수 있다는 사실에 의해, 실리콘 웨이퍼의 두께는 실리콘 웨이퍼의 중심부의 방향보다 에지에서 더욱 큰 범위로 감소된다. 이는 에지 영역에서 실리콘 웨이퍼의 오목한 기하학적 형상을 방해한다.
50 slm(분당 표준 리터)의 H2 유량 및 예를 들어 1 slm의 HCl 유량에서 어떠한 증가된 재료 제거도 실리콘 웨이퍼의 에지에서 관찰되지 않는 반면에(증가되기 보단, 재료 제거는 본질적으로 전체 웨이퍼에 걸쳐 균등하다), 실리콘 웨이퍼의 에지에서 최대 500-700 nm 이하의 재료 제거가 HCl 유량이 1.5-5 slm으로 증가되는 결과, 즉, HCl로의 처리 시간에 따라 HCl 농도가 상당히 증가한 결과 발생된다.
본 발명에 따른 두 방법 모두의 특별한 이점은, 전처리 단계 후에, 실리콘 웨이퍼는 에피택셜 실리콘 층의 후속 증착에 대한 전면의 최적 형태를 획득하는데 이는 실리콘 웨이퍼가 그 에지 영역에서 같은 높이를 이루고 에지 영역에서의 실리콘 웨이퍼의 오목 형태가 제3 전처리 단계에 의해 보정되기 때문이다. 제2 전처리 단계와 연계하여, 솜브레로 두께 프로파일이 같은 높이를 이루는 것도 가능하다.
본 발명에 따른 제1 방법과 대조적으로, 본 발명에 따른 제2 방법의 제3 전처리 단계 중에, 바람직하게는 H2 유량이 일정하게 유지되는 결과에 의해 층류 가스 흐름이 우세한 것은 특히 유익하다.
상기한 바와 같이, 본 발명에 따른 제2 방법의 바람직한 실시예에서, 제3 전처리 단계 중에, 반응기 챔버에서의 HCl 흐름의 분배가 제어된다. 이는 에칭 처리의 선택도를 증가시키고 따라서 특히 바람직하다.
어플라이드 머티리얼사의 에피 센츄라 반응기의 경우, 밸브["계량 밸브(metering valve)"]를 포함하는 아큐세트(AccusettTM)라 불리는 장치는 상기한 바와 같은 HCl 흐름 분배를 가능하게 한다. 에칭 매개물의 흐름은 반응기 챔버의 내부 구역 및 외부 구역 내로 분배된다. 이 제어는 바람직하게 적합한 소프트웨어에 의해 행해진다.
상기 내부 구역내로 분배된 에칭 매개물은 서셉터상에 위치된 실리콘 웨이퍼의 중앙부 주위의 영역에 작용한다. 상기 챔버의 외부 구역내로 분배된 에칭 매개물의 일부는 실리콘 웨이퍼의 외부 영역에 대해, 즉 특히 에지 영역에 대해 작용한다. 전반적으로, 상기 내부 구역 및 외부 구역은 처리될 실리콘의 크기에 대략 상응한다.
상기 내부 구역과 외부 구역간의 대한 에칭 매개물의 분배율은 0 내지 기껏해야 0.75 이다.
이 비율은 상기 외부 구역에서의 에칭 매개물의 양에 대한 내부 구역에서의 에칭 매개물의 양에 따른 결과이다.
I/O = 0은 그러므로, 전체 에칭 매개물이 필수적으로 외부 구역, 즉 실리콘 웨이퍼의 에지영역내에 분배된다는 것을 의미한다. I/O = 0.75는 3개 부분이 상기 내부 구역내로 안내되고 4개 부분이 외부 구역내에 안내되는데, 이는 에지 영역에서 약 1/3 만큼 더 높은 비율로 재료가 제거되는 결과를 초래한다는 것을 의미한다.
특허청구된 I/O 분배율에 있어서, US 2008/0182397 A1에서 개시된 바와 같이 에칭 처리 중에 1.0 내지 6.0 까지의 분배율을 규정하는, 종래 기술에 비해 상당한 차이점이 명시된다.
실리콘 웨이퍼에 대한 내부 및 외부 구역의 크기는 마찬가지로 제어될 수 있는데, 가장 단순하게는 가스를 반응기 챔버 내에 흐르게 하는 가스 유입 장치("주입기")의 대응하는 배열 및 구성에 의해 제어될 수 있다. 예로서, 내부 구역은 US 2008/0182397 A1에서 이미 개시된 바와 같이, 300 mm의 소정 웨이퍼 직경에 대해, 실리콘 웨이퍼의 중앙부에서 75 mm의 직경을 갖는 원형 영역일 수 있다.
본 발명에 따른 방법에서, 내부 구역은 바람직하게 실리콘 웨이퍼의 중앙 부근에서 1 내지 20 mm, 1 내지 50 mm, 1 내지 75 mm, 1 내지 100 mm, 1 내지 150 mm, 또는 이보다 더 큰 직경을 갖는 원에 대응하는 반면에, 외부 구역은 각각의 경우에 실리콘 웨이퍼의 에지를 둘러싸는 1 내지 20 mm, 1 내지 50 mm, 1 내지 75 mm, 1 내지 100 mm, 1 내지 150 mm, 또는 이보다 더 큰 폭을 갖는 링에 대응한다. 이 값들은 마찬가지로 300 mm의 직경을 갖는 실리콘 웨이퍼에 기초한다. 현재 개발중이고 450 mm의 기판 직경을 갖는 차세대 실리콘 웨이퍼를 사용하는 경우, 내부 구역 및 외부 구역은, 상기 내부 구역 및 외부 구역이 유사하게, 바람직하게 약간 더 크도록(예로서, 1 내지 200 mm 또는 1 내지 250 mm 이하) 선택된다.
내부 구역 및 외부 구역에서의 에칭 매개물의 양은 내부 구역 및 외부 구역에 대한 가스 파이프라인의 직경을 변경시킴으로써 실현된다. 이 에칭 매개물의 양은 라인 직경을 축소시킴으로써 개별적으로 감소된다.
이론상으로는, 본 발명에 따른 제2 방법의 본 실시예에서 하기 설명하는 바와 같은 셋업이 바람직하다. 가스량은 0.5 내지 5의 slm의 유량을 설정할 수 있는 질량 흐름 제어기(MFC; Mass Flow Controller)에 의해 설정된다. 그러면 이 가스량은 메인 가스라인을 거쳐 두 개의 니들 밸브(내부 구역 및 외부 구역)에 전달되고 상기 내부 구역 및 외부 구역에 분배된다. 밸브를 설정함(내부 구역 및 외부 구역에 대한 라인 직경을 서로에 대해 독립적으로 조절)으로써 조절이 행해진다. 이 때, 분배된 가스량은 주입기에 의해 반응기 챔버내에 도입된다. 이러한 설정은 적합한 소프트웨어에 의한 자동 제어가 가능하다는 이점을 갖는다.
전처리 단계들후에, 에피택셜 층이 실리콘 웨이퍼의 적어도 폴리싱된 전면상에 증착된다. 이러한 증착을 위해, 소스 가스로서 실란 소스가 캐리어 가스로서의 수소에 첨가된다. 에피택셜 층은 사용된 실란 소스에 따라 900℃ 내지 1200℃의 온도에 증착된다.
트리클로로실란(TCS; Trichlorosilane)이 바람직하게 실란 소스로서, 특히 바람직하게는 1050℃ 내지 1150℃의 증착 온도에서 사용된다.
증착된 에피택셜 층의 두께는 일반적으로 0.5 내지 5 ㎛이다.
에피택셜 층의 증착 후에, 에피택셜 코팅 실리콘 웨이퍼는 에피택시 반응기로부터 제거된다.
실리콘 웨이퍼상에서 특정 횟수의 에피택셜 증착 후에, 서셉터는 일반적으로 에칭 매개물로 바람직하게는 HCl로 처리되는 데, 이는 예컨대 서셉터의 실리콘 증착물을 제거하기 위함이다.
서셉터 에칭은 각각의 경우에 바람직하게 실리콘 웨이퍼의 1 내지 15회의 에피택셜 코팅 후에 행해진다. 이를 위해, 에피택셜 코팅 실리콘 웨이퍼가 제거되고 기판없는 서셉터가 HCl로 처리된다.
바람직하게, 서셉터 표면외에, 전체 공정 챔버는 실리콘 웨이퍼 증착물을 제거하기 위해 염화수소로 플러싱된다(flushed).
서셉터는 바람직하게는 서셉터 에칭 후에 그리고 추가의 에피택셜 공정 전에 실리콘으로 코팅다. 이것은 에피택셜 코팅될 실리콘 웨이퍼가 서셉터 바로 위에서 지탱할 수 없기 때문에 유리할 수도 있다.
실리콘 웨이퍼는 바람직하게는 단결정 실리콘 재료로 이루어진 웨이퍼, SOI("silicon-on-insulator": 실리콘 온 인슐레이터) 웨이퍼, 변형된 실리콘층("변형 실리콘")이 마련된 실리콘 웨이퍼, 또는 에피택셜 층이 마련된 sSOI("strained silicon-on-insulator: 변형 실리콘 온 인슐레이터) 웨이퍼, 실리콘-게르마늄(SiGe)층이 마련된 실리콘 웨이퍼이다.
본 발명은 첨부도면을 참조하고, 어플라이드 머티리얼사의 Typ Epi Centura 타입의 에피택시 반응기에 관한 예를 기초로 하여 하기에 설명된다.
본 발명에 따르면, 종래 기술의 단점을 회피하고, 그에 대한 해결책을 제시할 수 있다.
도 1은 본 발명의 방법을 수행하는 에피택시 반응기의 반응기 챔버의 개략적인 구성을 나타낸 도면이다.
도 2는 여러 처리 온도에 대해 에피택시 반응기에서의 에칭 전처리에 의해 300 mm의 직경을 갖는 폴리싱된 실리콘 웨이퍼에서의 재료 제거를 도시한다. 이것은 본 발명에 따른 두 방법 모두에서의 각각의 제2 전처리 단계에 해당한다.
도 3은 여러 에칭 매개물 유량 및 I/O 비율에 대해 에피택시 반응기에서의 에칭 전처리에 의해 300 mm의 직경을 갖는 폴리싱된 실리콘 웨이퍼에서의 재료 제거를 도시한다. 본 발명에 따른 제2 방법 및 그 바람직한 실시예가 본 도면에서 이해하기 쉽게 표현되었다.
도 4 및 도 5는 에피택시 반응기에서 본 발명에 따른 전처리가 행해지지 않은 폴리싱된 실리콘 웨이퍼의 두께 프로파일을 도시하고(도 4) 본 발명에 따른 전처리가 행해진 이후의 폴리싱된 실리콘 웨이퍼의 두께 프로파일을 도시한다(도 5).
도 1은 본 발명에 따른 방법을 수행하는 반응기 챔버의 개략적인 구성을 나타낸다.
(상부, 외부 영역의)가열 요소(11), (상부, 내부 영역의)가열 요소(12), (하부, 내부 영역의)가열 요소(13) 및 (하부, 외부 영역의)가열 요소(14)가 도시되어 있다. 반응기는 에피택셜 코팅될 실리콘 웨이퍼를 수용하기 위한 서셉터(4), 가스 유입 장치(2), 가스 배출 장치(3), 서셉터 및 기판을 장착 및 (예로서, 소위 리프트 핀에 의해)리프팅하기 위한 장치(5), 및 반응기 챔버 내의 온도를 접촉없이 측정하기 위한 고온계(61, 62)를 포함한다.
표 1은 예를 들어, 에피 센츄라(Epi Centura)의 경우에 (본 발명에 필수적인 사항인)내부 구역과 외부 구역간의 온도 차를 달성하는 램프 전력을 위한 대표적인 값을 열거한다.
이 경우에, 총 램프 전력은 70 kW이고 도 1에 나타낸 4개 램프 뱅크(상부/내측, 상부/외측, 하부/내측, 하부/외측)들에 분배된다. 이것은 약 950℃-1050℃의 반응기 챔버에서의 평균 온도에 대응한다.
총 전력의 60%는 상부 램프 뱅크 즉 가열 요소에 의해 생긴다.
내측/외측간의 램프 전력의 분배는 에칭 전처리 중과 에피택셜 코팅 중에 대해 상이하도록 선택된다.
에피 센츄라에서, 54%/13% 분배율은 실리콘 웨이퍼와 서셉터 간에 균일 온도(homogeneous temperature) 분배율을 초래한다. 여기서 온도는 실질적으로 실리콘 웨이퍼의 모든 영역에서 동일하다. 균일 온도 분배를 달성하기 위해, 최적의 에너지 분배가 각각의 반응기 챔버에 대해 결정되어야 한다. 상기 에너지 분배는 동일한 반응기 타입(예로서, 에피 센츄라)의 경우에도 상이한 반응기 챔버 내에선 다를 수 있다. 이것은 당업자가 먼저 균일한 온도 분배를 설정하는 데 있어서 어떠한 문제점도 일으키지 않는다.
총
전력		 상부
가열
요소		 하부
가열
요소
70kW 25 kW
= 70kW의
60%		 45 kW
= 70kW의
40%
분배
내측/
외측
내측
외측
내측
외측
에피택셜
코팅		 13.5kW
= 25kW의
54%
11.5kW		 5.85kW
= 45kW의
13%
39.15kW
에칭
전처리		 16.5kW
= 25kW의
66%
8.5kW		 7.2kW
= 45kW의
16%
37.8kW
이하의 절차는 바람직하게는 에피택시 단계를 위한 최적 에너지 분배를 결정하기 위해 채택된다.
10 ohm cm를 초과하는 기판 저항을 갖는 p-웨이퍼들(예로서, 5개 웨이퍼)의 그룹이 사용된다. 상이한 에너지 분배가 각각의 웨이퍼에 대해 설정된다(예를 들어, 웨이퍼 1: 54%/13%...웨이퍼 2: 58%/14% 등). 5개 웨이퍼들은 예를 들어, 케이엘에이 텐코(KLA Tencor)사의 SP1 광 산란 측정 기기를 사용하여 측정되고 (필요하다면) 현미경으로 검사된다. 평균 설정값은 추가적인 에피택시 단계에 대해 선택된다. 이러한 목표는 에피택시 단계에 대해 실리콘 웨이퍼 전체에 걸쳐 가능한 한 균일한 에너지 분배를 달성하는 것이다. 이 절차는 또한 반도체 에피택시 분야에서 전문가들 사이에선 "슬립 윈도우를 작동시키는 절차"로 지칭된다.
제조 중에, 웨이퍼는 가능한 슬립에 대해 정기적으로 검사된다. 웨이퍼상에 슬립이 있는 경우, "슬립 윈도우"는 에너지 분배의 최적 설정을 달성하기 위해 다시 한번 순서대로 작동한다.
본 발명에서, 바람직하게는 에피택시 공정에 대해 상기한 방식으로 최적화된 에너지 분배로 처리할 때, 전력은 내부 구역과 외부 구역간의 요구되는 온도차를 획득하기 위해 에칭 전처리에 대한 내부 구역에서 증가된다.
만일 에피택시 공정에 대해, 예를 들어 54% 또는 62%인 최적화된 값이 상부 가열 요소가 내부 구역을 가열시키기 위한 전력에 대한 결과이면(전체 웨이퍼에 걸친 균일한 온도 분배를 위해), 각각 66% 또는 72%인 값이 에칭 전처리에 대해 바람직하다.
에칭 전처리 중에, 그러므로, 이전 최적화로부터의 에너지 분배 절차는 본 발명에 필수적인 사항인 5 내지 30℃의 온도 차를 달성하기 위해 언제나 상이하게 선택된다.
표 1로부터의 66%/16% 분배율은 약 20℃의 온도차를 야기한다. 이 분배율의 변동은 특허청구된 전체 범위내에서 온도차를 설정하는 것을 가능하게 한다.
도 2는 실리콘 웨이퍼의 평균 온도의 함수로서 300mm( - 150mm 로부터 + 150mm까지를 나타내는 표기임)의 직경을 갖는 실리콘 웨이퍼로부터 재료 제거를 그래프로 나타낸 도면이다. 표 1로부터 66%/16% 분배율은 전처리 단계에서 사용되었다. 실리콘 웨이퍼의 내부 구역과 외부 구역간의 온도차는 약 20℃였다.
실리콘 웨이퍼의 중심부 주위(x축 = 0)의 실리콘 웨이퍼의 내부 구역에서의 재료 제거는 상당한 온도 종속성을 나타낸다. 980℃ 및 1000℃ 및 1020℃인 온도는 특히 유리한 방식으로 대부분이 볼록하게 폴리싱된 실리콘 웨이퍼에 대한 기하학적 형상을 보정하기에 특히 적합한 에칭 제거 프로파일을 나타낸다. 그러므로, 이 온도 범위는 본 발명에 따른 방법에 대해 특히 바람직하다.
도 3은 다양한 에칭 처리의 각각의 경우에서 폴리싱된 실리콘 웨이퍼에서의 재료 제거를 나타낸다. 이 도면은 각각의 경우에, mm 단위로 표현된 실리콘 웨이퍼의 직경(- 150mm 내지 + 150mm의 라인 스캔으로서 표현됨)의 함수로서 ㎛ 단위로 표현된 재료 제거를 도시한다.
도면 부호 71은 0.9 slm의 에칭 매개물의 유량에서 에피택시 반응기에서의 에칭 전처리 후의 재료 제거를 도시한다. 이것은 종래의 질량 흐름 제어기에 의해 제한되는 HCl 유량(일반적으로 최대 1 slm)에서 종래 기술에 따른 표준 에칭에 대응한다.
도면 부호 72는 1.5slm의 HCl 유량과 30초 동안의 처리 지속시간으로 전처리한 후의 실리콘 웨이퍼에서의 재료 제거를 도시한다. (본 발명에 따른 제2 방법에서의 제3 전처리 단계).
도면 부호 73은 1.5slm의 HCl 유량과 40초 동안의 처리 지속시간과 I/O = 0/200인 본 발명에 따른 가스 분배율을 이용하여 본 발명에 따른 처리 후에 실리콘 웨이퍼에서의 재료 제거를 도시한다.
도면 부호 74는 2.5 slm의 HCl 유량과 40초 동안의 처리 지속시간과 I/O = 0/200 = 0인 본 발명에 따른 가스 분배율을 이용하여 본 발명에 따른 처리 후에 실리콘 웨이퍼에서의 재료 제거를 도시한다.
도면 부호 74는, 특히, 에지 영역에서의 에칭에 의한 재료 제거에서 상당한 증가를 명시한다.
예
에피택셜 층은 종래 기술에 따라 제조된 300 mm의 직경을 갖는 실리콘 웨이퍼상에 증착되었고 그 전면에서 CMP에 의해 최종 폴리싱된다.
에피택셜 코팅될 실리콘 웨이퍼는 실리콘 웨이퍼의 중앙 부근의 영역에 볼록한 기하학적 형상 및 오목한 에지 기하학적 형상을 가졌다.
도 4 및 도 5는 예로서 대응하는 총 두께 프로파일을 도시한다.
두께에 관한 에지 롤 오프도 구별될 수 있다.
이 경우에, 도 4는 상기 설명한 본 발명에 따른 전처리 없이 폴리싱된 실리콘 웨이퍼를 예시하고, 도 5는 본 발명에 따른 전처리가 행해진 폴리싱된 실리콘 웨이퍼를 예시한다. 이를 위해 이용되는 공정 파라미터들을 이하 설명하고 있다.
직경(0 내지 300 mm)의 함수로서 총 두께의 프로파일이 각각의 경우에 나타나 있다.
에피택시 반응기 내에서 상기 실리콘 웨이퍼의 전처리 중에, 먼저 약 60초 동안 60 slm의 H2 유량으로 수소 분위기하에서 전처리가 행해졌다.
이 H2 베이크는 1150℃의 온도에서 행해졌다.
그 후에, 공정은 1000℃(램프)의 온도로 변화되었고 1.0 slm의 유량을 갖는 HCl이 수소 분위기에 첨가되었다. 수소 유량은 단계 2에서 다시, 60slm이었다. 단계 2에서, 내부 구역과 외부구역간에 20℃의 온도차(내부 구역에서의 온도는 외부 구역에서의 온도보다 20℃ 높다)를 초래하는 온도 분배가 선택되었다. 램프 전력에 대한 66% / 16% 분배가 상기 목적을 위해 이용되었다(표 1 참고). 웨이퍼 중앙 영역에서의 증가된 재료 제거가 그 결과로서 획득되었다.
후속하는 전처리 중에, 수소 분위기에 첨가된 염화수소로 다시 한번 행해졌고, HCl 유량은 3.5 slm이었다. HCl 유량은 따라서 단계 3에서 단계 2에 비해 증가되었다. 마찬가지로 증가 대신에 H2 유량을 10 slm 이하로 감소시키는 것도 가능하다(본 발명에 따른 제1 방법을 참고). 본 예에서, 단계 3에서의 수소 유량은 20 slm이었다. 단계 3에 의해, 재료는 실리콘 웨이퍼의 에지에서 주로 제거되었다. 단계 3은 공정이 1150℃의 온도로 변경된 이후에 행해졌다.
마지막으로, 단계 4에서, 에피택셜 층이 1120℃의 증착 온도와, 50 slm의 유량 및 17 slm의 트리클로로실란(TCS; trichlorosilane) 유량에서 증착되었다. 증착 온도는 1120℃였다.
가장 중요한 공정 파라미터는 하기에 기재한다.
단계 1 단계 2 단계 3 단계 4
H 2 베이크 에칭 1 에칭 2 증착
에칭 매개물의 분배 0/200
I/O
램프 전력 66%/16%
HCl 유량( slm ) - 1.0 3.5 -
H 2 유량( slm ) 60 60 20 50
TCS 유량( slm ) 17
온도(℃) 1150 1000 1150 1120
상기한 바와 같은 구성에 의해, 도 4의 솜브레로 두께 프로파일에 보상하는 것이 전체적으로 가능하게 되었고, 단계 4 이후에, 우수한 전체 평면도를 갖는 에피택셜 코팅 실리콘 웨이퍼를 얻을 수 있었다.
단계 4에서의 공정 파라미터는 에피택셜 층이 그 두께에 대해 가능한 한 일정한 에피택셜 층이 증착되는 방식으로 선택되었다.
2: 가스 유입 장치 3: 가스 배출 장치
5: 서셉터 및 기판을 장착 및 리프팅하기 위한 장치
11, 12, 13, 14: 가열 요소 61, 62: 고온계

Claims (21)

  1. 에피택셜 코팅 실리콘 웨이퍼의 제조 방법으로서,
    실리콘 웨이퍼의 전면상에서 폴리싱된 실리콘 웨이퍼가 에피택시 반응기 내의 서셉터상에 위치되고, 수소 분위기하의 제1 단계에서 전처리되고 그리고 에칭 매개물이 수소 분위기에 첨가되는 제2 단계 및 제3 단계에서 전처리되며, 후속하여 에피텍셜 층이 마련되는데, 제1 단계 중 및 제2 단계 중 수소 유량은 20 내지 100 slm이고 제2 단계 중 및 제3 단계 중 에칭 매개물의 유량은 0.5 내지 1.5 slm이고, 제2 단계 중엔 또한 반응기 챔버 내의 평균 온도가 950℃ 내지 1050℃이고 서셉터의 상부 및 하부에 배치된 가열 요소의 전력은, 방사상으로 대칭인 영역의 외부에 놓인 실리콘 웨이퍼의 부분과 에피택셜 코팅될 실리콘 웨이퍼의 (중심축을 둘러싸는) 상기 방사상 대칭 영역 사이에서 5 내지 30℃의 온도차가 존재하는 방식으로 조절되며; 제3 단계 중에 수소 유량은 0.5 내지 10 slm로 감소되는 것인 에피택셜 코팅 실리콘 웨이퍼의 제조 방법.
  2. 제1항에 있어서, 제1 전처리 단계 및 제3 전처리 단계는 각각의 경우에 950℃ 내지 1200℃의 범위에서 행해지는 것인 에피택셜 코팅 실리콘 웨이퍼의 제조 방법.
  3. 제2항에 있어서, 제1 전처리 단계 및 제3 전처리 단계는 각각의 경우에 1050℃ 내지 1150℃의 범위에서 행해지는 것인 에피택셜 코팅 실리콘 웨이퍼의 제조 방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 제1 전처리 단계 및 제2 전처리 단계 중의 수소 유량은 40 내지 60 slm인 것인 에피택셜 코팅 실리콘 웨이퍼의 제조 방법.
  5. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 전처리의 지속시간은 각각의 전처리 단계 중에 각각 10 내지 120 초인 것인 에피택셜 코팅 실리콘 웨이퍼의 제조 방법.
  6. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 전처리의 지속시간은 각각의 전처리 단계 중에 각각 20 내지 60 초인 것인 에피택셜 코팅 실리콘 웨이퍼의 제조 방법.
  7. 제1항 내지 제3항 중 어느 한 항에 있어서, 제3 전처리 단계 중에 수소 유량은 0.5 내지 5 slm으로 감소되는 것인 에피택셜 코팅 실리콘 웨이퍼의 제조 방법.
  8. 제1항 내지 제3항 중 어느 한 항에 있어서, 제2 전처리 단계 중에 반응기 챔버의 평균 온도는 980℃ 내지 1020℃인 것인 에피택셜 코팅 실리콘 웨이퍼의 제조 방법.
  9. 에피택셜 코팅 실리콘 웨이퍼의 제조 방법으로서,
    실리콘 웨이퍼의 전면상에서 폴리싱된 실리콘 웨이퍼가 에피택시 반응기 내의 서셉터상에 위치되고, 수소 분위기하의 제1 단계에서 전처리되고 수소 분위기에 에칭 매개물을 첨가하여 제2 단계 및 제3 단계에서 전처리되고, 후속하여 에피텍셜 층이 마련되는데, 모든 전처리 단계 중에 수소 유량은 1 내지 100 slm이고 제2 단계 중에 에칭 매개물의 유량은 0.5 내지 1.5 slm이고, 제3 단계 중에 에칭 매개물의 유량은 1.5 내지 5 slm이고, 제2 단계 중엔 또한 반응기 챔버 내의 평균 온도가 950 내지 1050℃이며 서셉터의 상부 및 하부에 배치된 가열 요소의 전력은, 에피택셜 코팅될 실리콘 웨이퍼의 (중심축을 둘러싸는) 방사상 대칭 영역과 상기 방사상 대칭 영역의 외부에 놓인 실리콘 웨이퍼의 부분 사이에서 5 내지 30℃의 온도 차가 존재하는 방식으로 조절되는 것인 에피택셜 코팅 실리콘 웨이퍼의 제조 방법.
  10. 제9항에 있어서, 주입기에 의해 반응기 챔버 내에 도입된 가스 흐름은 밸브에 의해 반응기 챔버 내의 외부 구역 및 내부 구역 내로 분배되고, 이에 따라 내부 구역에서의 가스 흐름은 실리콘 웨이퍼의 중심부 주위의 영역에 작용하고 외부 구역에서의 가스 흐름은 실리콘 웨이퍼의 에지 영역에 작용하며, 제3 전처리 단계에서 내부 구역 및 외부 구역 내의 에칭 매개물의 분배율은 I/O = 0 내지 0.75인 것인 에피택셜 코팅 실리콘 웨이퍼의 제조 방법.
  11. 제9항 또는 제10항에 있어서, 제1 전처리 단계 및 제3 전처리 단계는 각각의 경우에 950℃ 내지 1200℃의 범위에서 행해지는 것인 에피택셜 코팅 실리콘 웨이퍼의 제조 방법.
  12. 제11항에 있어서, 제1 전처리 단계 및 제3 전처리 단계는 각각의 경우에 1050℃ 내지 1150℃의 범위에서 행해지는 것인 에피택셜 코팅 실리콘 웨이퍼 제조 방법.
  13. 제9항 또는 제10항에 있어서, 제1 전처리 단계 및 제2 전처리 단계 중에 수소 유량은 20 내지 80 slm인 것인 에피택셜 코팅 실리콘 웨이퍼의 제조 방법.
  14. 제13항에 있어서, 제1 전처리 단계 및 제2 전처리 단계 중에 수소 유량은 40 내지 60 slm인 것인 에피택셜 코팅 실리콘 웨이퍼 제조 방법.
  15. 제9항 또는 제10항에 있어서, 상기 전처리의 지속시간은 각각의 전처리 단계 중에 각각 10 내지 120 초인 것인 에피택셜 코팅 실리콘 웨이퍼의 제조 방법.
  16. 제15항에 있어서, 상기 전처리의 지속시간은 각각의 전처리 단계 중에 각각 20 내지 60초인 것인 에피택셜 코팅 실리콘 웨이퍼의 제조 방법.
  17. 제9항 또는 제10항에 있어서, 제3 전처리 단계에서 수소 유량은 20 내지 60 slm인 것인 에피택셜 코팅 실리콘 웨이퍼의 제조 방법.
  18. 제17항에 있어서, 제3 전처리 단계에서 수소 유량은 20 내지 40 slm인 것인 에피택셜 코팅 실리콘 웨이퍼의 제조 방법.
  19. 제9항 또는 제10항에 있어서, 제3 전처리 단계에서 에칭 매개물의 유량은 2.0 내지 4.5 slm인 것인 에피택셜 코팅 실리콘 웨이퍼의 제조 방법.
  20. 제9항 또는 제10항에 있어서, 제3 전처리 단계에서 에칭 매개물의 유량은 3.0 내지 4.0 slm인 것인 에피택셜 코팅 실리콘 웨이퍼의 제조 방법.
  21. 제9항 또는 제10항에 있어서, 제2 전처리 단계 중에, 반응기 챔버의 평균 온도는 980℃ 내지 1020℃인 것인 에피택셜 코팅 실리콘 웨이퍼의 제조 방법.
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