KR20100102794A - 반도체 메모리 장치의 카운터 회로 - Google Patents

Abstract

본 발명에 의한 반도체 메모리 장치의 카운터 회로는 입력신호 및 기 설정된 비교 신호에 응답하여 카운트 신호를 생성하는 카운터부, 및 카운트 신호를 이용하여 카운트 종료 여부를 나타내는 검출 신호를 생성하는 검출 신호 생성부를 포함한다.

카운터 회로, 검출 신호

Description

반도체 메모리 장치의 카운터 회로{Counter Circuit of Semiconductor Memory Apparatus}

본 발명은 반도체 메모리 장치에 관한 것으로, 보다 구체적으로는 반도체 메모리 장치의 카운터 회로에 관한 것이다.

반도체 메모리 장치의 카운터 회로는 다양한 형태로 카운팅을 수행하며, 특정한 상태나 입력이 반복되는 횟수를 카운트하거나 지정된 횟수를 카운트하는 것도 가능하다.

도 1은 일반적인 반도체 메모리 장치의 카운터 회로 블럭도이다.

도 1을 참조하면, 리셋(Reset) 신호와 입력 신호(INPUT)가 카운터부(10)에 입력되어 복수 비트의 카운트 신호인 CNT〈0:n〉를 생성한다. 이때, 특정한 상태나 입력의 반복 횟수는 해당 신호를 입력 신호(INPUT)에 인가한 카운트 횟수로 결정되고, 지정된 횟수를 카운트하는 경우에는 클럭신호를 입력 신호(INPUT)에 인가한 카운트 횟수로 결정된다. 그리고 나서, 회로가 동작을 시작할 때에 카운터가 리셋되고 해당 입력된 신호에 따라 카운트 된다.

여기서, 카운터부(10)에서 생성된 카운트 신호인 CNT〈0:n〉는 비교 신호 INIT〈0:n〉와 함께 비교부(20)에 입력된다.

비교부(20)는 카운터부(10)에서 출력되는 카운트 신호 CNT〈0:n〉와 외부에서 입력되는 비교신호(INIT〈0:n〉)를 비교하여 카운트 신호 CNT〈0:n〉와 비교신호(INIT〈0:n〉)가 동일할 경우에 특정 검출 신호(EQUAL)를 출력한다.

도 2는 일반적인 4비트 카운터 회로의 검출신호 생성과정을 나타낸 예시도이다.

예를들어, 도 2를 참조하면, 회로가 동작을 시작할 때에 카운터가 리셋되고 입력(INPUT)에 의해 카운트를 시작한다. 카운터는 비교기를 이용해서 지정된 값인 비교신호 'INIT〈0:3〉'까지 카운트 되었는지 판단한다. 4비트 카운트 신호 CNT〈0:3〉의 각 비트 및 비교 신호 INIT〈0:3〉의 각 비트는 복수의 배타적 오어(XOR) 게이트인 제 1 논리 게이트(X0R0,XOR1,XOR2,XOR3)에 각각 입력된다.

제 1 논리 게이트(X0R0,XOR1,XOR2,XOR3)에서 출력되는 단일 비트의 1차 비교신호(검출(EQUAL)〈0〉~ 검출(EQUAL)〈3〉)는 짝수 비트 및 홀수 비트 별로, 또는 순차적으로 낸드(NAND) 게이트인 제 2 논리게이트(N1,N2)에 입력된다.

그리고, 제 2 논리게이트(N1,N2)의 출력 신호는 제 3 논리게이트(NR1)로 입력된 후 검출 신호(EQUAL)로서 출력된다.

여기에서, 제 1 논리 게이트(X0R0,XOR1,XOR2,XOR3)는 배타적 오어(XOR) 게이트, 제 2 논리 게이트(N1,N2)는 낸드(NAND) 게이트, 제 3 논리게이트(NR)는 노어(NOR) 게이트로 구성할 수 있다.

이와같이, 도 2를 참조하면, 일반적인 비교부(20)는 입력되는 카운트 신호의 비트 수 만큼의 배타적 오어(XOR) 게이트가 필요하며, 또한, 리셋 이후 지정된 값까지 카운팅 되어 검출 신호가 인에이블 되기 위해서는 카운트 신호가 출력될 때 마다 모든 비트를 비교해야 된다.

이런 경우 검출 신호의 출력 시점은 카운트 신호의 최종 천이 시점에 의해 결정되는데, 이는 카운트 신호의 각 비트마다 천이 시점이 동일하지 않기 때문이다.

또한, 비교 신호(INIT)에 의해서 가장 늦게 천이되는 시점이 달라지기 때문에, 비교 신호(INIT)에 따라서 검출(EQUAL) 신호의 발생 타이밍이 다를 수 있다. 이러한 타이밍 차이는 반도체 집적 회로를 구성하는 다른 회로에서 발생하는 타이밍 문제에 비해 상대적으로 작은 값이지만, 카운트 비트의 주파수가 점점 높아질수록 타이밍 마진이 감소하므로 카운터 회로 내에서 주파수에 따른 타이밍 마진을 최대한 확보하는 것이 중요하다.

따라서, 본 발명의 목적은 카운터 값에 따른 출력 타이밍의 차이를 줄이고, 또한 작은 면적에서도 구현 가능한 카운터 회로를 제공하는 것이다.

상기 본 발명의 목적을 달성하기 위한 본 발명의 카운터 회로는 입력신호 및 기 설정된 비교 신호에 응답하여 카운트 신호를 생성하는 카운터부, 및 상기 카운트 신호를 이용하여 카운트 종료 여부를 나타내는 검출 신호를 생성하는 검출 신호 생성부를 포함한다.

본 발명에 의하면, 특정 비트의 천이에 의해 카운터 출력만으로 검출 신호를 생성할 수 있다.

또한, 카운터부 내에서 검출 신호를 생성할 수 있기에 회로의 구조가 간단해 지고 저전력 사용 및 고집적화를 구현 할 수 있다.

이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다.

도 3은 본 발명의 바람직한 일 실시예에 따른 본 발명의 카운터 회로의 구성도이다.

도 3에 도시된 바와같이, 본 발명의 카운터 회로는 카운트 신호(CNT〈0:n〉) 를 생성하는 카운터부(100) 및 카운트 신호(CNT〈0:n〉)를 앤드(AND) 연산하여 검출신호(EQUAL)를 출력하는 검출 신호 생성부(200)로 구성된다. 상기 카운터부(100)는 기 설정된 비교 신호(INIT〈0:n〉)와 입력 신호(INPUT)를 입력받아 카운트 신호(CNT〈0:n〉)를 생성한다. 상기 카운터부(100)의 구성은 종래의 카운터부(10)와 동일하게 구성될 수 있으며 'RESET'단에 비교신호(INIT〈0:n〉)가 입력되는 차이가 있다.

상기 본 발명의 카운터 회로의 비교 신호(INIT〈0:n〉)는 지정하려는 카운트 값(2진수에서 10진수로 표현된 수치)과 2ⁿ-1(n은 비트 수)의 차이값으로 설정할 수 있다. 즉, 비교 신호(INIT〈0:n〉)를 (2ⁿ-1)-(원하는 카운트값)이라는 값으로 나타내어 비교 신호(INIT〈0:n〉)의 초기값 설정 이후에 카운트 신호(CNT〈0:n〉)의 모든값이 '1'이 되면 검출신호(EQUAL)가 특정값으로 발생된다.

즉, 일반적인 카운트 회로는 "0" 부터 카운트를 시작하지만, 본 발명의 카운터 회로는 카운트 신호(CNT〈0:n〉)의 초기값을 비교신호(INIT〈0:n〉)의 값으로 카운트를 시작하여 카운트 신호(CNT〈0:n〉)의 모든 비트가 '1'이 되면 검출 신호(EQUAL)가 비로소 '1'이 되도록 동작한다. 예를들어, 4비트 카운터 회로에서 원하는 카운트 횟수가 3일 경우, 비교신호(INIT〈0:3〉)의 값은 (2⁴-1)- 3 즉, '1100'이 되며, 카운트 신호(CNT〈0:3〉)의 초기값 '1100' 부터 카운트를 시작하여 '1101','1110','1111' 의 3번의 카운트 만으로도 특정 검출신호(EQUAL) '1'을 출력 할 수 있다.

도 4는 본 발명의 일 실시예에 따른 검출 신호 생성부(200)의 구성을 나타낸 도면이다.

도 4에 도시된 바와같이, 비교신호 INIT〈0:3〉가 4비트 카운터부에 입력되어 카운트 신호(CNT〈0:3〉)가 출력된다. 출력된 카운트 신호(CNT〈0:3〉)는 CNT〈0〉, CNT〈1〉, CNT〈2〉및 CNT〈3〉신호로 카운트 되어 나타내어진다. 다음으로, CNT〈0〉과 CNT〈2〉는 제 3 NAND 게이트(N3)에 입력되어지고 CNT〈1〉과 CNT〈3〉은 제 4 낸드 게이트(N4)에 입력 되어진다.

상기 제 3 NAND 게이트(N3)과 제 4 NAND 게이트(N4)는 제 2 NOR 게이트(NR2)에 입력되어 검출 신호(EQUAL)를 출력한다. 카운트 신호(CNT〈0:n〉)의 최하위 비트(LSB) 신호인 CNT〈0〉가 "0"에서 "1"로 천이될 때(예 '1110'→'1111'), 검출 신호(EQUAL)를 생성한다.

본 발명에서는 4 비트 카운터 회로 검출 신호 생성부(200)를 낸드(NAND) 게이트 2개와 노어(NOR) 게이트 1개로 구성한다. 일반적인 비교기를 통해 검출 신호(EQUAL)를 생성하는 도 2에 도시된 4비트 카운터 회로와 비교해 볼때, 배타적 오어(XOR) 게이트 4개가 감소 하였음을 알 수 있다.

따라서, 본 발명은 카운터부(100)의 출력신호인 카운트 신호(CNT〈0:n〉)의 출력만으로 검출신호(EQUAL)를 생성하므로 카운터 회로의 구조가 간단해 질 수 있으며, 또한, 비교신호(INIT〈0:n〉)에 따라서 검출신호 발생의 타이밍이 달라졌던 종래의 문제점을 해결할 수가 있다.

또한, 회로의 집적도 향상으로 상대적으로 적은 전력 및 적은 면적에서 카운 터 회로를 구현 할 수 있다.

이상, 본 발명에 대하여 그 바람직한 실시 예를들어 설명하였지만, 본 발명은 이에 의해 제한되는 것은 아니고 본 발명이 속하는 기술분야에서 통상의 지식을 가진자는 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다.

도 1은 일반적인 n 비트 카운터 회로의 구성도,

도 2는 일반적인 4 비트 카운터인 경우를 예로 구현한 구성도,

도 3은 본 발명의 일 실시예에 따른 n 비트 카운터 회로의 블럭도, 및

도 4는 본 발명의 일 실시예에 따른 검출 신호 생성부의 구성을 나타낸 도면이다.

〈도면의 주요부분에 대한 부호의 설명〉

100 : 카운터부 200 : 검출 신호 생성부

Claims (4)

1. 입력신호 및 기 설정된 비교 신호에 응답하여 카운트 신호를 생성하는 카운터부; 및

   상기 카운트 신호를 이용하여 카운트 종료 여부를 나타내는 검출 신호를 생성하는 검출 신호 생성부를 포함하는 반도체 메모리 장치의 카운터 회로.
2. 제 1 항에 있어서,

   상기 검출 신호 생성부는 AND 연산과정으로 논리조합되는 논리 게이트로 구성되는 것을 특징으로 하는 반도체 메모리 장치의 카운터 회로.
3. 제 1 항에 있어서,

   상기 기 설정된 비교 신호는 (2ⁿ-1)-(원하는 카운트 값)을 이진수로 나타내는 비트 신호인 것을 특징으로 하는 반도체 메모리 장치의 카운터 회로(n은 상기 카운트 신호의 비트수).
4. 제 1 항에 있어서,

   상기 기 설정된 비교 신호는, 상기 카운트 신호의 초기값인 것을 특징으로 하는 반도체 메모리 장치의 카운터 회로.

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