KR20100098654A

KR20100098654A - 개선된 과전류 클리핑 시스템 및 방법

Info

Publication number: KR20100098654A
Application number: KR1020107013883A
Authority: KR
Inventors: 마이클 에이. 코스트
Original assignee: 인터실 아메리카스 인코포레이티드
Priority date: 2007-12-31
Filing date: 2008-12-30
Publication date: 2010-09-08
Also published as: WO2009088886A3; US20090169022A1; US8081028B2; TWI474612B; US8437478B2; US20120044018A1; TW200945768A; CN101911478A; CN101911478B; WO2009088886A2

Abstract

검출되는 과전류 조건에 반응하여 음성 신호를 클리핑하는 클립 레벨을 특정하기 위한 시스템들, 방법들 및 장치들을 포함하는, 증폭기들에서의 과전류 보호를 구현하는 시스템 및 방법들이 제공된다. 일 실시형태에서, 상기 클립 레벨은 상기 과전류 조건이 검출되는 동안 감소한다. 상기 과전류 조건이 더 이상 검출되지 않으면, 상기 클립 레벨은 상기 클립 레벨이 증가하기 전에 특정 기간 동안 유지된다. 과전류 조건이 더 이상 검출되지 않게 된 후에, 및 상기 클립 레벨이 상기 특정 기간 유지된 후에, 과전류 조건이 샘플에 대해 검출되지 않고 상기 클립 레벨이 특정한 최대 클립 레벨 이하인 경우에 상기 클립 레벨은 증가할 수 있다.

Description

개선된 과전류 클리핑 시스템 및 방법{SYSTEMS AND METHODS FOR IMPROVED OVER-CURRENT CLIPPING}

이 출원은 "개선된 과전류 클리핑 시스템 및 방법"이라고 명칭된 2008년 12월 30일 제출한 미국특허출원 제12/346,211호 및 2007년 12월 31일 제출한 미국특허출원 제61/018,301호의 우선권을 청구한다.

음성 증폭기들은 전형적으로 매우 낮은 전압 및/또는 전류를 가지는 입력 신호들을 수신하기 위해 및 일반적으로 아주 높은 전압 및/또는 전류를 가지는 대응 출력 신호들을 생성하기 위해 고안된다. 이들 높은 전압/전류는 확성기(loudspeaker)를 구동하는데 필요하며, 이로써 가청(audible) 신호를 생성하지만, 이는 또한 상기 확성기에 위험을 제공한다. 환언하자면, 전압/전류가 매우 높으면, 상기 확성기는 손상될 수 있다.

펄스폭 변조(PWM) 증폭기에서, 증폭기의 초과출력전류(과전류 조건 생성) 생성을 방지하는 것은 이것이 증폭기들의 출력 단계들 또는 상기 출력 단계들에 의해 구동되는 확성기들을 손상할 수 있기 때문에 최대의 치명적인 기능들 중의 하나이다. 증폭기들은 다양한 방식으로 과전류 조건을 회피할 수 있다. 아마도, 가장 수월한 해결책은 과전류 조건이 발생할 때마다 상기 시스템을 간단히 정지하는 것이다. 실제적인 측면에서 이러한 접근법은 전류가 손상 수준에 이르는 것을 방지하는 것이 효과적인 반면, 이는 허용가능한 해결책이 아닐 것이다. 예를 들어, 일부 음성 내용물들은 출력단들 또는 확성기들에 손상을 미치지 않는 단기간의 과전류 조건들을 야기할 것이다. 이러한 시나리오에서, 상기 시스템을 정지하는 것은 손상 조건을 회피하지만, 소망하지 않는 시스템의 음성 출력을 방해한다.

이전의 시스템들은 과전류 조건들에 반응하여 출력 신호 레벨을 클리핑함에 의해 출력단의 정지를 회피하는 것을 시도한다. 과전류 조건이 관찰될 때에, 내부 칩 레벨은 약간의 공칭 레벨(nominal level)로부터 그때 현존하는 증폭기의 출력 레벨로 변화할 수 있다. 과전류 조건이 지속하면, 클립 레벨은 출력 레벨을 더 감소시키고 따라서 출력 전류를 감소시키기 위해 계속 감소할 수 있다. 과전류 조건이 제거되면, 클립 레벨은 그것이 명복 레벨로 회귀할 때까지 감소할 것이다. 상기와 같은 이전 시스템들의 추가 세부사항들은 도 2 및 도 3과 관련하여 하기 기술된다.

상기 종래 시스템들은 가청 인공물로 결과하는 과전류 보호에서 진동에 취약하다. 큰 신호 레벨에 대해, 클립 레벨은 출력 레벨이 과전류 조건을 야기하고 이어서 상기 과전류 조건을 제거함에 따라, 계속해서 램프 업(ramp up) 및 램프 다운(ramp down)할 것이다. 이는 형편없는 음성 품질을 가지는 톱니모양 형상의 클리핑 반응을 결과한다. 따라서, 이러한 진동을 방지하기 위해 클리핑 반응의 개선이 바람직할 것이다.

본 발명의 다양한 실시형태들이 하기 기술된다. 하기 기술되는 실시형태들은 예시적이며 본 발명을 제한하는 것보다는 도시하는 것을 의도로 한다.

여기 기술된 바와 같이, 본 발명의 다양한 실시형태들은 간소하고 저비용인 전류감지기구를 사용하면서 증폭기들에서 과전류 보호를 구현하는 시스템 및 방법을 포함한다.

본 발명의 실시형태들은 증폭기들, 및 증폭기들의 사용 방법에 관한 것이다. 본 발명의 추가 실시형태들은 증폭기의 펄스폭 변조(PWM) 제어기에 관한 것이다. 본 발명의 추가 실시형태들은 하드-클리핑 유닛(hard-clipping unit)을 포함한 장치에 관한 것이다.

특정 실시형태들은 검출되는 과전류 조건에 반응하여 음성 신호를 클리핑하는 클립 레벨(clip level)을 특정하기 위해, 증폭기들을 사용하는 방법에 관한 것이다. 일부 실시형태들에서, 상기 클립 레벨은 과전류 조건이 검출되는 동안 감소한다. 더 상세하게는, 과전류 조건이 처음으로 검출될 때에, 바로 앞의 샘플(immediately preceding sample)이 클리핑되지 않은 경우, 상기 클립 레벨은 상기 음성 신호의 상기 바로 앞의 샘플 레벨로 설정된다(상기 클립 레벨은 상기 클립 레벨이 바로 앞의 샘플 레벨로 설정된 후에 임의로 감소를 나타낸다). 상기 바로 앞의 샘플이 클리핑된 경우, 상기 클립 레벨은 감소를 나타낸다. 이는 과전류 조건이 더 이상 검출되지 않을 때까지 뒤따른 샘플들에 대해 반복된다. 과전류 조건이 더 이상 검출되지 않게 되면, 클립 레벨은 상기 클립 레벨이 증가하기 전에 특정 기산 동안 유지된다. 일 실시형태에서, 클립 레벨이 증가하기 전에 상기 클립 레벨이 유지되는 특정 기간은 과전류 조건이 더 이상 검출되지 않을 때에 시작하며, N개의 바로 앞의 음성 신호 샘플(들)이 상기 클립 레벨로 클리핑하지 않을 때에 종료한다(N은 정수이거나 N≥1, 예를 들어 N = 1, 2 또는 3, 그러나 그에 제한되지 않는다). 과전류 조건이 더 이상 검출되지 않는 후에 및 클립 레벨이 특정 기간 동안 유지된 후에, 과전류 조건이 샘플에 대해 검출되지 않고 상기 클립 레벨이 특정한 최대 클립 레벨 이하인 경우, 상기 클립 레벨은 증가를 나타낸다.

이 요약은 본 발명의 모든 실시형태들을 요약하는 것을 의도로 하는 것은 아니다. 추가 및 대안적인 실시형태들, 추가 세부사항들과 특징들, 본 발명의 다양한 실시형태들의 측면들과 이점들이 하기 설명한 상세한 설명, 도면들 및 청구항들로부터 명백할 것이다.

본 발명의 실시형태들인, 일반적인 디지털 증폭기에 따르면, 더 상세하게는 간단하고 저비용인 전류감지기구를 사용하면서도 모든 디지털 증폭기들에서 과전류 보호를 구현할 수 있다.

도 1은 출력 단계 보호를 가지는 전형적인 D-클래스 증폭기의 기능적 블록도이다.
도 2는 예시적인 전류 제한 기술을 도시하는 흐름도이다.
도 3은 도 2의 기술을 사용하여 획득된 전류 제한을 도시하는 예시적인 파형 도이다.
도 4는 본 발명의 일 실시형태에 따른 전류 제한 기계장치의 동작을 도시하는 흐름도이다.
도 5는 도 4의 기술을 사용하여 획득된 전류 제한을 도시하는 예시적인 파형도이다.
도 6A 및 도 6B는 본 발명의 실시형태들에 따른 과전류 클리핑 기능을 위한 다양한 신호 흐름 배치를 도시하는 기능적 블록도이다.

일 실시형태에서, 디지털 펄스폭 변조(PWM) 증폭기는 증폭기의 출력에서의 전류를 모니터링하고, 상기 전류가 임계값 수준 이상이거나 이하인지를 표시하는 2진 신호(binary signal)를 생성하기 위해 간단하고 저비용인 감지기구를 활용하도록 설계된다. 이러한 2진 신호에 기반하여, 디지털 증폭기는 전형적인 아날로그 시스템에서 입력 신호가 클리핑을 에뮬레이팅(emulate)하도록 클리핑 레벨을 설정한다.

이러한 실시형태에서, 상기 증폭기는 PWM 제어기, 출력단, 및 적어도 하나의 센서를 구비한다. 상기 PWM 제어기는 음성 입력 신호를 수신하고, 상기 음성 입력 신호에 기반하여 PWM 출력 신호를 생성하도록 구성된다. 상기 PWM 출력 신호는 한 쌍의 고전압전력 FET들을 구동하기 위해 출력단에 제공된다. 이들 FET는 확성기와 같은 부하에 적용되는 아날로그 출력 신호를 생성하는데 사용된다.

상기 센서들은 상기 출력단에 결합되어 상기 FET를 통과하는 전류를 감지하도록 구성된다. 상기 센서들은 상기 출력단에 과전류 조건이 있는지 여부를 판별하기 위해 감지된 전류를 임계값에 비교한다. 상기 센서들은 과전류 조건이 존재하는지 여부를 표시하는 과전류 신호를 생성한다. 이러한 과전류 신호는 PWM 제어기로 제공된다.

상기 PWM 제어기는 과전류 조건이 출력단에 존재하는지 여부를 판별하기 위해 과전류 신호를 모니터링하도록 구성된다. 과전류 조건의 검출에 반응하여, PWM 제어기는 클립 레벨을 설정하고 음성 신호를 클리핑하여 PWM 출력 신호들을 감소시키고 FET들을 통하는 대응 전류를 감소시킨다. 상기 PWM 제어기는 클립 레벨을 조정하고, 과전류 조건이 제거될 때까지(즉, 더 이상 검출되지 않는다) 상기 레벨의 감소를 나타낸다. 이러한 클립 레벨은 음성 신호 파형이 상기 클립 레벨 이하로 강하될 때까지 유지되며, 클리핑이 특정 기간 동안 중단된다. 클리핑이 특정 기간 동안 중단된 후에, 클립 레벨은 점진적으로 증가하며 궁극적으로 그의 최대 레벨로 돌아갈 수 있다.

도 1은 과전류 감지를 가지는 PWM 증폭기(102)의 요소들을 도시하는 블록도를 포함한다. PWM 제어기(110)는 전형적으로 입/출력(I/O) 인터페이스들(112), 신호 처리용 디지털 신호 처리기(DSP) 코어(core)(111), 및 PWM 엔진(120)을 포함한 모놀리식 집적회로장치이다.

I/Q 인터페이스(112)는 전형적으로 44.1 kHz, 48 kHz, 96 kHz, 또는 192 kHz와 같은 음성 샘플속도(sample rates)에서 펄스 코드 변조된(PCM) 음성을 수신한다. 이는 전형적으로 S/PDIF, I2S, 또는 HDA와 같은 다양한 음성 입력 포맷들을 지지할 것이다. DSP 코어(111)는 크로스오버, 톤 조절, 또는 등화기와 같은 신호 처리 효과를 실행하며, 결과한 음성 신호를 PWM 엔진(120)으로 전달한다. PWM 엔진은 추가적인 신호 처리 및 PCM-PWM 변환을 실행할 것이다.

PWM 엔진은 보간기 블록(121), 비선형 보정 블록(122), 소음 정형기(123), 및 변조기(124)를 포함한다. 상기 보간기 블록은 전형적으로 48 kHz의 DSP 샘플속도로부터 전형적으로 384 kHz의 PWM 전환속도에 이르러 상기 DSP 코어로부터 수신된 음성을 업샘플링(upsample)한다. 그때 음성은 비선형 보정 블록으로 전달된다. 상기 비선형 보정 블록은 PCM-PWM 변환에 의해 생성되는 비선형 인공물을 대략 보정하는 디지털 음성 신호로 사전 보정을 적용한다. 상기 사전보정 디지털 음성은 그때 소음 정형기에서 소음 정형된다. 소음 정형기는 전형적으로 24 비트의 PCM 디지털 음성 샘플을 10 비트의 PCM 음성 샘플로 양자화하며, 전형적으로 DC인 음성 대역 내부의 양자화 잡음을 20 kHz 또는 40 kHz로 줄이기 위해 소음 정형 기술을 사용한다. 변조기 블록은 10 비트의 디지털 음성 상에 PCM-PWM 변환을 수행하며 디지털 PWM 출력 신호들을 생성한다.

PWM 출력 신호들은 고전압전력 FET들(130,131)을 포함하는 출력단을 구동하기 위해 사용된다. 고전압전력 FET들의 출력은 스위칭 캐리어(switching carrier)를 제거하기 위해 LC 필터(140)에 의해 필터링된다. 필터(140)는 증폭기(102)의 일부이거나 또는 상기 증폭기의 외부에 있을 수 있다. FET들의 필터링된 출력된 다음으로 부하(150)에 인가된다. 이러한 부하는 전형적으로 상기 FET들의 필터링된 출력을 가청 신호로 변환하는 확성기이다. 도 1에 도시된 상이한 출력단들 및 필터들이 사용될 수 있다.

과전류 보호가 또한, 도 1에 도시된다. 전형적으로 0.047 옴의 작은 값의 저항기들(160,161)은 전력 FET들(130,131)로의 전력 공급들과 직렬로 배치된다. 상기 저항기를 가로지르는 전압 강하는 전류에 비례하며 2진 신호, OCError를 생성하는 전류감지블록(170)에 의해 측정된다. 상기 전류감지블록(170)은 증폭기(102)의 일부이거나, 상기 증폭기의 외부에 있을 수 있다. OCError는 감지 저항기를 가로지르는 전압이 일정 임계값을 초과할 때에 가정된다. 본 기술분야의 당업자는 이것이 PWM 출력단에서 전류를 검출하는 다수의 가능한 방법들 중의 하나이며, 전류가 소정의 임계값을 초과하였음을 나타내는 2진 오류 신호를 생성하는 것을 인지할 것이다.

일부 선행 시스템들은 고 전류조건 하에 최대 출력을 감소시키기 위해 PWM 엔진에 가변성 클립 레벨을 가지는 클리퍼(clipper)를 도입함에 의해 부하로의 전류 제한을 시도하였다. 예를 들어, 도 2는 참조로 여기 병합된 미국특허 제7,286,010호의 도 3B에 도시된 것과 유사한 알고리즘을 도시하는 흐름도를 포함한다.

클리퍼는 전체 진폭 출력 신호를 허용하는 최대 레벨에서 시작한다. 전형적으로 2.6 마이크로초의 PWM 샘플기간마다(384 kHz 샘플속도에서), 클립 레벨은 도 2에 도시된 바와 같이 갱신된다. 과전류 신호가 가정되는 경우(210), 시스템은 이전의 PWM 샘플이 클리핑되었는지 판별한다(240). 이전의 음성 입력 샘플이 클리핑되지 않았던 경우(240), 클립 레벨은 이전의 PWM 출력 샘플 레벨로 설정되며(250), 그리고 나서 클립 레벨은 이러한 이전의 PWM 출력 샘플 레벨로부터 감소를 나타낸다(260). 이전의 PWM 샘플이 클리핑되었던 경우, 클리핑 레벨은 이전의 PWM 샘플의 클립 레벨로부터 감소를 나타낸다(260). 과전류 신호가 가정되지 않은 경우(210), 클립 레벨은 그것이 최대 레벨에 있는지 여부를 판별하기 위해 점검된다(220). 클립 레벨이 최대 레벨에 있는 경우(220), 더 이상 행해지는 것이 없다. 클립 레벨이 최대 레벨에 있지 않은 경우(220), 클립 레벨은 증가를 나타낸다(230).

음성 신호 및 클립 레벨에 대한 여기 참조들은 그들의 대응하는 매그니튜드(magnitudes) 또는 절대값들에 대하여 이루어진다는 것을 알아야한다. 클립 레벨이 그의 최대 레벨에 있는 경우, 음성 신호는 그의 전체 양의 진폭(positive amplitude)으로부터 그의 전체 음의 진폭(negative amplitude)으로 다양할 수 있다. 클립 레벨이 "감소를 나타내고" 음성 신호가 클리핑되는 경우, 상기 음성 신호는 그의 양 및 음의 진폭 모두에서 제한된다.

도 2의 기술을 적용함에 의해 생성되는 예시적인 파형도가 도 3에 도시된다. 이러한 도에서, 삼각파형 전압(320)이 출력에 적용된다. 상기 파형이 일정 전압을 초과할 때에, 감지 저항기를 가로지르는 전류는 OCError 신호(340)가 가정되게 한다. 클립 레벨(310)은 전류를 제한하기 위해 이전의 출력 레벨로 감소한다. 오류 조건이 지속하는 동안, 클립 레벨은 점진적으로 감소한다. OCError 신호가 가정되지 않은 경우, 클립 레벨은 도 2와 관련하여 기술된 알고리즘에 따라 증가한다. 비교를 위해, 클리핑되지 않은 삼각파형(330)이 도시된다. 선행기술의 알고리즘은 의도된 파형의 톱니형(jagged) 클리핑을 생성하는 클리퍼의 진동 동작을 결과한다. 이러한 톱니형 클리핑은 듣는 사람에게 불쾌한 거친 음성 인공물로 결과할 수 있다.

하기 기술되는 본 발명의 특정 실시형태들은 클리퍼가 출력 신호를 클리핑하는 동안 클립 레벨을 증가시키지 않음으로써, 더 일반적으로는 상기 클립 레벨이 증가되기 전에, 과전류 조건이 더 이상 검출되지 않으면 특정 기간 동안 상기 클립 레벨을 유지함으로써 이러한 톱니형 클리핑 결과를 회피한다. 상기와 같은 실시형태들은 도 4의 흐름도와 관련하여 요약된다. 클리퍼는 전체 진폭의 출력 신호를 허용하는 최대 레벨에서 시작한다. 전형적으로, 384 kHz 샘플속도에서의 2.6 마이크로초의 PWM 샘플기간마다, 클립 레벨은 갱신된다. 클립 레벨의 갱신은 상기 클립 레벨의 유지, 증가(예, 증분), 또는 감소(소모)를 포함할 수 있다.

도 4를 참조하면, 단계(410)에서, 과전류 표시기 신호(예, OCError)가 가정되었는지 여부의, 더 일반적으로는, 과전류 조건이 검출되는지 여부의 판별이 있다. 과전류 조건이 검출된 경우, 그때 단계(440)에서 바로 앞의 샘플이 클리핑되었는지 여부의 판별이 있다. 상기 바로 앞의 샘플이 클리핑되지 않았던 경우(예를 들어, 단계(440)의 판별에 대한 응답이 No인 경우), 그때 단계(450)에서 클립 레벨은 바로 앞선 샘플의 레벨로 설정된다. 그 이후에, 경로(454)가 뒤따를 수 있다. 대안적으로, 경로(456)가 뒤따를 수 있으며, 이 경우, 클립 레벨을 바로 앞선 샘플의 레벨로 설정한 후에, 상기 클립 레벨은 단계(410)에서 과전류 조건에 대한 또 다른 점검 전에 단계(460)에서 감소를 나타낸다. 단계(440)에서 바로 앞의 샘플 샘플이 클리핑되었다고 판별되는 경우(즉, 단계(440)의 판별에 응답이 Yes인 경우), 그때 단계(460)에서 클립 레벨은 감소를 나타낸다. 단계(450) 및 단계(460)로부터 결과한 클립 레벨은 따라서 본 샘플을 클리핑하는데 사용될 수 있다.

단계(410)에서 과전류 조건이 검출되지 않았다는 판별이 있는 경우(예를 들어 과전류 표시기 신호가 가정되지 않기 때문에), 그때 단계(470)에서 N이 1 이상의 정수인, N개의 상기 바로 앞의 샘플(들) 중의 어느 것이 클리핑되었는지 여부의 판별이 있다. 단계(470)에서, 상기 바로 앞의 N 샘플들 중의 적어도 하나가 클리핑되었다는 판별이 있는 경우, 그때 클립 레벨은 과전류 조건이 다음 샘플에 대해 검출되는지 여부의 또 다른 판별(단계(410)에서) 전에 조정되지 않는다. 단계(470)에서 상기 N개의 바로 앞의 샘플들 중에서 클리핑된 것이 없다는 판별이 있으면, 그때 단계(420)에서 클립 레벨이 최대값 이하인지 여부의 판별이 있다. 단계(420)에서, 클립 레벨이 최대값 이하라고 판별되는 경우, 그때 단계(430)에서 클립 레벨은 증가를 나타낸다. 단계(420)에서 클립 레벨이 최대값 이하가 아니라고 판별되는 경우(즉, 상기 클립 레벨은 이미 최대값에 있다), 그때 클립 레벨은 증가를 나타내지 않는다. 요약하자면, 과전류 조건이 더 이상 검출되지 않으면, 클립 레벨이 증가하기 전에, 단계들(410,470)은 집합적으로 특정 기간 동안 상기 클립 레벨을 유지하게끔 한다. 일 실시형태에서, 클립 레벨이 증가하기 전에 상기 클립 레벨을 유지하는 특정 기간은 과전류 조건이 더 이상 검출되지 않을 때에 시작하여, N개의 바로 앞의 샘플(들) 각각이 상기 클립 레벨로 클리핑되지 않을 때에 종료한다(여기서 N은 정수이며, N≥1이다). 더 높은 N이 설정되며, 클립 레벨은 증가하기 전에 상기 클립 레벨은 더 이상 유지되지 않는다. N의 값은 고정되거나 미리 정의되거나 또는 프로그램될 수 있다.

클립 레벨이 단계(460)에서 감소를 나타내는 양은, 상기 클립 레벨이 단계(430)에서 증가를 나타내는 양과 같거나 또는 다를 수 있다. 상기 클립 레벨이 감소를 나타내며 증가를 나타내는 양은 예를 들어, 고정된 매그니튜드, 고정된 백분율(예, 본 클립 레벨의 5%), 현재 클리핑 값(clip value)의 선형 함수인 매그니튜드들, 또는 사전설정된 클리핑 값의 지수 함수인 매그니튜드들이지만, 그에 제한되지 않는다.

도 4의 프로세스를 적용함에 의해 생성된 예시적인 파형도는 도 5에 도시된다. 도 5에서 삼각파형 전압(520)이 출력에 적용된다. 파형이 일정 전압을 초과할 때에, 감지 저항기를 가로지르는 전류(예, 도 1의 160 및/또는 161)는 OCError 신호(540)(또는 대안적인 과전류 표시기 신호)가 가정되게끔 한다. 클립 레벨(510)은 바로 앞의 샘플 레벨로 감소하며 이로써 전류를 제한한다. 과전류 조건이 지속하는 한편, 클립 레벨은 점진적으로 감소한다. OCError 신호가 가정되지 않을 때에, 또는 더 일반적으로 과전류 조건이 더 이상 검출되지 않을 때에, 출력이 클리핑되는 한(가능하게는 더 길게), 도 2 및 도 3과 관련하여 기술된 기술에서와 같이 클립 레벨을 증가시키기보다는, 상기 클립 레벨은 일정하게 유지된다. 결과로서, 출력 파형의 진폭은 증가하지 않으며, OCError 임계값은 다시금 초과하지 않는다. 클리핑이 계속되는 동안, OCError 신호는 진동하지 않는다. 입력 파형 레벨이 적어도 하나의 특정 기간(예를 들어 N개의 샘플들을 대한) 동안 클립 레벨 이하인 후에, 상기 클립 레벨은 점진적으로 증가하며, 상기 클립 레벨이 시스템을 궁극적으로 그의 명목 상태로 회귀하게끔 한다. 비교를 위해, 클리핑되지 않은 삼각파형(530)이 도시된다. 상기와 같은 실시형태들은 확성기에 제공되는 음성 인공물을 감소시키는 거친 클리핑 동작을 더 적게 생성한다.

특정 실시형태들에 의하여, 상기 클리핑 기능은 PWM 엔진(120)에서 구현된다. 특정한 설계기준이 실행 비용과 의도한 효율성 간의 협정을 결과할 수 있음에도, 실행되는 클리핑과 최종 변조된 PWM 출력 사이의 지연을 감소시키는 것이 바람직하다. 두 개의 가능한 실행 위치들이 도 6A 및 도 6B에 도시된다.

도 6A의 실시형태에서, PWM 엔진(610)은 PWM 엔진의 입력과 그의 출력 사이의 음성 신호 경로에서 보간기(611), 비선형 보정부(612), 소음 정형기(613), 및 변조기(614)를 포함한다. 클리핑 기능은 PWM 엔진 신호 흐름에 있어서 비선형 보정부(612)와 소음 정형기(613) 사이에 삽입되는 과전류 하드 클리퍼 블록(hard clipper block)(615)에서 실행된다. 이는 전형적으로 24 내지 28 비트의 고 분해능에서 클리핑 레벨을 연산하는 이점을 가지지만, 상기 소음 정형기가 최종 신호 레벨을 변경할 수 있는 단점을 가진다. 과전류 하드 클리퍼 블록(615)의 예시적인 세부사항들이 미국특허 제7,286,010호의 도 5와 관련하여 기술 및 도시되며, 이 미국특허는 참조로 여기서 병합되었다.

도 6B의 실시형태에서, PWM 엔진(620)은 또한 보간기(621), 비선형 보정부(622), 소음 정형기(623), 및 변조기(624)를 포함한다. 클리핑 기능은 상기 PWM 엔진 신호 흐름에서 소음 정형기(623)와 변조기(624) 사이에 배치된, 과전류 하드 클리퍼 블록(625)에서 실행된다. 이러한 배치는 전형적으로 10 비트의 저 분해능에서 클립 레벨을 연산하는 불이점을 가지지만, 최종적인 신호 레벨에 영향을 미치는 추가적인 신호 처리를 가지지 않는다는 이점을 가진다. 본 기술분야의 당업자는 이들이 클리핑 기능을 실행하기 위한 두 개의 예시적인 위치들이며, 상기 클리핑 기능은 본 발명의 범위 내에 있는 다수의 다른 가능한 위치들에서 실행될 수 있다는 것을 인정할 것이다.

본 기술분야의 당업자는 정보 및 신호들이 각종의 상이한 기술들 및 기법들을 사용하여 나타내어질 수 있다는 것을 이해할 것이다. 예를 들어, 전술한 기재에 언급되는 신호들은 전압, 전류, 전자기파, 자계 등에 의해 나타내어질 수 있다. 상기 정보 및 신호는 와이어, 금속 트레이스, 바이어스, 광섬유 등을 포함한 임의의 적절한 운송 매체를 사용하여 개시된 시스템들의 구성요소들 사이에 통신될 수 있다.

본 기술분야의 당업자는 여기 개시된 실시형태들과 관련하여 기술된 다양한 예시적인 논리 블록들, 모듈들, 회로들, 및 알고리즘 단계들은 전자 하드웨어, 컴퓨터 소프트웨어(펌웨어를 포함한), 또는 그의 조합으로서 실현될 수 있다.

이러한 하드웨어와 소프트웨어의 교환성을 명확하게 설명하기 위해, 다양한 예시적인 구성요소들, 블록들, 모듈들, 회로들 및 단계들이 그들의 기능성에 관하여 일반적으로 기술되었다. 상기와 같은 기능성이 하드웨어로서 또는 소프트웨어로서 실행되는가 여부는 특정 애플리케이션 및 전체 시스템에 부과된 설계 제약에 따라 달라진다. 본 기술분야의 당업자는 각각의 특정 애플리케이션에 대해 다양한 방법들로 상기 기술한 기능성들을 실행할 수 있지만, 상기 실행은 본 발명의 범위 내에 있는 것으로서 해석되어야만 한다.

여기 개시된 실시형태들과 관련하여 기술된 다양한 예시적인 논리 블록들, 모듈들, 및 회로들은 여기 기술된 기능들을 수행하기 위해 설계된 응용 주문형 집적 회로(ASIC)들, 전계-프로그램가능 게이트어레이(FPGA)들, 범용 프로세서들, 디지털 신호 프로세서(DSP)들 또는 다른 논리 장치들, 개별 게이트(discrete gate)들 또는 트랜지스터 로직, 개별 하드웨어 구성요소들, 또는 그의 조합으로 실행 또는 수행될 수 있다.

여기 개시된 실시형태들과 관련하여 기술된 방법들 또는 알고리즘들의 단계들은 직접적으로 하드웨어로, 프로세서에 의해 실행되는 소프트웨어 또는 펌웨어(프로그램 명령어)로, 또는 두 개의 조합으로 구현될 수 있다. 소프트웨어는 RAM 메모리, 플래시 메모리, ROM 메모리, EPROM 메모리, EEPROM 메모리, 레지스터들, 또는 임의의 다른 적절한 저장 매체에 속할 수 있다.

본 발명에 의해 제공될 수 있는 다양한 이익들 및 이점들의 일부는 특정 실시형태들과 관련하여 상기 기술되었다. 이들 이익 및 이점, 및 그들을 발생시키거나 더욱 표명하는 어떤 요소들 또는 제한들도 청구항의 결정적인, 필요한 필수 특징으로서 해석되어서는 아니 된다. 여기 사용된 것으로서, 용어들 "포함한다", "포함하는 " 또는 그의 다른 변형들은 상기 용어들을 따르는 요소들 또는 제한들을 포함하는 비-배타적인 것으로서 해석되는 것을 의도로 한다. 이에 따라, 한 세트의 요소들을 포함하는 시스템, 방법, 또는 다른 실시형태는 단지 저들 요소에 제한되는 것이 아니며, 제시된 실시형태에 명백히 열거되거나 또는 그에 내재하는 것이 아닌 다른 요소들을 포함할 수 있다.

본 발명의 실시형태들이 다양한 변형들 및 대안적인 형태의 대상이 되는 한편, 그의 특정 실시형태들은 도면 및 동반하는 상세한 설명의 실시예 방법으로서 도시되었다. 그러나, 상기 도면 및 상세한 설명은 기술된 특정 실시형태들에 본 발명을 제한하는 것을 의도하지 않는다는 것을 이해해야 한다. 이러한 개시는 대신에 첨부 청구항에 정의되는 것으로서 본 발명의 범위 내에 있는 모든 변형들, 균등물들 및 대안들을 포함하는 것을 의도로 한다.

본 발명의 실시형태들이 특정 실시형태들과 관련하여 기술되었지만, 상기 실시형태들은 예시적이며, 본 발명의 범위는 이들 실시형태들에 제한되는 것이 아닌 것을 이해해야만 한다. 상기 기술한 실시형태들에 대한 다수의 변화, 변형, 부가 및 개선은 다음 청구항 내에서 상세하게 설명되는 것으로서 본 발명의 범위 내에 있다,

102: PWM 증폭기
110: PWM 제어기
120: PWM 엔진
121: 보간기 블록
122: 비선형 보정 블록
123: 소음 정형기
124: 변조기

Claims

증폭기와 사용하기 위하여 검출되는 과전류 조건에 반응하여 음성 신호를 클리핑하는 클립 레벨의 특정 방법으로서,
상기 과전류 조건이 검출되는 동안 상기 클립 레벨을 감소시키는 단계와,
상기 과전류 조건이 더 이상 검출되지 않으면, 상기 클립 레벨이 증가하기 전에, 특정 기간 동안 상기 클립 레벨을 유지하는 단계를 포함하는 것을 특징으로 하는 증폭기와 사용하기 위하여 검출되는 과전류 조건에 반응하여 음성 신호를 클리핑하는 클립 레벨의 특정 방법.
제 1항에 있어서,
상기 음성 신호는 복수의 샘플들을 포함한 디지털 신호를 포함하며,
상기 샘플들의 각각에 대하여 과전류 조건이 검출되는지 여부가 판별되며,
상기 클립 레벨이 증가하기 전에 상기 클립 레벨이 유지되는 상기 특정 기간은,
상기 과전류 조건이 더 이상 검출되지 않을 때에 시작하며,
N은 정수 및 N≥1인, N개의 바로 앞의 샘플(들)의 각각이 상기 클립 레벨로 클리핑되지 않을 때에 종료하는 것을 특징으로 하는 클립 레벨의 특정 방법.
제 2항에 있어서,
N=1인 것을 특징으로 하는 클립 레벨의 특정 방법.
제 2항에 있어서,
N≥2인 것을 특징으로 하는 클립 레벨의 특정 방법.
제 2항에 있어서,
과전류 조건이 더 이상 검출되지 않은 후에, 및 상기 클립 레벨이 상기 특정 기간 동안 유지된 후에, 과전류 조건이 샘플에 대해 검출되지 않고 상기 클립 레벨이 특정한 최대 클립 레벨 이하인 경우, 상기 클립 레벨은 증가하는 것을 특징으로 하는 클립 레벨의 특정 방법.
제 1항에 있어서,
상기 음성 신호는 복수의 샘플들을 포함한 디지털 신호를 포함하며, 상기 샘플들의 각각에 대하여 과전류 조건이 검출되는지 여부가 판별되며, 처음으로 검출되는 과전류 조건에 반응하여, 바로 앞의 샘플이 클리핑되지 않은 경우, 상기 바로 앞의 샘플 레벨로 상기 클립 레벨을 설정하는 것을 특징으로 하는 클립 레벨의 특정 방법.
제 6항에 있어서,
상기 감소시키는 단계는, 상기 클립 레벨이 상기 바로 앞의 샘플 레벨로 설정된 후에, 상기 바로 앞의 샘플이 클리핑되지 않은 경우, 상기 클립 레벨을 감소시키는 것을 특징으로 하는 클립 레벨의 특정 방법.
제 6항에 있어서,
상기 감소시키는 단계는, 상기 바로 앞의 샘플이 클리핑되지 않은 경우, 상기 클립 레벨을 감소시키는 것을 특징으로 하는 클립 레벨의 특정 방법.
제 1항에 있어서,
부하를 구동하는데 사용될 아날로그 신호의 크기를 표시하는 크기를 가지며, 클리핑되거나 또는 클리핑될 수 없는 상기 음성 신호로부터 결과하는 출력 전류를 수신하며,
상기 출력 전류의 크기를 감지하며,
과전류 조건이 검출되는지 여부를 판별하기 위해 상기 감지된 크기를 임계값에 비교함에 의한 과전류 조건의 모니터링을 더 포함하는 것을 특징으로 하는 클립 레벨의 특정 방법.
제 9항에 있어서,
상기 감지된 크기가 상기 임계값보다 클 때에, 과전류 조건이 검출되는 것을 표시하기 위해 과전류 표시기 신호를 가정하며,
상기 감지된 크기가 상기 임계값 이하일 때에, 과전류 조건이 검출되지 않은 것을 표시하기 위해 상기 과전류 표시기 신호를 해제하는 것을 더 포함하는 것을 특징으로 하는 클립 레벨의 특정 방법.
음성 신호와 과전류 표시기 신호를 수신하고, 상기 과전류 표시기 신호에 의존하여 상기 음성 신호를 선택적으로 클리핑하도록 구성되는 하드-클리핑 유닛을 포함하며,
상기 과전류 표시기 신호가 과전류 조건이 검출되는 것을 표시하는 동안, 상기 클립 레벨은 감소하며,
과전류 조건이 검출되는 이후에, 상기 과전류 표시기 신호가 상기 과전류 조건이 더 이상 검출되지 않음을 표시하면, 상기 클립 레벨이 증가할 수 있기 전에 상기 클립 레벨은 특정 기간 동안 유지되는 것을 특징으로 하는 장치.
제 11항에 있어서,
상기 음성 신호는 복수의 샘플들을 포함한 디지털 신호를 포함하며,
상기 샘플들의 각각에 대하여 과전류 조건이 검출되는지 여부가 판별되며,
상기 클립 레벨이 증가할 수 있기 전에 상기 클립 레벨이 유지되는 상기 특정 기간은,
상기 과전류 조건이 더 이상 검출되지 않을 때에 시작하며,
N은 정수 및 N≥1인, N개의 바로 앞의 샘플(들)의 각각이 상기 클립 레벨로 클리핑되지 않을 때에 종료하는 것을 특징으로 하는 장치.
제 12항에 있어서,
과전류 조건이 더 이상 검출되지 않은 후에, 및 상기 클립 레벨이 상기 특정 기간 동안 유지된 후에, 과전류 조건이 샘플에 대해 검출되지 않고 상기 클립 레벨이 특정한 최대 클립 레벨 이하인 경우, 상기 클립 레벨은 증가하는 것을 특징으로 하는 장치.
제 12항에 있어서,
상기 과전류 표시기 신호가 과전류 조건이 처음으로 검출되는 것을 표시할 때에, 상기 바로 앞의 샘플이 클리핑되지 않은 경우, 상기 클립 레벨은 상기 바로 앞의 샘플 레벨로 설정되며,
상기 바로 앞의 샘플이 클리핑된 경우, 상기 클립 레벨은 감소를 나타내는 것을 특징으로 하는 장치.
디지털 음성 증폭기 시스템으로서,
복수의 샘플들을 포함한 디지털 음성 신호에 기반하여 PWM 출력 신호들을 생성하도록 구성된 펄스폭 변조(PWM) 제어기와,
상기 PWM 제어기로부터 상기 PWM 출력 신호들을 수신하고, 아날로그 출력 신호를 생성하도록 구성된 출력단과,
상기 출력단의 전류를 감지하고, 상기 샘플들의 각각에 대해 과전류 조건이 상기 출력단에 존재하는지 여부를 표시하는 과전류 표시기 신호를 생성하도록 구성되는 적어도 하나의 센서를 포함하며,
상기 PWM 제어기는 또한,
상기 과전류 표시기 신호를 수신하고, 그에 기반하여 과전류 조건이 상기 출력단에 존재할 때를 검출하며,
과전류 조건이 상기 출력단에 존재할 동안, 상기 음성 신호의 하나 이상의 샘플들을 클립 레벨로 클리핑하며,
과전류 조건이 상기 출력단에 존재할 동안, 상기 클립 레벨을 감소시키며,
상기 출력단에 존재한 과전류 조건이 더 이상 존재하지 않게 된 후에, 상기 클립 레벨이 증가하기 전에 특정 기간 동안 상기 클립 레벨을 유지하는 것을 특징으로 하는 장치.
제 15항에 있어서,
상기 클립 레벨이 증가하기 전에 상기 클립 레벨이 유지되는 상기 특정 기간은,
상기 과전류 표시기 신호가 과전류 조건이 더 이상 존재하지 않음을 표시할 때 시작하며,
N은 정수 및 N≥1인, N개의 바로 앞의 샘플(들)의 각각이 상기 클립 레벨로 클리핑되지 않을 때 종료하는 것을 특징으로 하는 장치.
제 15항에 있어서,
과전류 조건이 존재하는 동안, 상기 PWM 제어기는,
바로 앞의 샘플이 클리핑되지 않은 경우, 상기 클립 레벨을 상기 바로 앞의 샘플 레벨로 설정하며,
상기 바로 앞의 샘플이 클리핑된 경우, 상기 클립 레벨을 감소시키도록 구성되는 것을 특징으로 하는 장치.
제 15항에 있어서,
상기 PWM 제어기는, 과전류 조건이 더 이상 검출되지 않은 후에, 및 상기 클립 레벨이 상기 특정 기간 동안 유지된 후에, 과전류 조건이 샘플에 대해 검출되지 않고 상기 클립 레벨이 특정한 최대 클립 레벨 이하인 경우, 상기 클립 레벨을 증가시키도록 구성되는 것을 특징으로 하는 장치.
제 15항에 있어서,
상기 PWM 제어기는 변조기를 포함하며, 상기 PWM 제어기는 상기 PWM 제어기의 음성 신호 경로에서 상기 변조기 이전에 상기 음성 신호를 클리핑하는 것을 특징으로 하는 장치.
상기 PWM 제어기는 또한, 상기 PWM 제어기의 음성 신호 경로에서 상기 변조기를 각각 앞서는 보간기, 비선형 보정부, 소음 정형기를 포함하며, 상기 PWM 제어기는 상기 PWM 제어기의 음성 신호 경로에서 적어도 상기 보간기와 상기 비선형 보정부에 뒤따르는 상기 음성 신호를 클리핑하는 것을 특징으로 하는 장치.