KR20100095975A - 반도체 발광소자 및 그 제조방법 - Google Patents

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Abstract

실시 예는 반도체 발광소자 및 그 제조방법에 관한 것이다.
실시 예에 따른 반도체 발광소자는 다수의 3족-5족 화합물 반도체층을 포함하는 발광 구조물; 상기 발광 구조물 아래에 제2전극층; 상기 제2전극층 아래에 상기 화합물 반도체의 열 팽창계수와 5이하의 차이를 갖는 전도성 지지부재를 포함한다.
반도체, 발광소자, 지지부재, 열 팽창계수

Description

반도체 발광소자 및 그 제조방법{Semiconductor light emitting device and fabrication method thereof}
실시 예는 반도체 발광소자 및 그 제조방법에 관한 것이다.
Ⅲ-Ⅴ족 질화물 반도체(group Ⅲ-Ⅴ nitride semiconductor)는 물리적, 화학적 특성으로 인해 발광 다이오드(LED) 또는 레이저 다이오드(LD) 등의 발광 소자의 핵심 소재로 각광을 받고 있다. Ⅲ-Ⅴ족 질화물 반도체는 통상 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질로 이루어져 있다.
발광 다이오드(Light Emitting Diode : LED)는 화합물 반도체의 특성을 이용하여 전기를 적외선 또는 빛으로 변환시켜서 신호를 주고 받거나, 광원으로 사용되는 반도체 소자의 일종이다.
이러한 질화물 반도체 재료를 이용한 LED 혹은 LD의 광을 얻기 위한 발광 소자에 많이 사용되고 있으며, 핸드폰의 키패드 발광부, 전광판, 조명 장치 등 각종 제품의 광원으로 응용되고 있다.
실시 예는 열팽창계수가 낮은 전도성 지지부재를 포함하는 반도체 발광소자 및 그 제조방법을 제공한다.
실시 예는 발광 구조물 아래에 질화물 반도체와 열 팽차계수의 차이가 임계 범위 내의 있는 전도성 지지부재를 포함하는 반도체 발광소자 및 그 제조방법을 제공한다.
실시 예에 따른 반도체 발광소자는 다수의 3족-5족 화합물 반도체층을 포함하는 발광 구조물; 상기 발광 구조물 아래에 제2전극층; 상기 제2전극층 아래에 상기 화합물 반도체의 열 팽창계수와 5이하의 차이를 갖는 전도성 지지부재를 포함한다.
실시 예에 따른 반도체 발광소자 제조방법은, 기판 위에 다수의 3족-5족 화합물 반도체층을 포함하는 발광 구조물을 형성하는 단계; 상기 발광 구조물 위에 제2전극층을 형성하는 단계; 상기 제2전극층 위에 상기 화합물 반도체의 열 팽창계수와의 차이가 임계 범위 내에 있는 전도성 지지부재를 형성하는 단계; 상기 기판을 제거하는 단계; 상기 발광 구조물 아래에 제1전극을 형성하는 단계를 포함한다.
실시 예는 질화물 반도체와 지지부재 사이의 열팽창 계수 차이를 줄여 줌으로써, 반도체 발광소자의 신뢰성을 개선시켜 줄 수 있다.
실시 예는 질화물 반도체와의 열 팽창 계수의 차이가 임계 범위 내에 있는 지지부재로 지지해 줌으로써, 반도체 발광소자의 열적 안정성을 개선시켜 줄 수 있다.
이하, 첨부된 도면을 참조하여 실시 예를 설명하면 다음과 같다. 실시 예를 설명함에 있어서, 각 층의 위 또는 아래에 대한 설명은 도면을 기준으로 설명하며, 각 층의 두께는 일 예이며, 도면의 두께로 한정하지는 않는다. 또한 실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "위(on)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "위(on)"와 "아래(under)"는 "directly"와 "indirectly"의 의미를 모두 포함한다.
도 1은 제1실시 예에 따른 반도체 발광소자를 나타낸 단면도이다.
도 1을 참조하면, 반도체 발광소자(100)는 발광 구조물(140), 아이솔레이션층(151), 오믹층(153), 제2전극층(155), 전도성 지지부재(160)를 포함한다.
상기 발광 구조물(140)은 제 1도전형 반도체층(110), 활성층(120), 제 2도전형 반도체층(130)을 포함하며, 상기 제 1 및 제2도전형 반도체층(110,130) 사이에 활성층(120)이 개재된 구성이다.
상기 제 1도전형 반도체층(110)은 제1도전형 도펀트가 도핑된 적어도 하나의 반도체층으로 구현될 수 있으며, 상기 반도체층은 3족-5족 화합물 반도체이며 예컨대, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 중 적어도 하나로 형성될 수 있 다. 상기 제1도전형 반도체층(110)은 N형 반도체층인 경우, 상기 제1도전형 도펀트는 N형 도펀트가 되며, 상기 N형 도펀트는 Si, Ge, Sn, Se, Te 등을 포함한다.
상기 제1도전형 반도체층(110)의 하면에는 소정 패턴의 제1전극(170)이 형성된다. 상기 제1도전형 반도체층(110)의 하면 일부 또는 전 영역에는 러프니스가 형성될 수 있다.
상기 제 1도전형 반도체층(110) 위에는 상기 활성층(120)이 형성된다. 상기 활성층(120)은 단일 또는 다중 양자우물(MQW) 구조로 형성된다. 상기 활성층(120)은 3족-5족 화합물 반도체 재료를 이용하여 우물층과 장벽층의 주기를 형성되며, 예컨대, InGaN 우물층/GaN 장벽층의 주기 또는 AlGaN 우물층/GaN 장벽층의 주기를 포함할 수 있다.
상기 활성층(120)은 발광시키는 빛의 파장에 따른 밴드 캡 에너지를 갖는 재료로 선택되며, 예를 들면, 파장이 460~470nm의 청색 발광의 경우, InGaN 우물층/GaN 장벽층을 한 주기로 하여, 단일 또는 다중 양자 우물 구조로 형성될 수 있다. 상기 활성층(120)은 청색 파장의 광, 레드 파장의 광, 녹색 파장의 광 등의 유색 광을 발광하는 재료를 포함할 수 있다.
상기 활성층(120)의 위 또는/및 아래에는 도전형 클래드층이 형성될 수 있으며, 상기 도전형 클래드층은 AlGaN층을 포함할 수 있다.
상기 활성층(120) 위에는 상기 제2도전형 반도체층(130)이 형성될 수 있다. 상기 제 2도전형 반도체층(130)은 제2도전형 도펀트가 도핑된 적어도 하나의 반도체층으로 구현될 수 있으며, 상기 반도체층은 3족-5족 화합물 반도체이며 예컨대, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 중 적어도 하나로 형성될 수 있다. 상기 제2도전형 반도체층(130)은 P형 반도체층인 경우, 상기 제2도전형 도펀트는 P형 도펀트가 되며, 상기 P형 도펀트는 Mg, Zn, Ca, Sr, Ba 등을 포함한다.
상기 제 2도전형 반도체층(130) 위에는 제 3도전형 반도체층(미도시)을 형성할 수 있다. 상기 제 1도전형 반도체층(110)이 P형 반도체층인 경우, 상기 제 2도전형 반도체층(130)이 N형 반도체층으로 구현될 수 있다. 상기 제 3도전형 반도체층은 제1도전형 도펀트가 도핑된 반도체층으로 구현될 수 있다. 상기 발광 구조물(140)은 N-P 접합 구조, P-N 접합 구조, N-P-N 접합 구조, P-N-P 접합 구조 중 어느 하나로 형성될 수 있다.
상기 제 2도전성 반도체층(130)의 상면에는 오믹층(153), 아이솔레이션층(151), 제2전극층(155)이 형성된다.
상기 오믹층(153)은 상기 제2도전형 반도체층(130)의 상면 내측 영역에 서로 이격된 소정 형태의 패턴으로 형성될 수 있다. 상기 오믹층(153)의 패턴 형태는 매트릭스 형태, 십자형, 다각형, 원형 등의 형상으로 형성될 수 있으며, 그 재질은 ITO( indium tin oxide), IZO(indium zinc oxide), IZTO( indium zinc tin oxide), IAZO( indium aluminum zinc oxide), IGZO( indium gallium zinc oxide), IGTO( indium gallium tin oxide), AZO( aluminium zinc oxide), ATO( antimony tin oxide) 중에서 선택적으로 형성될 수 있다.
상기 오믹층(153)은 상기 제2도전형 반도체층(130)과 상기 제2전극층(155) 사이의 접착력을 증가시켜 줄 수 있다. 또한 오믹층(153)은 패턴화 형태로 배치되 므로, 부분적으로 쇼트키(Schottky)가 형성되므로, 전류가 집중되는 것을 개선할 수 있다.
상기 아이솔레이션층(151)은 일단이 상기 제2도전형 반도체층(130)의 상면 외측 둘레를 따라 형성되며, 타단이 상기 제2도전형 반도체층(130)의 외측으로 연장된 구조이다. 상기 아이솔레이션층(151)은 틀 형태로 상기 제2도전형 반도체층(130)과 상기 제2전극층(155) 사이를 따라 배치된다.
상기 아이솔레이션층(151)이 전도 물질 예컨대, ITO, IZO, IZTO, IAZO, IGZO, IGTO, AZO, ATO 등과 같은 물질로 형성된 경우, 메사 에칭 등의 과정에서 조사되는 레이저가 투과됨으로써, 상기 발광 구조물의 외측 영역(A1)에 전기적인 영향을 주지 않게 된다. 상기 아이솔레이션층(151)이 전도 물질로 형성된 경우, 전기적인 특성이 개선될 수 있어, 발광 효율이 개선될 수 있다.
상기 아이솔레이션층(151)이 절연 물질 예컨대, SiO2, SiOx, SiOxNy, Si3N4, Al2O3 등과 같은 물질로 형성될 수 있으며, 이러한 물질은 상기 제2전극층(155)와 발광 구조물(140)의 각 층과의 간격을 이격시켜 줄 수 있다.
상기 아이솔레이션층(151)은 광 투과 특성의 전도 물질 또는 절연 물질을 배치할 수 있다. 상기 상기 아이솔레이션층(151)은 전도 물질과 그 위에 절연물질을 다층 구조로 형성할 수도 있다.
상기 제2전극층(155)은 상기 제2도전형 반도체층(130) 위, 오믹층(153) 및 아이솔레이션층(151)의 주변에 형성된다.
상기 제2전극층(155)은 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 및 그 조합으로 구성된 그룹으로부터 선택된 물질로 이루어진 적어도 하나의 층을 포함하는 구조로 형성될 수 있다. 상기 제2전극층(155) 위에는 전도성 지지부재(160)가 형성된다. 상기 전도성 지지부재(160)은 Ni, Cu, Cr, Fe, Si, Mo, Co 등의 금속 중에서 적어도 2개의 금속을 이용한 합금이며, 그 합금 중에서 열 팽창 계수가 낮고, 열 전도성이 높고, 도전 특성이 좋은 특성을 선택적으로 이용할 수 있다. 상기 전도성 지지부재(160)는 Ni-Cu계, Ni-Fe계, Ni-Mo계, Ni-Mo-Cr계, Ni-Cr계, Ni-Fe-Cu계, Ni-Co-Mn계, Ni-Cr-Fe계, Ni-Cr-Mo-Cu계 및 Ni-Si계 합금 등에서 선택적으로 이용할 수 있다. 일 예로 상기 전도성 지지부재(160)의 열 팽창계수는 상기 GaN계 반도체와 동일 또는 유사한 열 팽창 계수를 갖는 물질 예컨대, Ni-Co계 합금을 이용할 수 있다.
상기 GaN계 반도체층의 열 팽창 계수는 3~7㎛/KA이면, 상기 전도성 지지부재(160)는 상기 GaN계 반도체층의 열 팽창계수와의 차이가 임계치 범위 내 예컨대, 5이하의 범위내에 존재 즉, 3~9㎛/KA의 물질로 이루어질 수 있다.
상기 전도성 지지부재(160)는 마그네틱 재료를 선택적으로 이용할 수 있다.
상기 전도성 지지부재(160)의 열 팽창 계수가 상기 질화물 반도체의 열 팽창 계수와 많이 차이나는 물질(예: 구리)을 사용한 경우, 구리 재질의 지지부재는 일정 온도 이상일 때 열 팽창에 의해 늘어나게 되며 온도가 떨어지면 줄어드는 현상이 반복되게 되며, 이때 상기 구리 재질의 지지부재는 질화물 반도체와 다른 비율로 열 팽창이 이루어지게 되어, 열적으로, 전기적으로 불안정하게 되며, 소자의 신 뢰성을 떨어뜨리는 문제가 있다.
실시 예는 전도성 지지부재(160)의 물질이 열 팽창 계수가 낮은 물질 또는 화합물 반도체와 동일 또는 유사한 열 팽창 계수를 갖는 물질을 제공하기 때문에, 온도 변화에 따라 상기 전도성 지지부재(160)의 열 팽창에 따른 문제를 최소화시켜 줄 수 있다.
도 2내지 도 9는 제1실시 예에 따른 발광 소자 제조 과정을 나타낸 도면이다.
도 2를 참조하면, 기판(101) 위에는 제 1도전성 반도체층(110)이 형성되고, 상기 제 1도전성 반도체층(110) 위에는 활성층(120)이 형성되며, 상기 활성층(120) 위에는 제 2도전성 반도체층(130)이 형성된다.
상기 기판(101)에는 사파이어 기판(Al203), GaN, SiC, ZnO, Si, GaP, InP, 그리고 GaAs 등으로 이루어진 군에서 선택될 수 있다. 상기 기판(101) 위에는 소정의 요철 패턴이 형성될 수 있다.
상기 제 1도전성 반도체층(120)은 N형 반도체층인 경우, 제 2도전성 반도체층(130)은 P형 반도체층으로 구현될 수 있으며, 또는 그 역의 구조로 구현할 수도 있다. 상기 기판(101) 위에는 버퍼층 또는/및 언도프드 반도체층이 형성될 수도 있으며, 박막 성장 후 분리 또는 제거될 수도 있다.
도 3을 참조하면, 상기 제 2도전성 반도체층(130)의 상면 외측에는 틀 형태 로 아이솔레이션층(151)이 형성된다. 상기 아이솔레이션층(151)은 도 5에 도시된 바와 같이, 칩(100A) 단위의 경계 영역(L1,L2)을 따라 소정 폭(T)으로 커팅될 때, 각 칩(100A)의 제 2도전성 반도체층(130)의 테두리 영역에 틀 형태로 형성된다.
상기 아이솔레이션층(151)은 예컨대, ITO, IZO, IZTO, IAZO, IGZO, IGTO, AZO, ATO 등과 같은 전도물질로 형성되거나, SiO2, SiOx, SiOxNy, Si3N4, Al2O3 등과 같은 절연 물질로 형성될 수 있다. 상기 전도 물질은 발광 구조물(110,120,130)의 외측 영역에 전기적인 영향을 차단하게 된다. 상기 절연물질은 상기 제2전극층(155)와 상기 제2도전형 반도체층(130)과의 간격을 이격시켜 줄 수 있다.
도 4를 참조하면, 상기 제 2도전성 반도체층(130)의 상면 내측에는 복수의 오믹층(153)이 형성된다. 상기 오믹층(153)은 도 5에 도시된 바와 같이, 매트릭스 형태로 배열되거나, 지그 재그 형태로 배열될 수 있으며, 그 형상은 다각형, 십자형, 원형 등으로 형성될 수 있다. 상기 오믹층(153)은 ITO, IZO, IZTO, IAZO, IGZO, IGTO, AZO, ATO 등의 재료로 형성될 수 있다.
상기 아이솔레이션층(151) 및 오믹층(153)은 소정의 마스크 패턴을 이용하여 형성될 수 있으며, 두 층의 형성 순서는 변경될 수 있다.
도 6 및 도 7을 참조하면, 상기 제 2도전성 반도체층(130), 아이솔레이션층(151) 및 오믹층(153) 위에는 제2전극층(155)이 형성되며, 상기 제2전극층(155) 위에는 전도성 지지부재(160)가 형성된다.
상기 제2전극층(155)은 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 및 그 조합으로 구성된 그룹으로부터 선택된 물질로 이루어진 적어도 하나의 층을 포함하는 구조로 형성될 수 있다. 상기 전도성 지지부재(160)은 예컨대, 전해 도금 방식으로 형성될 수 있으며, 그 재질은 Ni, Cu, Cr, Fe, Si, Mo, Co 등의 금속 중에서 적어도 2개의 금속을 이용한 합금이며, 그 합금 중에서 열 팽창 계수가 낮고, 열 전도성이 높고, 도전 특성이 좋은 특성을 선택적으로 이용할 수 있다.
상기 전도성 지지부재(160)는 예컨대, Ni-Cu계, Ni-Fe계, Ni-Mo계, Ni-Mo-Cr계, Ni-Cr계, Ni-Fe-Cu계, Ni-Co-Mn계, Ni-Cr-Fe계, Ni-Cr-Mo-Cu계 및 Ni-Si계 합금 등에서 선택적으로 이용할 수 있다. 또한 상기 전도성 지지부재(160)는 마그네틱 재료를 선택적으로 이용할 수 있다. 일 예로 상기 전도성 지지부재(160)의 열 팽창계수는 상기 GaN계 반도체와 동일 또는 유사한 열 팽창 계수를 갖는 물질 예컨대, Ni-Co계 합금을 이용할 수 있다.
상기 GaN계 반도체의 열 팽창 계수는 3~7㎛/KA이면, 상기 전도성 지지부재(160)는 상기 GaN계 반도체의 열 팽창계수와의 차이가 임계치 범위 내 예컨대, 5이하의 범위내에 존재 즉, 3~9㎛/KA의 금속 합금 물질로 이루어질 수 있다.
도 7 및 도 8을 참조하면, 상기 제 1도전성 반도체층(110) 아래에 형성된 기판(101)을 레이저 리프트 오프(LLO : Laser Lift Off) 과정으로 제거하게 된다. 상기 기판(101) 제거 과정은 상기 기판(101)에 대해 일정 영역의 파장을 가지는 레이저를 조사하면, 상기 기판(101)과 제 1도전성 반도체층(110) 사이의 경계면에서 열 에너지가 집중되어, 상기 기판(101)이 분리된다. 또한 상기 기판(101)과 제1도전형 반도체층(110) 사이에 다른 반도체층(예: 버퍼층)이 존재할 경우, 습식 식각액으로 상기 버퍼층을 제거하여 상기 기판(101)을 분리할 수 있다.
그리고 상기 기판(101)이 제거된 제 1도전성 반도체층(110)의 표면에 대해 ICP/RIE(Inductively coupled Plasma/Reactive Ion Etching) 방식으로 연마하는 공정을 수행할 수 있다.
이때, 상기 오믹층(153)은 상기 제 2전도성 반도체층(130)과 제2전극층(155) 사이의 접착력을 강화시켜 줄 수 있어, 상기 기판 제거 공정에 의해, 상기 제 2도전성 반도체층(130)과 제2전극층(155) 사이에 전달되는 충격으로부터 보호하게 된다. 이에 따라 반도체 발광소자의 신뢰성을 개선시켜 줄 수 있다.
또한 상기 기판(101)이 제거되면, 메사 에칭을 수행하여 칩 경계 영역의 상기 아이솔레이션층(151)의 일부 표면이 노출시켜 준다. 여기서, 상기 에칭 방식은 건식 또는 습식 에칭 방식을 이용할 수 있다.
상기 아이솔레이션(151)은 전도 물질인 경우, 메사 에칭 방식에 의해 반도체 재료가 다른 층에 흘러내리는 것을 방지하여, 전기적인 쇼트를 방지할 수 있다. 즉, 공정의 안정성을 개선시켜 줄 수 있다. 또한 아이솔레이션층(151)의 오믹 특성에 의해 발광 효율이 개선될 수 있다.
상기 아이솔레이션층(151)이 절연 물질인 경우, 제2전극층(155)와 제2도전형 반도체층(130) 사이의 간격을 공간적으로 이격시켜 줄 수 있다.
도 8 및 도 9를 참조하면, 상기 제 1도전성 반도체층(110) 아래에는 소정 패턴의 제 1전극(170)이 형성될 수 있다. 상기 제1도전형 반도체층(110)의 상면에는 러프니스가 형성될 수 있다.
상기 반도체 발광소자(100)는 발광 구조물(140: 110,120,130) 아래에 GaN계 반도체와 열 팽창 계수의 차이가 적은 물질로 전도성 지지부재(160)로 형성해 줌으로써, 반도체 재료와 전도성 지지부재(160 사이에서의 온도에 따른 열 팽창 문제를 해결하여, 반도체 발광소자(100)의 열적 안정성 및 신뢰성을 개선시켜 줄 수 있다.
도 10은 제2실시 예에 따른 반도체 발광소자의 측 단면도이다. 상기 제2실시 예를 설명함에 있어서, 제1실시 예와 동일한 부분에 대해서는 동일 부호로 처리하며, 그 중복 설명은 생략하기로 한다.
도 10을 참조하면, 반도체 발광소자(100A)는 제2도전형 반도체층(130)과 제2전극층(155) 사이에 소정 패턴의 오믹층(153)을 배치한 구조이다.
도 11은 제3실시 예에 따른 반도체 발광소자의 측 단면도이다. 상기 제3실시 예를 설명함에 있어서, 제1실시 예와 동일한 부분에 대해서는 동일 부호로 처리하며, 그 중복 설명은 생략하기로 한다.
도 11을 참조하면, 반도체 발광소자(100B)는 제2도전형 반도체층(130)의 외측 둘레와 제2전극층(155) 사이에 틀 형태로 아이솔레이션층(151)을 배치한 구조이다. 상기 아이솔레이션층(151)은 광 투과성 절연 물질로 형성될 수 있으며, 상기 제2전극층(155)은 제2도전형 반도체층(130)에 반사 특성, 오믹 접촉 특성 및 씨드 금속 물질로 형성될 수 있다.
도 12은 제4실시 예에 따른 반도체 발광소자의 측 단면도이다. 상기 제4실시 예를 설명함에 있어서, 제1실시 예와 동일한 부분에 대해서는 동일 부호로 처리하며, 그 중복 설명은 생략하기로 한다.
도 12를 참조하면, 반도체 발광소자(100C)는 제2도전형 반도체층(130) 위에 다른 물질층을 형성하지 않고, 제2전극층(155)을 형성한 구조이다.
상기의 실시 예를 설명함에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "위(on)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "위(on)"와 "아래(under)"는 "directly"와 "indirectly"의 의미를 모두 포함한다. 또한 각 층의 위 또는 아래에 대한 기준은 도면을 기준으로 설명한다.
이상에서 본 발명에 대하여 그 바람직한 실시 예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 발명의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 본 발명의 실시 예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
도 1은 제1실시 예에 따른 반도체 발광소자를 나타낸 측 단면도이다.
도 2내지 도 9는 제1실시 예에 따른 반도체 발광소자 제조과정을 나타낸 도면이다.
도 10은 제2실시 예에 따른 반도체 발광소자를 나타낸 측 단면도이다.
도 11은 제3실시 예에 따른 반도체 발광소자를 나타낸 측 단면도이다.
도 12은 제4실시 예에 따른 반도체 발광소자를 나타낸 측 단면도이다.

Claims (11)

  1. 다수의 3족-5족 화합물 반도체층을 포함하는 발광 구조물;
    상기 발광 구조물 아래에 제2전극층;
    상기 제2전극층 아래에 상기 화합물 반도체의 열 팽창계수와 5이하의 차이를 갖는 전도성 지지부재를 포함하는 반도체 발광소자.
  2. 제 1항에 있어서,
    상기 전도성 지지부재는 Ni을 포함하는 합금을 포함하는 반도체 발광소자.
  3. 제 1항에 있어서,
    상기 전도성 지지부재는 Ni, Cu, Cr, Fe, Si, Mo, Co 중에서 적어도 2개를 포함하는 합금 재질인 반도체 발광소자.
  4. 제 1항에 있어서,
    상기 발광 구조물의 외측 둘레와 상기 제2전극층 사이에 틀 형태의 아이솔레이션층을 포함하는 반도체 발광소자.
  5. 제1항 또는 제4항에 있어서,
    상기 발광 구조물 아래와 상기 제2전극층 사이에 복수개가 서로 이격된 오믹 층을 포함하는 반도체 발광소자.
  6. 제4항에 있어서,
    상기 아이솔레이션층은 ITO, IZO, IZTO, IAZO, IGZO, IGTO, AZO, ATO, SiO2, SiOx, SiOxNy, Si3N4, Al2O3 중 적어도 하나를 포함하는 반도체 발광소자.
  7. 제1항에 있어서,
    상기 발광 구조물은 제1전극이 형성된 제1도전형 반도체층; 상기 제1도전형 반도체층 위에 활성층; 상기 활성층 위에 제2도전형 반도체층을 포함하는 반도체 발광소자 제조방법.
  8. 기판 위에 다수의 3족-5족 화합물 반도체층을 포함하는 발광 구조물을 형성하는 단계;
    상기 발광 구조물 위에 제2전극층을 형성하는 단계;
    상기 제2전극층 위에 상기 화합물 반도체의 열 팽창계수와의 차이가 임계 범위 내에 있는 전도성 지지부재를 형성하는 단계;
    상기 기판을 제거하는 단계;
    상기 발광 구조물 아래에 제1전극을 형성하는 단계를 포함하는 반도체 발광소자 제조방법.
  9. 제8항에 있어서,
    상기 발광 구조물은 상기 기판 위에 제1도전형 반도체층을 형성하고, 상기 제1도전형 반도체층 위에 활성층을 형성하고, 상기 활성층 위에 제2도전형 반도체층을 형성하는 반도체 발광소자 제조방법.
  10. 제8항에 있어서,
    상기 전도성 지지부재는 Ni-Cu계, Ni-Fe계, Ni-Mo계, Ni-Mo-Cr계, Ni-Cr계, Ni-Fe-Cu계, Ni-Co-Mn계, Ni-Cr-Fe계, Ni-Cr-Mo-Cu계 및 Ni-Si계 합금 중 적어도 하나를 포함하는 반도체 발광소자 제조방법.
  11. 제8항에 있어서,
    상기 전도성 지지부재의 열 팽창 계수는 상기 화합물 반도체체의 열 팽창 계수와의 차이가 5이하의 합금 물질로 이루어지는 반도체 발광소자 제조방법.
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