KR20100094589A - 최소 출력 네트워크를 포함한 3-웨이 도허티 증폭기 - Google Patents

최소 출력 네트워크를 포함한 3-웨이 도허티 증폭기 Download PDF

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Abstract

3-웨이 도허티 증폭기는 증폭기 입력과 증폭기 출력을 갖는다. 증폭기는 메인 스테이지, 제 1 피크 스테이지, 및 제 2 피크 스테이지를 갖는다. 증폭기는, 상기 스테이지들의 입력에 증폭기 입력을 연결하는 입력 네트워크와, 상기 스테이지들을 증폭기 출력에 연결하는 출력 네트워크를 갖는다. 출력 네트워크는, 메인 스테이지의 출력과 증폭기 출력 사이에서 90°의 위상 시프트, 제 1 피크 스테이지의 출력과 증폭기 출력 사이에서 180°의 위상 시프트, 및 제 3 출력과 증폭기 출력 사이에서 90°의 위상 시프트를 구현한다.

Description

최소 출력 네트워크를 포함한 3-웨이 도허티 증폭기{3-WAY DOHERTY AMPLIFIER WITH MINIMUM OUTPUT NETWORK}
본 발명은 증폭기 입력 및 증폭기 출력을 갖는 3-웨이 도허티 증폭기를 포함하는 전자 장치에 관한 것으로, 상기 증폭기는, 메인 스테이지, 제 1 피크 스테이지, 및 제 2 피크 디바이스를 갖고, 상기 증폭기는, 증폭기 입력을, 메인 스테이지의 제 1 입력, 제 1 피크 스테이지의 제 2 입력, 및 제 2 피크 스테이지의 제 3 입력에 연결하는 입력 네트워크를 갖고, 상기 증폭기는, 메인 스테이지의 제 1 출력, 제 1 피크 스테이지의 제 2 출력, 및 제 2 피크 스테이지의 제 3 출력을, 증폭기 출력에 연결하는 출력 네트워크를 갖는다.
공지된 바와 같이, 종래의 도허티 증폭기는 2개의 증폭 스테이지가 병렬로 배치되고 동일한 전력 능력(power capability)을 갖는다. 이들 스테이지 중 첫 번째 스테이지는(메인 스테이지)는 클래스-AB 증폭기 모드에서 동작하고, 두 번째 스테이지(피크 스테이지)는 클래스-C 증폭기 모드에서 동작한다. 이들 스테이지는 그들의 입력과 출력에서 90° 위상 시프트 네트워크에 의해 분리되어 있다. 출력 위상 시프트 네트워크는, 메인 스테이지의 최적 부하 임피던스 RLm과 같아야 하는 소정의 특성 임피던스 Z0를 갖는다. 입력 신호는 상기 2개의 증폭기를 구동하도록 분리되어 있고, "임피던스 인버터" 또는 "도허티 결합기"로서 알려진 써밍 네트워크(summing network)는, a) 2개의 신호를 결합하고, b) 2개의 출력 신호간의 위상차를 보정하고, c) 메인 스테이지의 출력에서 본 임피던스에 대해, 도허티 증폭기의 출력에서 전환된 임피던스를 제공하도록 동작한다.
종래의 도허티 증폭기는 메인 스테이지와 단일의 피크 스테이지를 포함한 이른바 2-웨이 증폭기이다. 멀티-웨이(또는 N-웨이) 도허티 증폭기는 메인 스테이지와, 병렬로 동작하는 복수의 피크 스테이지를 갖는다. 멀티-웨이 도허티 시스템의 이점은, 효율 피크 포인트간에서 효율의 현저한 저하를 보이지 않고서, 대칭적인 2-웨이 설계를 넘어 멀리 백오프(back-off) 레벨을 확장한다는 것이다. 그 결과, 대칭적인 2-웨이 도허티 증폭기에서의 6dB 백오프가 아니라, 12dB 전력 백오프로 효율을 개선할 수 있다. 12dB 전력 백오프는 3G-LET(third generation long-term evolution) 및 WiMAX(Worldwide Interoperability for Microwave Access)와 같은 새로운 통신 시스템에 의해 현재 요구되고 있다. 종래의 3-웨이 도허티는, 메인 스테이지와 제 1 피크 스테이지의 출력 사이에서, 또한 제 1 피크 스테이지와 추가적인 피크 스테이지의 출력 사이에서도 1/4파장 라인을 필요로 한다. 이는, 상기 도허티 시스템의 설계를 매우 복잡하게 한다. 또한, 이러한 설계는 그것을 수용하기 위해서 큰 공간을 필요로 하고, 또한 대량 생산된 샘플은 매우 일관되지 않은 행동을 나타내는 것으로 예측될 수 있다.
통상, 메인 스테이지와 피크 스테이지는 각각의 스테이지마다 개별적인 전력 트랜지스터를 이용하여 구현된다.
발명의 개시
2-웨이 도허티 증폭기(메인 스테이지와 단일의 피크 스테이지를 갖음)의 효율은, 제 2 피크 스테이지를 추가하여 3-웨이 도허티 증폭기로 확장함으로써 증대될 수 있다. 이는, 피크대 평균비(peak-to-average ratios)가 큰 입력 신호에 유리하다. 이러한 종래의 3-웨이 도허티 증폭기의 문제점은, 메인 스테이지의 부하 라인(load-line) 변조가 소정의 전력 레벨에서 정지하여, 메인 스테이지의 과도한 포화를 일으킴에 따라, 도허티 증폭의 입력과 출력간에서 선형성이 심각하게 저하되는 것이다. 이러한 저하를 피하기 위한 종래의 방식은, 입력에서 복잡한 구동 프로파일을 이용함으로써, 입력 스플리터(input splitter)의 복잡성을 증가시킨다. 다른 문제점은, 메인 스테이지와 피크 스테이지가 동일한 구조를 갖는 경우에, 대칭적인 2-웨이 도허티 증폭기와 비교해서 미미한 개선이 얻어진다는 것이다. 이에 따라, 설계자로 하여금 상이한 트랜지스터 크기를 선택하게 하여, 복잡한 장치 선택 절차를 초래한다.
이하에, "A Mixed-Signal Approach Towards Linear and Efficient N-Way Doherty Amplifiers"의 공보(W.C. Edmund Neo, Jawad Qureshi, Marco J.Pelk, John R.Gajadharsing, Leo C.N. de Vreede, 마이크로파 이론과 기술에 관한 IEEE 저널, Vol.55, No.5, pp 866-879, 2007년 5월)를 참조한다. 이 공보에서, 저자는 (N+1)-포트 네트워크로서 N-웨이 도허티 증폭기의 출력 네트워크를 모델링한다. 이러한 모델링은, 자유롭게 선택할 수 있는 (N-1)의 고효율 전력 백오프 지점의 소정의 집합에 있어서, 출력 네트워크의 적절한 파라미터 및 구동 전류의 관련 기능을 찾을 수 있게 한다. 이는, 입력 전력에 선형적으로 의존하는(또는 입력 전압의 제곱에 비례하는) 도허티 증폭기의 총출력 전력을 제공해야 하지만, 이와 동시에 전체적인 드레인 효율이 피크 레벨 및 N-1의 백오프 전력 레벨에서 최대화된다.
이하에, 본 발명자들은 3-웨이 도허티 증폭기의 일반적인 출력 네트워크를 모델링하기 위해 4-포트 네트워크를 고려한다. 출력 네트워크는, 전체적으로, 실제 변형(가상적인 부분을 갖는 복잡한 변형과는 반대)이 메인 스테이지와 피크 스테이지의 출력 사이에서 실행되는 한편, 다른 한편으로는 도허티 증폭기의 출력과의 사이에서 구현되는 방식으로 구성되는 것이 바람직하다. 도허티 증폭기의 부하는 저항, 즉 실수값의 부하로 간주된다. 변형이 허수 부분을 가졌으면, 전력 효율은 저하된다. 이것은, 보상 소자를 추가함으로써 보상될 수 있지만, 반대로 설계의 비용 및 복잡성에 기여한다. 본 발명은 특히 출력 네트워크의 구성요소의 수를 최소화하는 것도 목적으로 한다.
상기의 모델링을 통해서, 본 발명자들은, 입력 네트워크에서 단순한 패시브 스플리터(psssive splitter)를 이용하여, 실제의 실시예에서는, 출력 네트워크를 구현하는 최소수의 구성요소를 이용하여, 출력 네트워크가 풀 다이내믹 레인지(full dynamic range)에 걸쳐서 부하 라인 변조를 가능하게 하는 N-웨이 도허티 증폭기를 발견하였다. 또한, 본 발명자들은 이러한 종류의 개념을 집중형 소자(lumped-element)의 실시예뿐만 아니라 1/4파 전송선의 실시예에서의 3-웨이 도허티 증폭기에도 적용하였다.
보다 구체적으로, 본 발명자들은 청구항 1에 특정되는 바와 같은 전자 장치를 제안한다. 본 발명의 전자 장치는, 증폭기 입력과 증폭기 출력을 포함한 N-웨이 도허티 증폭기를 포함한다. 개수 N은 2보다 큰 정수이다. 상기 증폭기는 차례로 배치된 메인 스테이지와, (N-1) 피크 스테이지를 갖는다. 상기 (N-1) 피크 스테이지는 적어도 제 1 피크 스테이지와 제 2 피크 스테이지를 포함한다. 상기 증폭기는, 메인 스테이지의 제 1 입력과, 피크 스테이지의 각각의 입력에, 증폭기 입력을 연결하는 입력 네트워크를 갖는다. 상기 증폭기는, 메인 스테이지의 제 1 출력과, (N-1) 피크 스테이지의 각각의 출력을, 증폭기 출력에 연결하는 출력 네트워크를 갖는다. 상기 출력 네트워크는, 메인 스테이지에 의해 경험되는 제 1 임피던스를, 제 1 출력과 증폭기 출력 간에 90°의 제 1 위상 시프트를 갖도록 구현한다. 상기 출력 네트워크는, (N-1) 피크 스테이지의 각각에 의해 경험되는 각각의 추가적인 임피던스를, 각각의 피크 스테이지의 출력과 증폭기 출력 간에 각각의 추가적인 위상 시프트를 갖도록 구현한다. 상기 피크 스테이지 중 특정한 하나에 대한 추가적인 위상 시프트 중 특정한 하나는, 차례로 배치되는 다른 피크 스테이지의 다른 추가적인 위상 시프트보다 90°만큼 크다. 상기 입력 네트워크는, 증폭기 입력과 메인 스테이지의 제 1 입력 사이에서 (N-2)×90°의 제 2 위상 시프트를 갖는 제 2 임피던스를 구현한다. 상기 입력 네트워크는, 증폭기 입력과 각각의 피크 스테이지의 각각의 입력 사이에서 각각의 추가적인 위상 시프트를 갖는 각각의 추가적인 임피던스를 구현한다. 상기 피크 스테이지 중 특정한 하나에 대한 추가적인 위상 시프트 중 특정한 하나는, 차례로 배치되는 이전의 피크 스테이지의 추가적인 위상 시프트보다 90°만큼 크다. 상기 증폭기 입력과 상기 제 1 피크 스테이지 사이의 추가적인 위상 시프트는 0°이다.
실시예에서, 제 1 임피던스, 제 2 임피던스, 다른 임피던스, 및 추가적인 임피던스의 각각은 1/4파 전송선으로 각각 구현된다.
본 발명의 전자 장치의 실시예는, 증폭기 입력과 증폭기 출력을 갖는 3-웨이 도허티 증폭기를 포함한다. 상기 증폭기는 메인 스테이지, 제 1 피크 스테이지, 및 제 2 피크 스테이지를 갖는다. 상기 증폭기는 메인 스테이지의 제 1 입력과, 제 1 피크 스테이지의 제 2 입력과, 제 2 피크 스테이지의 제 3 입력에 증폭기 입력을 연결하는 입력 네트워크를 갖는다. 상기 증폭기는 메인 스테이지의 제 1 출력과, 제 1 피크 스테이지의 제 2 출력과, 제 2 피크 스테이지의 제 3 출력을 증폭기 출력에 연결하는 출력 네트워크를 갖는다. 상기 출력 네트워크는, 메인 스테이지에 의해 경험되는 제 1 임피던스를, 제 1 출력과 증폭기 출력 간에 90°의 제 1 위상 시프트를 갖도록 구현하고; 제 1 피크 스테이지에 의해 경험되는 제 2 임피던스를, 제 2 출력과 증폭기 출력 간에 180°의 제 2 위상 시프트를 갖도록 구현하고; 제 2 피크 스테이지에 의해 경험되는 제 3 임피던스를, 제 3 출력과 증폭기 출력 간에 90°의 제 3 위상 시프트를 갖도록 구현한다. 상기 입력 네트워크는, 증폭기 입력과 제 1 입력 사이에 제 4 임피던스를 갖고, 증폭기 입력과 제 3 입력 사이에 제 5 임피던스를 갖는 것이 바람직하고, 상기 제 4 및 제 5 임피던스는 각각 90°의 위상 시프트로 제공된다.
단지 90° 대신에, 90°×홀수, 예를 들어 270°의 위상 시프트가 동작되지만, 전력 손실 및 밴드폭 감소로도 이어진다.
본 발명의 실시예에 따른 3-웨이 도허티 증폭기의 전송선에 있어서, 출력 네트워크는, 제 1 출력과 증폭기 출력 사이에 연결된 제 1의 1/4파 전송선과, 제 2 출력과 제 3 출력 사이에 연결된 제 2의 1/4파 전송선과, 제 3 출력과 증폭기 출력 사이에 연결된 제 3의 1/4파 전송선으로 구성된다.
본 발명의 실시예에 따른 집중형 소자에 있어서, 출력 네트워크는, 제 1 출력과 신호 접지 사이의 제 1 캐피시터와, 제 2 출력과 신호 접지 사이의 제 2 캐피시터와, 제 3 출력과 신호 접지 사이의 제 3 캐패시터와, 증폭기 출력과 신호 접지 사이의 제 4 캐패시터와, 제 1 출력과 증폭기 출력 사이의 제 1 인덕터와, 제 2 출력과 제 3 출력 사이의 제 2 인덕터와, 제 3 출력과 증폭기 출력 사이의 제 3 인덕터로 구성된다.
따라서, 상기 전송선의 실시예와 상기 집중형 소자의 실시예의 양쪽에 있어서 사용되는 임피던스의 값은, 선택적인 전력 백오프 지점에 주로 의존한다.
따라서, 본 발명은 메인 스테이지, 제 1 피크 스테이지, 및 제 2 피크 스테이지의 출력을 결합하는 새로운 방식을 제공하여, 풀 다이내믹 레인지에 대해서 부하 라인 변조를 가능하게 함과 아울러, 과도한 비선형 작용을 피할 수 있게 한다. 결합의 새로운 방식은 단순한 패시브 스플리터를 사용한다. 결합의 새로운 방식은 3개의 디바이스 크기보다 적으면서 큰 백오프에서 매우 즉각적인 효율을 제공한다. 결합의 새로운 방식은 단지 하나의 디바이스 크기만을 갖고서, 6dB 백오프와 9.5dB 백오프에서 매우 즉각적인 효율을 가능하게 한다.
본 기재에 있어서, 위상 시프트는 0°, 90° 또는 180°와 같이 수치적으로 표시되어 있다. 이들 수치는 각각 대략 0°, 90°, 180° 정도의 (작은) 범위를 포함하는 것으로 이해되고, 실제 사용하는 도허티 증폭기에 있어서, 위상 시프트는 각각 0°, 90°, 180°로 생각되는 수치로 가정한다.
예시로서 첨부 도면을 참조하여 본 발명을 보다 상세히 설명한다.
도 1은 종래의 3-웨이 도허티 증폭기의 도면,
도 2는 도 1의 증폭기의 동작을 설명하는 회로도,
도 3은 출력 네트워크가 통상의 4-포트 네트워크로서 모델링되어 있는 도허티 증폭기의 도면,
도 4는 1/4파 전송선으로 구현된 본 발명의 도허티 증폭기의 도면,
도 5는 도 4의 증폭기의 동작을 설명하는 회로도,
도 6은 집중형 소자(lumped elements)로 구현된 본 발명에서의 도허티 증폭기의 도면,
도 7은 본 발명에서의 N-웨이 도허티 증폭기의 도면.
도면 전체에서, 유사하거나 대응하는 특징부들은 동일한 참조 번호로 표시된다.
2-웨이 도허티 증폭기의 효율은 3-웨이 도허티 증폭기를 형성하기 위해 추가적인 피크 스테이지를 확장함으로써 증대될 수 있다. 종래의 3-웨이 도허티 증폭기의 한가지 문제점은, 메인 스테이지의 부하 라인 변조가 소정의 전력 레벨에서 정지하여, 메인 스테이지의 심한 포화 및 선형성의 심각한 저하를 야기하는 것이다. 이것을 피하기 위한 하나의 방법은, 3-웨이 도허티 증폭기의 입력 네트워크에서 복잡한 구동 프로파일을 이용하기 때문에, 입력 스플리터의 복잡성이 증대한다. 다른 문제점은, 3개의 스테이지를 구현하는데 동일한 3개의 트랜지스터 디바이스가 사용되면, 대칭적인 2-웨이 도허티 증폭기와 비교해서 미미한 개선이 얻어진다는 것이다. 그 후, 설계자로 하여금 상이한 트랜지스터 전력 크기를 선택하도록 하여, 3-웨이 도허티 증폭기의 개별적인 구성에 대한 복잡한 선택 절차를 초래한다. 이하에 본 발명은 2가지의 문제점을 다룬다.
도 1은 증폭기 입력(102), 증폭기 출력(104), 입력 네트워크(106), 출력 네트워크(108), 제 1 피크 스테이지(112), 및 제 2 피크 스테이지(114)를 갖는 종래의 3-웨이 도허티 증폭기(100)의 도면이다. 입력 네트워크는 입력(102)에서 수신된 입력 신호의 전력을 스테이지(110, 112, 114) 사이에서 분배시키는 스플리터(116)를 포함한다. 입력 네트워크는, 입력(102)과 제 1 피크 스테이지(112)의 입력 사이의 임피던스(118), 및 입력(102)과 제 2 피크 스테이지(124)의 입력 사이의 임피던스(120)를 더 포함한다. 출력 네트워크(108)는 메인 스테이지(110)의 출력과 출력(104) 사이에 직렬 배치된 임피던스(122)와 임피던스(124)를 포함한다. 제 1 피크 스테이지(112)의 출력은 임피던스(122, 124) 사이에 연결되고, 제 2 피크 스테이지의 출력(114)은 출력(104)에 연결된다. 증폭기(100)는 저항(126)으로 표시되는 부하(126)를 구동하는데 사용된다.
스테이지(110, 112, 114)로부터의 출력 신호가 출력 네트워크(108)에서 결합되는 방식은, 메인 스테이지(110)의 부하 라인 변조에 지장을 일으켜, 스플리터(116)를 단순히 패시브 소자(passive components)로 구현하는 경우에 과도한 포화 및 선형성의 심한 저하를 야기한다.
도 2는 3-웨이 도허티 증폭기의 동작을 설명하기 위한 회로도이다. 증폭기(100)의 동작은 3개의 메인 영역으로 나누어질 수 있다. 입력 전력이 피크 스테이지(112, 114)의 임계 레벨보다 낮은 로우 전력 레벨에서, 메인 스테이지(110)는 부하(126)로 전류를 공급하는 단 하나의 디바이스이다. 메인 스테이지(110)의 출력에 존재하는 임피던스는, 더블 임피던스 인버터(122, 124) 때문에, 메인 스테이지(110)가 그 최대 피크 전력 능력 바로 아래에서 전압 포화에 진입해서, 그 최대 효율 지점에 도달하는 것을 보장한다. 이에 따라, 백오프(back-off)에서의 제 1 피크 효율 지점이 생긴다. 입력 전력 레벨이 제 1 피크 스테이지(112)의 임계 레벨(천이 지점)을 초과하면, 스테이지(112)는, 임피던스(122, 124) 사이의 노드(128)에서 메인 스테이지(110)로부터의 전류와 같은 위상으로 부가되는 전류를 전달하기 시작하는데, 당해 전류는 등가 부하 ZO4 2/RLoad로 전달되어, 노드(128)에서 RF 출력 전압이 증가하게 된다. 따라서, 임피던스 인버터(122)의 출력에서 본 겉보기 임피던스(apparent impedance)는 노드(128)에서의 실제 등가 부하 임피던스보다 높다. 이러한 액티브한 부하 인입 현상(load-pulling effect) 때문에, 메인 스테이지(110)의 출력에서 본 임피던스가 감소하고, 그 전력 기여도가 증가한다. 양쪽 스테이지(110, 112)로부터의 출력 전력은, 제 1 피크 스테이지(112)가 또한 전압 포화에 진입할 때까지, 신호 레벨의 증가와 함께 증가한다. 이에 따라, 백오프에서의 제 2 피크 효율 지점이 생긴다. 노드(128)에서의 전압 포화 때문에, 메인 스테이지(110)에서 전류 포화가 발생하여, 부하 라인 변조에 지장이 생긴다. 나머지의 입력 전력 영역에 있어서, 메인 스테이지(110)는 과도한 포화 및 심한 선형성 저하를 초래하는 오버드라이브(overdrive)를 겪는다. 이것을 피하기 위한 하나의 방법은, 회로의 복잡성을 상당히 증가시키는 액티브 구동 프로파일링(active drive profiling)을 이용하는 것이다. 입력 전력 레벨이 제 2 피크 스테이지(114)의 임계 레벨을 초과하면, 제 2 스테이지(114)는 제 1 피크 스테이지(112) 및 메인 스테이지(110)로부터의 전류와 같은 위상으로 출력(104)에 부가되는 전류를 전달하기 시작한다. 이는, 다시, 부하(126)에서 RF 출력 전압을 더욱 증가시킨다.
각 피크 스테이지(112, 114)로부터의 출력 전력은, 피크 전력 능력에 도달될 때까지, 신호 레벨의 증가와 함께 증가한다. 제 1 천이 지점과 피크 전력 사이의 영역 내에서, 메인 스테이지(110)의 효율은 그 최대값을 유지한다. 제 1 피크 스테이지(112)의 효율은 제 2 천이 지점과 피크 전력 사이에서 최대값을 유지한다. 제 2 피크 스테이지(114)의 효율은 0과 그 최대값 사이에서 최대 피크 전력 레벨로 변화한다. 따라서, 3-웨이 도허티 증폭기(100)는 3개의 효율 피크 포인트를 나타낸다.
도 3은 출력 네트워크(108)가 4-포트 네트워크로서 모델링되는 통상의 3-웨이 도허티 증폭기(300)의 도면이다. 네트워크(108)는 임피던스(301, 302, 303, 304, 305, 306, 307, 308, 309, 310)를 포함한다. 임피던스(301-310)는, 스테이지(110, 112, 114)의 출력, 출력(104), 및 신호 접지 중 어느 한 쌍 사이에서 가능한 모든 상호 접속을 나타낸다. 입력 네트워크(106)는 스테이지(110, 112, 114)의 입력에 스플리터(116)를 각각 연결하는 임피던스(311, 312, 313)를 포함한다.
임피던스의 (복소)값과 그에 따른 위상 시프트 속성은, 메인 스테이지(110)와 제 1 및 제 2 피크 스테이지(112, 114) 사이에서 전력(X1, X2, X3)의 분배를 교대로 결정하는 선택적인 전력 백오프 지점에 의존한다.
도 4는 최소수의 전송선, 여기서는 3개의 1/4파 전송선(406, 408, 410)을 사용하는 본 발명에 있어서의 실시예 1의 3-웨이 도허티 증폭기(400)의 도면이다. 입력 네트워크(106)는 입력(102)과 메인 스테이지(110)의 입력 사이에서 1/4파 전송선(402)을 사용하고, 입력(102)과 제 2 피크 스테이지(112)의 입력 사이에서 1/4파 전송선(404)을 사용한다. 메인 스테이지(110) 및 피크 스테이지(112, 114)는 이상적인 전압 제어형 전류원으로 한다.
앞서와 같이, 그 임피던스의 값들은 전력 백오프 지점에 의존적이다. 출력 네트워크(108)에 있어서 스테이지(110-114)에 의해 발생되는 전류는 개별적으로 결정되고 나서, 선형 네트워크인 네트워크(108) 때문에 선형적으로 결합될 수 있다.
도 5는 3-웨이 도허티 증폭기(400)의 동작을 설명하기 위한 회로도이다.
증폭기(400)의 동작은 3개의 메인 영역으로 나누어질 수 있다. 입력 전력이 피크 스테이지(112, 114)의 임계 레벨보다 낮은 로우 전력 레벨에서, 메인 스테이지(110)는 부하(126)로 전류를 공급하는 단 하나의 디바이스이다. 출력에 존재하는 임피던스는, 임피던스 인버터(406) 때문에, 메인 증폭기(110)가 그 최대 피크 전력 능력 바로 아래에서 전압 포화에 진입해서, 그 최대 효율 지점에 도달하는 것을 보장한다. 이에 따라, 백오프에서의 제 1 피크 효율 지점이 생긴다. 입력 전력 레벨이 제 1 피크 스테이지(112)의 임계 레벨(천이 지점)을 초과하면, 스테이지(112)는, 노드(104)에서 메인 스테이지(110)로부터의 전류를 같은 위상으로 부가되는 전류를 부하(126)로 전달하기 시작하며, 이에 의해 부하(126)에서의 RF 출력 전압이 증가한다. 따라서, 임피던스 인버터(406)의 출력에서 본 겉보기 임피던스는 실제 부하 임피던스보다 높다. 이러한 액티브한 부하 인입 현상을 통해서, 메인 스테이지(110)의 출력에서 본 임피던스가 감소하고, 그 전력 기여도가 증가한다. 스테이지(110, 112)로부터의 출력 전력은, 제 1 피크 스테이지(112)가 그 최대 피크 전력 능력 아래에서 전압 포화에 진입할 때까지, 신호 레벨의 증가와 함께 증가한다. 이에 따라, 백오프에서의 제 2 피크 효율 지점이 생긴다. 입력 전력 레벨이 제 2 피크 스테이지(114)의 임계 레벨을 초과하면, 스테이지(114)는, 노드(412)에서 제 1 피크 스테이지로부터의 전류와 같은 위상으로 부가되고, 이어서 노드(104)에서 메인 스테이지(110)로부터의 전류와 같은 위상으로 부가되는 전류를 전달하기 시작하여, 부하(126)에서의 RF 출력 전압이 더욱 증가한다. 그 결과, 메인 스테이지(110)의 부하는 전체 전력 범위에 걸쳐서 변조된다. 피크 전력 능력에 도달할 때까지, 스테이지(110, 112, 114)로부터의 출력 전력은 신호 레벨의 증가에 따라 증가한다. 제 1 천이 지점과 피크 전력 사이의 영역 내에서, 메인 스테이지(110)의 효율은 그 최대값을 유지한다. 제 1 피크 스테이지(112)의 효율은 제 2 천이 지점과 피크 전력 사이에서 그 최대값을 유지한다. 제 2 피크 스테이지(114)의 효율은 0과 그 최대값 사이에서 그 최대 피크 전력 레벨로 변화된다.
따라서, 3-웨이 도허티 증폭기(400)는 3개의 효율 피크 지점을 나타낸다.
도 6은 출력 네트워크(108)에서 최소수의 집중형 소자를 사용하고 있는 본 발명에서의 제 2 실시예의 3-웨이 도허티 증폭기(600)의 도면이다. 본 실시예에서, 출력 네트워크(108)는, 메인 스테이지(110)의 출력과 신호 접지 사이의 제 1 캐패시터(602); 제 1 피크 스테이지(112)의 출력과 신호 접지 사이의 제 2 캐패시터(604); 제 2 피크 스테이지(114)의 출력과 신호 접지 사이의 제 3 캐패시터(606); 출력(104)과 신호 접지 사이의 제 4 캐패시터(608); 메인 스테이지(110)의 출력과 출력(104) 사이의 제 1 인덕터(610); 제 1 피크 스테이지(112)의 출력과 제 2 피크 스테이지의 출력 사이의 제 2 인덕터(612); 제 2 피크 스테이지(114)의 출력과 출력(104) 사이의 제 3 인덕터(614)로 구성된다. 입력 네트워크(106)는, 입력(102)과 메인 스테이지(110)의 입력 사이의 임피던스(402), 입력(102)과 제 2 피크 스테이지(114)의 입력 사이의 임피던스(404)를 사용하고, 이들 양쪽의 임피던스는 90° 위상 시프트를 제공하도록 동작한다.
기능적으로, 본 실시예의 동작은 도 5를 참조하여 설명된 동작과 동일하다.
도 7은 본 발명에서의 N-웨이 도허티 증폭기(700)의 도면이다. 일반적으로 시스템적인 방식을 이용하여, 3-웨이 도허티 증폭기(400, 600)에 대해서 상기한 바와 같은 개념을 멀티-웨이 도허티 증폭기로 확장할 수 있다. 증폭기(700)는 입력 네트워크(106), 출력 네트워크(108), 메인 스테이지(110), 제 1 피크 스테이지(112), 제 2 피크 스테이지(114), (N-3) 추가의 피크 스테이지를 포함하고, 도면을 명확하게 하기 위해서 피크 스테이지(702) 및 피크 스테이지(704)만이 도시되어 있다. 스플리터(116)는 라벨 "X1dB", "X2dB", "X3dB", …, "XN -1dB", "XNdB"로 표시되는 바와 같이 스테이지(110, 112, 114, …, 702, 704) 중에서 전력을 분배한다. 입력 네트워크(106)는 임피던스(706), 임피던스(708), 임피던스(710), 임피던스(712)를 포함한다. 임피던스(706)는 증폭기 입력(102)과 메인 스테이지(110)의 입력 사이에 연결되어 있다. 임피던스(706)는 입력(102)에서의 신호의 위상을 (N-2)×90°만큼 시프트한다. 임피던스(708)는 증폭기 입력(102)과 제 2 피크 스테이지(114)의 입력 사이에 연결되어 있다. 임피던스(708)는 입력(102)에서의 신호 위상을 90°만큼 시프트한다. 임피던스(710)는 증폭기 입력(102)과 피크 스테이지(702)의 입력 사이에 연결되어 있다. 임피던스(710)는 입력에서의 신호 위상을 (N-3)×90°만큼 시프트한다. 임피던스(712)는 증폭기 입력(102)과 피크 스테이지(704)의 입력 사이에 연결되어 있다. 임피던스(712)는 입력에서의 신호 위상을 (N-2)×90°만큼 시프트한다. 출력 네트워크(108)는 메인 스테이지(110)와 출력(104) 사이에 연결된 임피던스(406)를 갖고, 도 4의 증폭기(400) 및 도 6의 증폭기(600)를 참조해서 설명한 바와 같이 90°의 위상 시프트를 실행한다. 출력 네트워크(108)는 제 1 피크 스테이지(112)의 출력과 출력(104) 사이에서 직렬 배치된 (N-1) 임피던스(714, 716, …, 718, 720)를 더 포함한다. 증폭기(114, …, 702, 704)의 각각의 출력은 복수의 임피던스(714-720) 중 인접한 한 쌍 사이에 각각 연결되어 있다. 도면에서 명백한 바와 같이, N-웨이 도허티 증폭기(700)의 구조는 회로의 레이아웃을 최적화를 가능하게 하는 본질적인 규칙성 및 대칭성을 나타낸다.

Claims (5)

  1. 증폭기 입력(102) 및 증폭기 출력(104)을 갖는 N-웨이 도허티 증폭기(400; 600; 700)를 포함하는 전자 장치로서,
    N은 2보다 큰 정수이고,
    상기 증폭기는 차례로 배치된 메인 스테이지(110)와, (N-1)개의 피크 스테이지(112, 114, …, 702, 704)를 갖고,
    상기 (N-1) 피크 스테이지는 적어도 제 1 피크 스테이지(112)와 제 2 피크 스테이지(114)를 포함하고,
    상기 증폭기는, 상기 메인 스테이지의 제 1 입력과, 상기 피크 스테이지의 각각의 입력에, 상기 증폭기 입력을 연결하는 입력 네트워크(106)를 갖고,
    상기 증폭기는, 상기 메인 스테이지의 제 1 출력과, 상기 (N-1)개의 피크 스테이지의 각각의 출력을, 상기 증폭기 출력에 연결하는 출력 네트워크(108)를 갖고,
    상기 출력 네트워크는, 상기 메인 스테이지에 의해 경험되면 상기 제 1 출력과 상기 증폭기 출력 사이에서 90°의 제 1 위상 시프트를 갖는 제 1 임피던스(406)를 구현하고,
    상기 출력 네트워크는, 상기 (N-1) 피크 스테이지의 각각에 의해 경험되면 상기 각각의 피크 스테이지의 출력과 상기 증폭기 출력 사이에서 각각의 추가적인 위상 시프트들을 갖는 각각의 또 다른 임피던스(408, 410; 714, 716, …, 718, 720)를 구현하고,
    상기 피크 스테이지들 중 특정한 하나에 대한 상기 추가적인 위상 시프트들 중 각각의 특정한 하나는, 차례로 배치되는 다른 피크 스테이지의 다른 추가적인 위상 시프트보다 90°만큼 크고,
    상기 입력 네트워크는, 상기 증폭기 입력과 상기 메인 스테이지의 제 1 입력 사이에서 (N-2)×90°의 제 2 위상 시프트를 갖는 제 2 임피던스(402; 706)를 구현하고,
    상기 입력 네트워크는, 상기 증폭기 입력과 상기 각각의 피크 스테이지의 각각의 입력 사이에서 각각의 추가적인 위상 시프트들을 갖는 각각의 추가적인 임피던스(404; 708, 710, 712)를 구현하고,
    상기 피크 스테이지들 중 특정한 하나에 대한 상기 추가적인 위상 시프트들 중 각각의 특정한 하나는, 차례로 배치되는 이전의 피크 스테이지의 추가적인 위상 시프트보다 90°만큼 크고,
    상기 증폭기 입력과 상기 제 1 피크 스테이지 사이의 추가적인 위상 시프트는 0°인
    전자 장치.
  2. 제 1 항에 있어서,
    상기 제 1 임피던스, 상기 제 2 임피던스, 상기 또 다른 임피던스, 및 상기 추가적인 임피던스의 각각은 1/4파 전송선으로 각각 구현되는
    전자 장치.
  3. 제 2 항에 있어서,
    상기 N은 3인
    전자 장치.
  4. 제 1 항에 있어서,
    상기 N은 3인
    전자 장치.
  5. 제 4 항에 있어서,
    상기 출력 네트워크는,
    상기 제 1 출력과 신호 접지 사이의 제 1 캐패시터(602)와,
    상기 제 2 출력과 신호 접지 사이의 제 2 캐패시터(604)와,
    상기 제 3 출력과 신호 접지 사이의 제 3 캐패시터(606)와,
    상기 증폭기 출력과 신호 접지 사이의 제 4 캐패시터(608)와,
    상기 제 1 출력과 상기 증폭기 출력 사이의 제 1 인덕터(610)와,
    상기 제 2 출력과 상기 제 3 출력 사이의 제 2 인덕터(612)와,
    상기 제 3 출력과 상기 증폭기 출력 사이의 제 3 인덕터(614)를 포함하는
    전자 장치.
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