KR20100084113A - 전선 소스 및 드레인을 구비한 트랜지스터 - Google Patents

전선 소스 및 드레인을 구비한 트랜지스터 Download PDF

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Abstract

전계 효과 트랜지스터로서, 적어도 하나의 게이트(1), 절연체 층(2), 드레인(3), 소스(4), 상기 소스(4)와 상기 드레인(3)을 연결하는 반도체 물질(50)을 포함하고, 각각의 상기 게이트(1) 및 상기 절연체 층(2)은 상기 소스(4), 상기 드레인(3) 및 상기 반도체 물질로 구성된 어셈블리를 둘러싸고, 상기 절연체 층(2)은 상기 게이트(1)와 상기 어셈블리 사이에 배열된다.
상기 드레인(3) 및 상기 소스(4)는 각각 평행하게 배열되며 서로 떨어져 있는, 제1 및 제2 전기 전도체로 구성되고, 상기 제1 및 제2 전기 전도체는 그 전체 경계에 걸쳐 그리고 최소한 그 길이의 일부에 걸쳐 상기 반도체 물질(50)로 둘러싸이게 된다.
전선, 소스, 드레인, 게이트, 전도체

Description

전선 소스 및 드레인을 구비한 트랜지스터{TRANSISTOR WITH WIRE SOURCE AND DRAIN}
본 발명은 전계 효과 트랜지스터(field-effect transistor)에 관한 것이다.
더욱 상세하게는, 본 발명과 관련한 전계 효과 트랜지스터는 적어도 하나의 게이트(gate), 절연체, 드레인(drain), 소스(source), 상기 드레인에서 상기 소스를 분리하는 반도체 물질을 포함하고, 각각의 상기 게이트 및 상기 절연체는 상기 소스, 상기 드레인 및 상기 반도체 물질로 구성된 어셈블리(assembly)를 둘러싸고, 상기 절연체는 상기 게이트와 상기 어셈블리 사이에 배열된다.
트랜지스터의 설계는, 특히 소형화 연구에 있어서, 서로 다른 기준이, 특히 필수적인 성능, 및 제작에 사용되는 기술이 고려된다.
트랜지스터를 제작하는 기술은 바람직하게는 정확하고 저비용이어야 한다.
평면형 전계 효과 트랜지스터의 성능은 트랜지스터의 드레인과 소스를 연결 하는 전도 채널의 기하학적 배열에 특히 의존한다. 예를 들면, ID로 표시되는, 드레인 전류는, 채널 폭 W 와 채널 길이 L 과의 비율(W/L)에 특히 의존한다. 향상된 드레인 전류 ID를 획득하는 방법은 예를 들면, 드레인과 소스 사이에 과도한 전위 VDS를 적용하지 않고, 드레인과 소스 사이의 전기장 E를 증가하도록 채널의 길이 L을 감소시키는 것(E=VDS/L)을 포함한다.
더욱이, 트랜지스터의 기하학적 배열과 관련하여, 에지(edge) 효과와 같은, 바람직하지 않은 효과가 발생할 수 있고 트랜지스터 성능을 감소시킬 수 있다.
이러한 필요를 만족시키기 위해서, US 2005/0253134는 우수한 W/L 비율 및 에지 효과를 감소시키는 원기둥 구조의 "로우 게이트(low gate)" 트랜지스터를 제안하였다. 더욱 상세하게, 대체적인 종래 기술의 하나에 따르면, 트랜지스터는 반도체의 층에 적층된(deposited) 섬유질(fiber)에 기초하고, 섬유질의 중심부는 비어있다. 드레인 및 소스 전극은 섬유질 축에 대하여 대칭적으로, 반도체 층의 내부 가장자리에 구현된다. 어셈블리는 절연 층으로 둘러싸이도록 구성되고, 게이트를 형성하는 층은 상기 절연 층의 외부 가장자리 전체에 걸쳐 적층된다.
종래 기술의 방법은 섬유질을 따라 트랜지스터의 길이를 조정하는 것으로 우수한 W/L 비율을 제공할 수 있지만, 이러한 방법은 복잡하고 고비용 제작 기술이 필요하다.
본 명세서에서, 본 발명은 종래 기술에서 제안한 것과 다른 아키텍처를 제공하는 전계 효과 트랜지스터를 제안하고, 이는 더욱 간단하게 그리고 더욱 저비용 제작 기술로 구현될 수 있다.
본 발명은 트랜지스터의 우수한 성능 비율을 제공하면서, 저비용으로 제작가능하고 복잡하지 않은 구조를 갖는 전계 효과 트랜지스터를 제공하는데 그 목적이 있다.
본 발명의 목적은 적어도 하나의 게이트, 절연체 층, 드레인, 소스, 상기 소스를 상기 드레인에 연결하는 반도체 물질을 포함하고, 각각의 상기 게이트 및 상기 절연체 층은 상기 소스, 상기 드레인 및 상기 반도체 물질로 구성된 어셈블리를 둘러싸고, 상기 절연체 층은 상기 게이트와 상기 어셈블리 사이에 배열되는 전계 효과 트랜지스터를 제공하는 것이다.
본 발명에 따르면, 상기 드레인 및 상기 소스는 각각 평행하게 배열되며 서로 떨어져 있는, 제1 및 제2 전기 전도체로 구성되고, 상기 제1 및 제2 전도체는 그 전체 경계에 걸쳐 그리고 최소한 그 길이의 일부에 걸쳐 상기 반도체 물질 층으로 둘러싸여 있다.
즉, 반도체로 코팅된 두 개의 전기 전도체는 각각 트랜지스터의 드레인 및 소스를 구성한다. 상기 두 전도체는 서로 평행하게 배열되고, 전도 채널의 길이에 따라 떨어져 있다. 상기 조립체는 상기 게이트를 구성하는 전도체로 둘러싸인 절연체에 내장된다.
이러한 형태에서, 상기 두 전도체 사이에 위치한 반도체의 두께로 한정되는 트랜지스터의 길이는 더욱 일정하게 되고 매우 얇을 수 있다.
바람직하게는, 트랜지스터의 길이는 반도체 층의 두께와 동일하다; 예를 들면 그 길이는 10 나노미터 내지 1 마이크로미터 이다.
바람직하게는, 트랜지스터의 폭은 상기 제1 또는 제2 전도체의 길이와 동일하다.
일 실시형태에 따르면, 상기 제1 및 제2 전도체는 원기둥 형태이고, 상기 게이트 또한 원기둥의 전도체일 수 있다.
전선(wire) 또는 원기둥 아키텍처는 대용량 전하를 수용하는 표면을 제공하는 이점을 갖고, 이에 따라 향상된 전기적 성능을 갖게 된다. 특히, 드레인에 근접하는 모든 전하가 수집되지만, 이에 반하여 평면형 구조에서는, 소스 맞은편의 표면과 드레인 사이 지역에서의 전하만 수집된다.
더욱이, 소스는 드레인과 평행하고 드레인과 소스에 돌출된 부분이 없다는 것으로, 에지 효과는 제한되고, 채널 장애가 감소하며, 이에 따라 채널의 연속성 및 전기적 동질성을 이루게 한다.
부가적으로, 채널에 걸쳐 게이트 전압 VG로 전하를 만족하도록 제어하기 위해서는, 절연체의 용량 COX는 가능한 커야하고, 절연체의 두께 EOX는 가능한 얇아야하고 절연체를 구성하는 물질의 유전체 상수 εOX는 가능한 커야한다. 예를 들면, 상기 절연체의 두께는 100 나노미터 이상일 수 있다.
본 발명에 따른 트랜지스터는 전선 또는 원기둥 등과 같은 구조가 될 수 있으므로, 구조를 복잡하지 않게 구현할 수 있고 한정된 공간 내에서도 거리 등의 비율을 일정하게 유지할 수 있으며 구조의 특성상 넓은 표면에 걸쳐 전하를 수집할 수 있어 향상된 전기적 특성을 가질 수 있는 효과가 있다.
도 1 내지 도 3을 참조한, 본 발명의 일 실시형태에 따른 전계 효과 트랜지스터는:
- 트랜지스터의 드레인(3)을 구성하는 제1 전기 전도체,
- 및 트랜지스터의 소스(4)를 구성하는 제2 전기 전도체
를 포함한다.
상기 드레인(3) 및 상기 소스(4)는 금속 또는 전도성 물질에 기초하는 전선으로 구성될 수 있고, 예를 들면 50 마이크로미터의 지름을 갖는 은 전선(silver wire)이다.
또한 상기 트랜지스터는 바람직하게는 10 나노미터 내지 1 마이크로미터의 두께를 갖고, 상기 제1 및 제2 전도체의 전체 경계에 걸쳐 그리고 최소한 그 길이의 일부에 걸쳐 둘러싸며, 상기 제1 및 제2 전도체가 평행하고 떨어져 있도록 하는 반도체 층(50)을 포함한다. 상기 반도체 층은, 유기물 타입으로, 예를 들어 톨루엔 에 희석된 펜타신(pentacene)과 같은, 다결정질 중합체(polycrystalline polymer)이다.
상기 트랜지스터는 100 나노미터 이상의 두께를 갖고, 상기 소스(4), 상기 드레인(3) 및 상기 반도체 층(5)으로 구성된 어셈블리를 둘러싸는 절연체 층(2)을 포함하고, 상기 트랜지스터의 게이트(1)를 구성하며, 상기 절연체 층(2)을 둘러싸는 금속 층을 더욱 포함한다. 그러나, 상기 절연체의 전기적인 강도가 특별히 크다면, 그 두께는 얇아질 수 있다.
상기 절연체 층은, 폴리이미드, 폴리스티렌, 불소중합체(fluoropolymer), PVP(polyvinylphenol), PMMA(polymethylmethacrylate), 또는 이와 같은 유기 물질로 구성될 수 있고, 상기 게이트(1)는 금속 또는 전도성 물질에 기초한 원기둥일 수 있다.
따라서, 이러한 형태에 따르면, 상기 트랜지스터가 작동할 때, 트랜지스터의 전도 채널(5)이 생성되며 이는 상기 제1 및 제2 전도체 사이에 위치한 반도체 층으로 구성되고, 그 길이 L 은 상기 두 전도체 사이에 위치한 반도체 층의 두께로 한정되고, 그 폭 W 는 대개 상기 제1 또는 제2 전도체의 길이와 동일하다. 따라서 우수한 W/L 비율(폭 W는 크고 길이 L은 짧은)을 전기 전도체의 길이 및 반도체 층의 두께를 조정하는 것으로 얻을 수 있다.
드레인의 원형 형태에 대해 더욱 고려할 필요가 있다: 이렇게 특별한 형태이기 때문에, 실제로 채널의 폭은 W 보다 커지게 되는데, 전하가, 소스의 맞은편 부분뿐만 아니라, 드레인의 가장자리 전체에 걸쳐서 수집되기 때문이다.
트랜지스터의 전선 또는 원기둥 아키텍처는 대용량 전하를 수용하는 표면을 제공하는 이점을 갖도록 구현되고, 이에 따라 향상된 전기적 성능을 갖게 된다. 더욱이, 상기 드레인과 상기 소스는 평행하기 때문에, 채널은 전기적으로 한정되고 에지 효과와 같은 와류(parasitic) 효과에 방해받지 않는다.
본 발명에 따라 제안되는 트랜지스터는 클린 룸(clean room) 및 리소그래피(lithography, 석판술) 기술과 같은, 번거롭고 고비용의 마이크로전자공학 제작 기술을 필요로 하지 않는다. 실제로, 본 발명의 트랜지스터는 예를 들어 직물(textile) 분야의 제작 기술을 사용하여 저비용으로 제작될 수 있는데, 예를 들어 콘택트(contact) 또는 잉크제트 인쇄와 같은 인쇄 기술로, 또는 스핀(spin)-코팅으로 적층될 수 있는, 중합체와 같은, 유기 물질이 사용되기 때문이다.
더욱이, 이러한 형태는 동일한 타입의 다른 트랜지스터와 상호연결을 용이하게 한다. 이러한 결과를 위해, 해야할 것은 도 4에 도시된 바와 같이, 전도체들의 하나를 연장시켜서 그것들을 서로 연결하는 것이다.
이러한 경우, 상기 드레인(3) 전선들은 구조의 한쪽으로 연장되고, 단일한 전도체 전선(13)에 서로 연결된다. 추론적으로, 상기 소스(4) 전선들은 구조의 다른 한쪽으로 연장되고, 단일한 전도체 전선(14)에 서로 연결된다. 도면 부호 15는 절연체 전선을 표시하기 위해 사용되었고, 연속적인 두 트랜지스터 사이에 산재된다. 직물 구조의 본 발명 트랜지스터 결합이 보이는데, "수동(passive)" 섬유질 및 "능동(active)" 섬유질을 나타내고 있다.
따라서 본 발명의 트랜지스터는 매우 저 비용으로 응용되고, 예를 들어 직물 산업에서, 특히 단기 수명-주기 플렉서블 기판(flexible substrate)의 대규모 표면 영역에 사용된다.
본 발명의 다른 특징 및 이점들은 정보 전달을 목적으로 하고 결코 제한적으로 해석되지 않는 이하의 설명과 첨부한 도면을 참조하여 명확하게 나타난다.
도 1은 본 발명의 일 실시형태에 따른 트랜지스터를 구성하는 서로 다른 층의 투시도이다.
도 2는 도 1에 나타난 트랜지스터의 분해도이다.
도 3은 본 발명의 일 실시형태에 따른 트랜지스터의 횡단면도이다.
도 4는 본 발명 트랜지스터들의 결합을 직물 구조를 통해 도식적으로 나타낸 것이다.

Claims (6)

  1. 적어도 하나의 게이트(1), 절연체 층(2), 드레인(3), 소스(4), 상기 소스(4)와 상기 드레인(3)을 연결하는 반도체 물질(50)을 포함하고, 상기 게이트(1) 및 절연체 층(2)은 각각 상기 소스(4), 드레인(3) 및 반도체 물질로 구성된 어셈블리를 둘러싸고, 상기 절연체 층(2)은 상기 게이트(1)와 상기 어셈블리 사이에 배열되는 전계 효과 트랜지스터에 있어서,
    상기 드레인(3) 및 상기 소스(4)는 각각 평행하게 배열되고 서로 분리되어 있는 제1 및 제2 전기 전도체로 구성되고, 상기 제1 및 제2 전기 전도체는 전체 둘레에 그리고 적어도 길이의 일부에 걸쳐 상기 반도체 물질(50)의 층으로 둘러싸이는 것을 특징으로 하는 전계 효과 트랜지스터.
  2. 제1항에 있어서,
    상기 반도체 물질(50)의 층의 두께와 동일한 길이(L)를 갖는 것을 특징으로 하는 전계 효과 트랜지스터.
  3. 제1항 또는 제2항에 있어서,
    상기 트랜지스터는 10 나노미터와 1 마이크로미터 사이의 길이(L)를 갖는 것 을 특징으로 하는 전계 효과 트랜지스터.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제1 및 제2 전기 전도체의 길이와 동일한 폭(W)을 갖는 것을 특징으로 하는 전계 효과 트랜지스터.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 제1 및 제2 전기 전도체는 원기둥 형태인 것을 특징으로 하는 전계 효과 트랜지스터.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 절연체 층(2)은 100 나노미터 이상의 두께를 갖는 것을 특징으로 하는 전계 효과 트랜지스터.
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