KR101474335B1 - 유기 전계효과 트랜지스터 및 이 트랜지스터의 제조방법 - Google Patents

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Abstract

이 유기 전계효과 트랜지스터는 유기 반도체 물질로 이루어진 반도체층(10)을 포함한다. 반도체층의 제1 부피 내 전하 캐리어의 이동성 μsup는 반도체층의 제2 부피 내 전하 캐리어의 이동성 μmf 보다 10배 더 크고, 제1 부피는 게이트 전극에 가장 가까이 있는 반도체층의 부피의 10%에 상응하고, 제2 부피는 드레인 전극 및 소스 전극에 가장 가까이 있는 반도체층의 부피의 10%에 상응한다.

Description

유기 전계효과 트랜지스터 및 이 트랜지스터의 제조방법{ORGANIC FIELD-EFFECT TRANSISTOR AND METHOD OF FABRICATING THIS TRANSISTOR}
본 발명은 유기 전계효과 트랜지스터 및 이 트랜지스터를 제조하는 방법에 관한 것이다.
현재 알려져 있는 유기 전계효과 트랜지스터는 아래의 구성을 포함한다:
- 드레인 전극 및 소스 전극,
- 드레인 전극과 소스 전극 사이에 배치된 유기 반도체 물질로 이루어진 반도체층,
- 하나 이상의 게이트 전극 및,
- 게이트 전극과 반도체층 사이에 배치되어, 반도체층과 직접 접촉하는 전기절연층
전이가 게이트 전극에 가해지면, 반도체층에 있는 전하 캐리어는 반도체층과 절연물질 사이의 경계면에 집중되어, 반도체층에 가두어지게 된다. 전하 캐리어의 이러한 집중현상으로 인해 전도 채널이 형성되며, 이 전도 채널은 트랜지스터를 "온"상태에 있도록 하는 특성이 있다.
유기 전계효과 트랜지스터는 유기 반도체 물질을 이용하여 제조된다. 이러한 유기 전계효과 트랜지스터는 약자로 OFET라고 부르기도 한다.
유기 반도체 또는 유기 반도체 물질은 크리스탈이나 중합체 형태의 유기 복합물이며, 무기 반도체와 유사한 성질을 나타낸다. 이러한 성질은 전자와 정공에 의한 전도를 포함하고, 또한 에너지 갭이 존재하는 것을 포함한다. 이러한 물질로 인해 유기 전자장치가 생겨나게 되었다.
유기 반도체 내의 전하 캐리어의 이동성 μ는 자기장이 없고 정상상태 영역에 있을 때 아래의 방정식으로 정의된다:
Figure 112010008518962-pct00001
= μ
Figure 112010008518962-pct00002
(0)
위 방정식에서:
-
Figure 112010008518962-pct00003
는 유기 반도체내 전하 캐리어의 속도이고,
-
Figure 112010008518962-pct00004
는 영구 정전기장이다.
이동성 μ는 초당 볼트당 제곱센티미터(cm2V-1s-1)로 표시된다.
유기 반도체의 전하 캐리어의 이동성은 현재, 무기 반도체의 이동성보다 아래에 있다; 20-35 cm2V-1s-1정도이며, 반면 무기 반도체의 경우에는 103 cm2V-1s-1이다. 전하 캐리어의 이동성과 물질의 전기전도성 σ은 비례관계가 있어, 아래와 같이 표현된다:
σ = pqμ (1)
여기에서:
- q는 전하 캐리어의 전하이고,
- p는 전하 캐리어의 체적 농도이며,
- μ는 전하 캐리어의 이동성이다.
Ion/Ioff 비율은 트랜지스터의 품질을 특정하는 척도 중 하나이다. 이 Ion/Ioff 비율은, 트랜지스터가 "온" 상태에 있을 때 트랜지스터를 흐르는 전류 Ion의 세기를, 트랜지스터가 오프상태 또는 "차단" 상태에 있을 때 똑같은 조건에서 똑같은 트랜지스터를 흐르는 전류 Ioff의 세기와 비교한 비율이다. 특히, 전류 강도 Ion과 전류 강도 Ioff는 드레인과 소스 사이의 동일한 전압 Vds로 측정된다.
잘 알려져 있는 유기 트랜지스터에서, 반도체층은 이동성이 마이크로미터의 단위로 반도체 전체에 걸쳐서 균일한 단일의 동일한 유기 반도체를 이용하여 제조된다.
손상시키지 않으면서 수십초동안 트랜지스터를 통과하는 최대 전류 강도 Ion을 증가시키기 위해, 최고 이동성을 갖는 유기 반도체를 사용하려고 여러가지 시도를 하고 있다. 예를 들어, 이동성이 10-1 cm2V-1s-1 또는 1 cm2V-1s-1을 넘는 유기 반도체가 있다; 이러한 반도체는 반도체층을 만드는데 사용될 수 있다.
그러나, 소정의 기하학적 구조를 갖는 트랜지스터에 대해, 최대 전류 강도 Ion을 증가시킨다고 해서, 캐리어 전하 이동성과 전도성 사이의 비례관계 때문에 Ion/Ioff 비율이 증가하는 것은 아니다. 실제로, 대부분의 유기 반도체의 경우, 이동성이 높으면 높을수록, 물질의 전도성이 더 증가하고, 따라서 전류 Ioff도 증가한다. 이 때,드레인 전극 및 소스 전극의 마주하는 표면 사이의 거리 L과 드레인 전극과 소스 전극을 나누는 채널의 길이 W가 일정하게 유지되는 경우, 트랜지스터의 기하학적 구조는 일정하게 유지될 수 있다. 이러한 매개변수 L과 W는 아래에서 보다 구체적으로 설명하도록 한다.
유기 트랜지스터는 현재 약 105에서 최고조에 이르는 Ion/Ioff 비율을 갖는다.
본 발명은 따라서 Ion/Ioff 비율을 증가시키도록 향상된 구조를 갖는 유기 트랜지스터를 제공하는 것을 목적으로한다.
본 발명의 목적은 반도체 물질이 균일하지 않은 유기 트랜지스터, 또는 보다 구체적으로 전하 캐리어 이동성이 드레인 전극과 소스 전극과 게이트 전극을 분할하는 반도체 물질의 부피 전체에 있어서 균일하지 않은 유기 트랜지스터를 제공하는 것이다.
본 발명에 의하면, 게이트에 가장 가까운 반도체층의 제1 부분 내의 전하 캐리어의 이동성 μsup는 드레인 전극 및 소스 전극에 가장 가까이 있는 반도체층의 제2 부분 내의 전하 캐리어의 이동성 μinf를 초과한다. 제1 부분은 따라서 제2 부분과 게이트 전극 사이에 배치되고, 반면에 제2 부분은 제1 부분과 드레인 전극 및 소스 전극 사이에 배치된다.
한 실시예에 따르면, 제1 부분은 제1 부분을 게이트 전극과 분리시키는 절연층과 접촉하고, 제2 부분은 드레인 전극 및 소스 전극과 접촉하며 드레인 전극과 소스 전극 사이에 배치되고 뿐만 아니라 제1 부분과 제2 부분 사이에 배치된다. 제1 부분은 또한 절연층과 제2 부분 사이에 배치된다.
본 발명의 한 실시예에 따르면, 이동성 μinf 와 μsup 를 동일한 조건에서 측정하는 경우, 반도체층의 제1 부분의 전하 캐리어의 이동성 μsup는 반도체층의 제2 부분의 전하 캐리어의 이동성 μinf 보다 X배 더 크며, X는 10보다 크다. 이 실시예에서, 제1 부분은 상기 게이트 전극에 가장 가까이 있는 반도체층의 부피의 적어도 10%에 상당하고, 제2 부분은 상기 드레인 전극 및 소스 전극에 가장 가까이 있는 반도체층의 부피의 적어도 10%에 상당한다.
상기 트랜지스터에서, 제2 부분은 제1 부분을, 드레인 전극 및 소스 전극과 물리적으로 격리시킨다. 제2 부분은 따라서 드레인 전극 및 소스 전극과, 게이트 전극 사이에 물리적으로 배치되어 있다. 제2 부분은 또한 드레인 전극과 소스 전극 사이에 적어도 부분적으로 배치되어 있다. 따라서, "오프" 상태에서, 전도 경로는 드레인 전극과 소스 전극 사이에 생성되고, 이동성 μinf 는 더 낮아진다. 제2 부분에 의해, 전체 반도체층에서 이동성이 μsup 와 동일한 경우보다 더 낮은 전류 Ioff를 얻을 수 있다.
반대로, "온" 상태에서, 제1 부분은 트랜지스터가 "온" 상태에 있을 때 전도 채널이 생성되는 곳에 배치되어 있다. 제1 부분은 이동성 μinf 보다 훨씬 더 높은 이동성 μsup 를 갖는다. 따라서, 전하 캐리어가 드레인 전극과 소스 전극 사이에 흐를 때의 속도는 이동성이 반도체층 부피 전체에서 μinf 보와 동일한 경우보다 훨씬 더 높다. 따라서, 전류 Ion의 강도가 증가하게 된다. 그 결과, Ion/Ioff 비율은, 그리고 유기 전계효과 트랜지스터의 성능은 제1 부분 및 제2 부분을 함께 사용함으로써 현저하게 향상된다.
이 유기 트랜지스터에 대한 실시예는, 아래의 특징을 하나 이상 포함할 수 있다:
제1 부분은 아래의 구성을 포함한다:
- 제1 부분의 90% 이상을 차지하는 이동성 μsup를 갖는 유기 반도체 물질의 매트릭스와,
- 매트릭스 전체에 균일하게 분포되어 있고 제1 부분의 10% 이상을 차지하는 이동성 μsup2를 갖고, 최소 폭이 10nm를 초과하여 제1 서브층의 이동성 μsup이 이동성 μsup1보다는 이동성 μsup2에 더 가까운, 무기 반도체 입자;
반도체층은 아래의 구성을 포함한다:
- 전압이 게이트 전극에 가해질 때 전도 채널의 50% 이상을 차지하고 절연층과 접촉하는 이동성 μsup를 갖는 유기 반도체 물질의 제1 서브층과,
- 제1 서브층을 드레인 전극 및 소스 전극과 물리적으로 분리하도록 제1 서브층과 상기 드레인 전극 및 소스 전극 사이에 배치된 이동성 μinf를 갖는 유기 반도체 물질의 제2 서브층;
반도체층은 제1 서브층와 제2 서브층만 포함하며, 이 두 서브층은 직접 물리적으로서로 접촉하며, 전하 캐리어의 이동성은 두 서브층 사이의 경계면에서 이동성 μinf로부터 μsup로 갑작스럽게 변한다;
X는 100을 초과하고 바람직하게는 1000을 넘는다;
제1 부분은 전도 채널의 부피의 80% 이상을 포함한다;
선형 영역에서 측정된 이동성 μinf는 10-3cm2V-1s-1미만 이고, 선형 영역에서 측정된 이동성 μsup는 10-1cm2V-1s-1을 초과하고, 선형 영역은 드레인 전극과 소스 전극 사이의 전압 VDS가 트렌지스터를 "온"상태로 유지하기 위해 게이트 전극에 가하는 전압 VG와 동일하거나 작은 영역이다.
유기 트랜지스터의 실시예들은 또한 다음과 같은 장점을 갖고 있다:
- 제1 서브층의 유기 반도체에, 무기 반도체 입자를 통합시킴으로써, 가요성을 유지하면서 유기 반도체의 이동성을 향상시킬 수 있음,
- 각각 제1 부분 및 제2 부분을 제조하도록 제1 서브층과 제2 서브층을 사용함으로써, 트랜지스터의 제조를 용이하게 함,
- 전체 두께 부분에 있어서 이동성이 균일한 제1 서브층과 제2 서브층만 사용함으로써 제조를 단순화시킴,
- 100 또는 1000을 넘는 X의 값을 선택함으로써, Ion/Ioff 비율을 증가시킴,
- 주로 전도 채널이 나타나는 영역에 제1 부분을 배치함으로써, 제1 부분에 대해 사용되는 것과 동일한 유기 반도체만으로 반도체층을 제조하는 경우에 얻을 수 있는 경우와 비슷한 전류 Ion을 얻을 수 있음.
본 발명의 목적은 또한 유기 전계효과 트랜지스터를 제조하는 방법을 제공하는 것이며, 이 방법은 아래의 단계를 포함한다:
- 드레인 전극 및 소스 전극을 제조하는 단계와,
- 상기 드레인 전극 및 소스 전극 사이에 있는 유기 반도체 물질로 구성된 반도체층을 제조하는 단계와,
- 전압 VG가 게이트 전극에 가해질 때 드레인 전극 및 소스 전극 사이의 반도체층 내에 전도 채널을 생성하여 트랜지스터를 "오프" 상태에서 "온"상태로 스위칭할 수 있도록, 반도체층 내에서 이동 전하 캐리어의 밀도를 증가시키는 전계를 생성할 수 있는 하나 이상의 게이트 전극을 제조하는 단계와,
- 상기 게이트 전극과 반도체층 사이에 배치되어 있고, 반도체층과 직접 접촉하는 전기 절연층을 제조하는 단계.
이 방법은 반도체층을 제조하는 단계가:
- 이동성 μsup를 갖는 유기 반도체 물질로 구성된 반도체층의 제1 부분을 제조하는 단계와,
- 이동성 μinf를 갖는 유기 반도체 물질로 구성된 반도체층의 제2 부분을 제조하는 단계를 포함하는 것을 특징으로 하며,
이동성 μinf와 이동성 μsup가 동일한 조건에서 측정될 때, 제1 부분 내의 전하 캐리어의 이동성 μsup는 제2 부분 내의 전하 캐리어의 이동성 μinf보다 X 배 더 크고, 이때 X는 10 이상이며, 제1 부분은 상기 게이트 전극에 가장 가까이 있는 반도체층의 부피의 10%에 상당하고, 제2 부분은 상기 드레인 전극 및 소스 전극에 가장 가까이 있는 반도체층의 부피의 10%에 상당한다.
본 발명은 첨부된 도면과 아래에서 예시적으로 제공되는 설명내용을 보면 보다 쉽게 이해할 수 있다.
도 1은 유기 전계효과 트랜지스터의 제1 실시예를 나타내는 개략도이다.
도 2는 도 1의 트랜지스터를 제조하는 방법의 흐름도이다.
도 3은 유기 반도체의 캐리어 이동성을 측정하는 셋업을 나타내는 도면이다.
도 4는 게이트 전압 VG의 여러가지 값에 대한 드레인 전극 및 소스 전극 사이에 가해지는 전압 VDS에 따른, 도 1의 트랜지스터를 통과하는 전류의 강도 변화를 나타내는 그래프이다.
도 5는 유기 트랜지스터의 다른 실시예를 나타내는 도면이다.
도면에서, 동일한 구성요소에 대해서는 동일한 도면부호를 사용하고 있다.
당업자에게 잘 알려진 성질과 기능들은 아래에서 상세하게는 설명하지 않도록 한다.
도 1은 유기 전계효과 트랜지스터(2)의 수직 단면도이다. 트랜지스터(2)는 기판(4)을 포함하며, 이 기판 위에서 직접 소스 전극(6)과 드레인 전극(8)을 제작한다. 소스 전극 및 드레인 전극은 거리 L인 폭을 갖는 채널에 의해 서로 이격되어 있다. 거리 L은 전극(6, 8)을 분리함에 있어서 가장 짧은 최단거리이다. 트랜지스터(2)의 반응시간을 개선하도록 최단 거리 L을 선택하는데, 이 거리는 10㎛ 미만인 것이 바람직하다.
반도체층(10)은 전극(6, 8) 위에 놓인다. 이 층(10)은 물리적으로 그리고 전기적으로 전극(6, 8)과 직접 접촉하며, 전극(6, 8) 사이의 공간을 채우게 된다. "직접 접촉"이라는 표현은 어떤 특정의 중간층을 이용하지 않고 접촉이 이루어진다는 사실을 의미한다. 전기 절연층과 전극(6, 8)을 분리시키는 층(10)의 최소 두께 e는 10nm 내지 400nm이다. 이때, 이 두께는 트랜지스터(2)를 형성하는 여러가지 전극과 층이 놓여져 있는 기판(4)의 표면에 대하여 수직하는 수직방향 Z를 따라 측정된다.
반도체층(10)은 하부의 서브층(12)으로 형성되며, 그 위에 상부의 서브층(14)이 겹쳐 있다.
하부 서브층(12)은 전극(6, 8)과 전기적으로 그리고 물리적으로 직접 접촉하고 있으며, 전극(6, 8)을 분리하는 공간을 채우고 있다. 서브층(12)의 상부표면은 서브층(14)의 하부표면과 전기적으로 그리고 물리적으로 직접 접촉하고 있다.
하부 서브층(12)의 부피는 전극(6, 8)에 가장 가까이 있는 반도체층(10)의 부피의 10% 이상을 차지한다. 예를 들어, 이를 위해 전극(6, 8) 중 하나를 서브층(14)과 분리시키는 서브층(12)의 최소 두께 einf는 또한 두께 e의 10% 이상을 차지하게 되는데, 다만 두께 e의 90%를 넘지는 않는다. 예를 들어, 여기에서 두께 einf는 두께 e의 절반으로 되어 있다.
서브층(12)의 두께 einf는 10 nm 내지 300 nm이다.
비슷하게, 서브층(14)의 부피는 게이트 전극에 가장 가까이 있는 반도체층(10)의 부피의 10% 이상을 차지한다. 예를 들어, 이를 달성하기 위해, 전기 절연층을 서브층(14)과 분리시키는 서브층(14)의 최소 두께 esup는 또한 두께 e의 10% 이상을 나타내는데, 다만 두께 e의 90%를 넘지는 않는다. 예를 들어, 여기에서 두께 esup는 두께 e의 절반으로 되어 있다.
방향 Z에 수직하는 수평면에서 서브층(12)의 치수는 전극(6, 8)과 이 전극을 분리하는 채널을 수용하기에 충분할 정도로 되어 있다. 따라서, 서브층(12)은 서브층(14)을 전극(6, 8)과 물리적으로 격리시키게 된다.
서브층(14)은, 트랜지스터(2)의 게이트 전극에 전위가 가해질 때 형성되는 전도 채널의 부피의 50% 이상이 서브층(14)에 의해 점유될 수 있도록, 충분히 크게 되어 있다. 예를 들어, 서브층(14)의 수평면의 치수는 서브층(12)의 측면방향 치수와 같게 되도록 정해진다. 따라서, 서브층(14)은 전도 채널의 부피 전체를 차지하고 있다.
서브층(12)의 부피의 90% 이상, 바람직하게는 99%이상은 이동성 μinf를 갖는 유기 반도체 물질로 구성되어 있다. 서브층(12)을 제조하는 데 사용되는 유기 반도체 물질은 더 낮은 이동성, 즉 이동성이 10-3cm2V-1s-1 미만이 되도록 정해진다. 예를 들어, 유기 반도체 물질은 폴리티오펜이다. 서브층(14)은 서브층(12) 위에서 직접 생성된다. 이 서브층(14)의 부피의 90% 이상, 바람직하게는 99%이상은 이동성 μsup를 갖는 유기 반도체 물질로 구성되어 있다. 서브층(14)을 제조하는 데 사용되는 유기 반도체 물질은 더 높은 이동성, 즉 이동성이 10-1cm2V-1s-1 미만이 되도록 정해진다. 이동성 μsup는 바람직하게 100을 초과한다.
예를 들어, 여기에서 서브층(14)은 이동성이 약 1cm2V-1s-1인 펜타신으로 제조된다.
서브층(14)의 부피는 트랜지스터(2)가 "온" 상태에 있을 때 전극(6, 8) 사이의 전도 채널의 부피의 50%이상, 바람직하게는 80%이상을 차지한다. 이때, 서브층(14)의 부피는 전도 채널의 부피의 99% 이상을 차지한다.
서브층(12) 또는 서브층(14)의 전체 부피에 있어서, 이동성 μinf 또는 μsup는 일정하다. 전기 절연층 또는 유전층(20)이 서브층(14)의 상부에 제공된다. 이 층(20)의 하부표면은 서브층(14)의 상부표면과 물리적으로 직접 접촉하고 있다. 이 층(20)에 의해 게이트 전극(22)을 반도체 서브층(10)과 전기적으로 절연시킬 수 있게 된다.
트랜지스터(2)의 성능을 향상시키기 위해, 층(20)은 가능한 한 가장 높은 커패시턴스 Ci를 가지도록 구축될 수 있다. 이를 위해, 수직방향의 두께는 가능한 한 작게 되어 있다. 그 두께는 보통 100nm 미만이다. 반대로, 상대 유전율 εr은 가능한 한 높게 되어 있다.
게이트 전극(22)은 거의 전극(6)과 전극(8)을 나누는 공간 위에 배치되어 있다. 이 게이트 전극은 서브층(14) 내에 전도 채널을 생성하기 위해, 층(10)과 층(20) 사이의 경계면에서 전하 캐리어의 밀도를 증가시키는 전기장을 생성할 수 있다. 그러나, 층(20)이 전기 절연체인 경우, 움직일 수 있는 전하 캐리어는 층(10)과 똑같은 측면에만 배타적으로 배치되어 있다. 전도 채널의 방향 Z에서의 두께는 보통 4nm 미만이며, 보통 2nm 미만이다. 전도 채널에 의해 전하는 전극(6)과 전극(8) 사이에서 흘러갈 수 있는데, 이는 전압이 이 전극 사이에 가해질 때 발생한다. 이 상태에서, 트랜지스터(2)는 "온" 상태에 있다라고 말한다. 반대로, 전압이 전극(22)에 가해지지 않을 때 전도 채널은 생성되지 않고, 따라서 전압 VDS가 전극(6)과 전극(8) 사이에 가해질 때 매우 약한 전류 Ioff 만이 전극(6)과 전극(8) 사이에서 흐를 수 있다. 이때, 트랜지스터(2)를 "오프"상태에서 "온"상태로 스위칭하도록 전극(22)에 가해지는 전압 VG는 음(negative)의 값이다.
층(10)이 이동성 μinf 또는 μsup를 갖는 유기 반도체 물질로만 제조된 경우와 비교하여, 트랜지스터(2)의 Ion/Ioff 비율을 개선하기 위해, 서브층(14)의 물질은 그 이동성 μsup가 이동성 μinf 보다 10배 이상 더 높게 되도록 선택된다. 서브층(14)의 물질은 바람직하게, 이동성 μsup가 100 μinf 또는 1000 μinf 보다 더 크도록, 심지어는 105 μinf 보다 더 크도록 선택된다. 실제로, μsup/μinf 비율이 더 높으면 높을 수록, Ion/Ioff 비율은 더 좋아진다.
도 2는 트랜지스터(2)를 제조하는 방법을 보여준다. 단계(40)에서, 기판(4)이 준비되어 트랜지스터를 제조함에 있어서 기초부분으로서 사용될 수 있다.
단계(42)에서, 전극(6, 8)은 기판(4) 위에 생성된다. 예를 들어, 단계(42)에서, 전극(6, 8)은 기판(4) 위에 배치되거나 또는 도핑하는 방법을 이용하여 기판(4)에 심을 수 있다.
그 후, 단계(44)에서, 서브층(12)이 전극(6, 8)과 기판(4) 위에 놓인다. 예를 들어, 단계(44)에서 서브층(12)은 임플란트에 의해 놓여지거나 생성된다.
일단 서브층(12)이 생성되면, 서브층(14)은 단계(46)에서 서브층(12) 위에 놓여진다. 예를 들어, 서브층(14)은 단계(46)에서 임플란트에 의해 서브층(12) 위에 놓여지거나 생성된다.
절연층(20)은 단계(48)에서 서브층(14) 위에 놓인다. 이 절연층은 예를 들어 어닐링에 의해 생성되거나 증착에 의해 배치된다.
그 후, 단계(50)에서, 전극(22)은 절연층(20) 위에 놓인다. 전극(22)은 사진석판술(photolithography) 또는 물리적 마스킹에 의해 절연층(20) 위에 생성된다.
마지막으로, 이렇게 제조된 트랜지스터(2)는 "온" 상태와 "오프" 상태 사이에서 스위칭 성능을 확인하기 위해 단계(52)에서 전기적인 테스트를 받게 된다.
트랜지스터(2)에서 소스 전극(6)과 드레인 전극(8)은 반도체층(10) 및에 배치되어 있다. 이러한 구조는 "상부 접촉"이라고 부른다.
도 3은 셋업장치(60)의 사시도로서, 유기 반도체 물질로 만들어진 층의 캐리어 이동성을 측정하는데 사용된다.
이 셋업장치는 드레인 전극(64)과 소스 전극(66)과 게이트 전극(68)이 장착된 유기 트랜지스터(62)를 포함한다. 셋업장치는 또한 전극(64)과 전극(66) 사이에 연결된 DC 전압 VDS 소스(70)와, 전극(68)에 전기적으로 연결된 DC 전압 VG 소스(72)를 포함한다.
마지막으로, 셋업장치(60)는 전극(64, 66) 사이에 흐르는 전류 IDS를 측정할 수 있는 전류계(74)를 포함한다.
보다 구체적으로, 트랜지스터(62)는 기판(80)으로 형성되며, 이 기판에는 게이트 전극(68)이 놓인다. 전기 절연물질로 만들어진 층(82)인 전극(68)과 전극(64, 66) 사이에 위치된다. 층(82)은 X 및 Y 방향에 평행하는 수평면에 형성되어 있다. 층(82)의 두께는 수직 방향으로 일정하며 알려져 있다.
전극(64, 66)은 층(82) 위에 직접 배치되어 있다.
각각의 전극(64, 66)은 바(84, 86)로 형성되어 있고, 각각의 바는 X 방향에 평행한다. 또한, 전극(64)은 핑거(90 내지 93)를 포함하며, 이 핑거는 전극(66)의 바(86) 쪽을 향해 Y 방향으로 서로 평행하게 뻗어나간다. 이 핑거(90 내지 93)는 핑거상호간의 간극으로 X 방향으로 서로 분리되어 있다.
전극(66)은 또한 핑거(94 내지 96)를 포함하며, 이 핑거는 바(84)쪽으로 향하여 Y 방향으로 서로 평행하게 뻗어나간다.
핑거(94 내지 96)는 각각 핑거(90 내지 93)에 의해 형성되는 각각의 핑거상호간의 간극으로 배치되어 있다.
전극(66)의 대응하는 표면과 마주하는 전극(64)의 표면들은 일정한 거리만큼 서로 이격되어 있고, 이 거리는 L로 표현되어 있다. 또한, 전극(64 내지 66)의 마주하는 표면 사이의 간격은 채널을 형성하고(도 3에 사선으로 표시됨), 이 채널은 핑거(90 내지 93) 및 핑거(94 내지 96) 사이에서 지그재그로 형성되어 있다.
입력부로부터 출력부까지 측정한, 핑거(90 내지 96) 사이에서 지그재그로 되어 있는 채널의 길이는 W로 표시되어 있다. 길이 W는 서로 마주하는 전극(64, 66)의 표면의 길이와 거의 동일하다.
유기 반도체 물질로 제조된 층(100)은 전극(64, 66) 위에 있고, 이 물질의 이동성은 측정될 것이다. 도 3에, 이 층(100)의 일부분만 표시되어 있다. 이 층(100)은 또한 전극(64, 66) 사이의 간극을 채우며, 특히 이 간극에 의해 채널이 형성된다. 층(100)은 균일한 이동성을 갖는데, 즉 그 이동성은 Z 방향에 있어서 변하지 않는다. 여기에서, 층(100)의 이동성은 Z 방향으로 그 깊이에 따라 달라지지 않는다는 것도 알 수 있다.
장치(60)를 이용하여, 게이트에 가해지는 전압 VG에 대해, 전극(64, 66) 사이에 가해지는 전압 VDS 에 따라 전류 IDS의 강도 변화를 그래프로 나타낼 수 있다.
도 4에 -60V 및 -50V에 해당하는 전압 VG의 곡선이 개략적으로 도시되어 있다.
이 곡선에서는 두 개의 영역을 정의할 수 있는데, 두 영역은 선형 영역과 정상상태 영역이다. 선형 영역에서, 전류 IDS의 강도는 전압 VDS에 직접적으로 비례한다.
반대로, 포화 영역에서, 이러한 비례관계는 더이상 적용되지 않는다.
도 4에서, 전압 VDS는 Ul로 표시된 지점을 넘어가면 더 이상 선형 영역이 아니다.
선형 영역에서, 반도체 물질(100)의 이동성은 아래의 방정식에 의해 결정된다:
Figure 112010008518962-pct00005
(2)
이 방정식에서:
- gm은 선형 영역에서 전압 VDS와 전류 IDS의 강도 사이에서의 비례 계수에 해당하는 트랜스컨덕턴스(전도성)이고,
- L과 W는 각각 채널의 폭과 길이로서 전극(64, 66) 사이에서 지그재그로 되어 있고,
- Ci는 게이트 전극(68)과 전극(64, 66) 사이에 있는 절연층(82)으로 형성된 커패시터의 커패시턴스이고,
- VDS는 이동성을 측정하는 전극(64, 66) 사이의 전압이다.
위에서 제공된 이동성 값에 대한 예는 선형 영역에서 이동성을 측정하는 경우에 대한 것이다.
그러나, 전압 VDS가 게이트 전극(68)에 동시에 가해지는 전압 VG를 초과할 때, 비선형 영역에서 유기 반도체 물질의 이동성을 측정할 수도 있다.
도 5는 유기 트랜지스터(110)의 제2 실시예를 나타낸다. 트랜지스터(110)는 반도체층(10)이 반도체층(112)로 바뀌었다는 점을 제외하고는 트랜지스터(2)와 똑같다. 이때, 반도체층(112)은 또한 하부 서브층에 겹쳐진 상부 서브층(114)으로 형성되어 있다. 상부 서브층과 하부 서브층은 예를 들어 서브층(14, 12)과 동일한 물질로 이루어져 있다. 그러나, 이때 하부 서브층은 두 부분(116A, 116B)으로 형성되어 있다. 부분(116A)은 물리적으로 전극(6)을 서브층(114)과 분리시킨다.
부분(116B)은 전극(8)을 서브층(114)과 물리적으로 분리시킨다. 트랜지스터(2)와 대조적으로, 부분(116A, 116B)은 물리적으로 서로 떨어져 있다. 예를 들어, 부분(116A, 116B)을 분할하는 공간(118)은 서브층(114)의 물질과 동일한 유기 반도체 물질로 채워져 있다.
다른 실시예도 있을 수 있다. 예를 들어, 반도체 물질로 제조된 각각의 서브층은 상술한 것처럼 단일 유기 반도체 물질로 형성되거나, 다수의 유기 반도체 물질의 혼합물로 형성될 수 있다. 모든 경우, 반도체 물질로 이루어진 서브층 체적의 90% 이상, 바람직하게는 99% 이상은 유기 반도체 물질로 점유되거나 유기 반도체 물질의 혼합물로 점유된다. 유기 반도체 물질의 혼합물은 바람직하게 서브층 체적 전체에 걸쳐서 균일하다.
서브층(14, 114)의 경우, 반도체 물질이 차지하고 있는 서브층 부피의 전체 또는 적어도 일부분은 나노튜브 또는 전도성 실리콘 필라멘트와 같은 무기 입자를 포함할 수 있다. 유기 반도체 물질은 유기 반도체 물질의 매트릭스를 형성하며, 이 매트릭스에 무가 입자를 집어넣게 된다. 무기 입자는 유기 반도체 서브층 부피의 10% 미만을, 바람직하게는 1% 미만을 나타낸다. 나노튜브 또는 전도성 필라멘트의 직경은 10 nm를 넘으며, 바람직하게는 100 nm 미만이다. 나노튜브 또는 전도성 필라멘트의 길이는 10 nm를 초과하고, 바람직하게는 2 또는 5 ㎛ 보다 크다.
유기 반도체 물질의 매트릭스의 이동성 μsup1 보다 훨씬 더 큰 이동성 μsup2 를 갖는 입자를 주입함으로써, 이동성이 이동성 μsup1 보다 이동성 μsup2 에 더 가까운 유기 반도체 물질을 획득할 수 있다. 이런식으로, 매우 높은 이동성을 갖는 유기 반도체 물질을 생성할 수 있다. 이러한 물질은 서브층(14, 114)을 생성하는데 매우 유용하다.
여기에서 설명하는 실시예에서는, 층(20)은 전기 절연물질로 구성되어 있고, 이 전기 절연물질은 높은 상대 유전율, 즉 4 또는 5를 초과하는 상대 유전율을 갖는다. 그러나, 낮은 유전율, 즉 2 또는 3 미만의 유전율도 가능하다. 다른 실시예에서, 전기 절연층은 다수의 서브층으로 형성될 수 있고, 각각의 서브층은 상이한 상대 유전율을 갖는다. 층(20)은 유기 물질 또는 무기 물질로 이루어져 있을 수 있다.
이 때, 상술한 트랜지스터(2, 110)는 반도체층이 단지 두개의 서브층으로만 이루어진 특별한 경우를 제시하고 있다. 그러나, 유기 반도체 물질로 이루어진 하나 이상의 중간 서브층을 서브층(12, 14) 사이에 집어넣을 수도 있다. 전체 두께 einf 및 esup는 두께 e보다 얇다. 이 경우, 서브층(12, 14)과 중간층은 이동성의 순서로 서로의 윗면에 쌓이게 되어, 드레인 전극과 소스 전극으로부터 게이트 전극쪽으로 점점 증가하는 이동성의 구배를 생성하게 된다. "최상부 접촉부" 구조의 경우, 이동성의 구배는 Z 방향으로 증가한다.
일반적으로, 예를 들어, 유기 반도체 물질로 이루어진 서브층은 다른 서브층의 상부에 하나씩 올려지는 경우, 이동성은 한 서브층에서 다른 서브층으로 갈때 급격하게 변한다. 즉, Z 방향으로의 높이 z에 따른 이동성 μ의 추이(drift)를 보면, 두 개의 연속하는 서브층 사이의 각 경계면 레벨에서 극단적인 값이 생성되는 것을 알 수 있다. 이러한 실시예에서, 이동성 μ가 갑작스럽게 변하기 때문에 여러가지 서브층을 서로 구별할 수 있다.
극단적인 경우를 보면, 상부 서브층과 하부 서브층은 각각 유기 반도체 물질 시트의 스택으로 각각 형성되어 있고, 그 이동성은 각각의 시트내에서 균일하고 일정하다. 이 경우, 상부 서브층은 게이트 전극에 가장 가까이 있는 반도체층의 전체 부피의 10%로 이루어져 있다. 하부 서브층은 드레인 전극 및 소스 전극에 가장 가까운 반도체층의 부피의 10%로 이루어져 있다.
또는, 유기 반도체 물질의 여러가지 층은 이동성이 높이 z에 따라 이동성 μinf로부터 μsup로 점차적으로 변하는 단일 서브층으로 대체할 수 있다. 따라서, 높이 z에 따른 이동성 μ의 추이는 극단적인 값을 보여주지 않는다.
유기 반도체 물질은 P형 또는 N형일 수 있다. 이 유기 반도체 물질은 중합체 또는 크리스탈의 형태 일 수 있다. 예를 들어 제1 부분, 즉 서브층(14) 및 제2 부분, 즉 서브층(12)을 구성하는 반도체 물질은 똑같은 유형, 즉 N형 또는 P형의 도핑을 갖는 유기 반도체 물질로서 선택될 수 있다.
상술한 실시예에서, 소스 전극과 드레인 전극은 반도체층 하부에 위치되어 있다. 이러한 구조는 "정상부 접촉부"라고 부른다. 그러나, 이러한 "정상부 접촉부" 구조와 관련된 특정 케이스에서 언급한 모든 설명은, 즉, 소스 전극과 드레인 전극이 반도체층 위에 배치되어 있는 "하부 접촉부"로 알려진 구조에 똑같이 적용된다.
상술한 설명내용은 또한 층들과 전극이 쌓여있는 순서가 반대로 되어도 똑같이 적용할 수 있다. 예를 들어, 유기 트랜지스터가 기판(4)위에 놓인 게이트 전극인 유기 트랜지스터를 제조할 수 있다. 이 게이트 전극위에 아래와 같은 순서로, 전기 절연 물질의 층이 있고, 그 다음 반도체층이 있고, 마지막으로 소스 전극 및 드레인 전극이 있다. 이 구조에서, 게이트 전극이 바닥에 놓여 있는 경우, 이동성이 가장 높은 서브층이 이동성이 가장 낮은 서브층 밑에 위치된다.
바람직하게 소스 전극 및 드레인 전극은 도 3과 관련하여 설명한 것처럼, 교대로 형성된 핑거(digit)를 갖는다.

Claims (11)

  1. - 드레인 전극(6) 및 소스 전극(8)과,
    - 상기 드레인 전극 및 소스 전극 사이에 있는 유기 반도체 물질로 구성된 반도체층(10; 112)과,
    - 전압 VG가 게이트 전극에 가해질 때 드레인 전극 및 소스 전극 사이의 반도체층 내에 전도 채널을 생성하여 트랜지스터를 "오프" 상태에서 "온"상태로 스위칭할 수 있도록, 반도체층 내에서 이동 전하 캐리어의 밀도를 증가시키는 전기장을 생성할 수 있는 하나 이상의 게이트 전극(22)과,
    - 상기 게이트 전극(22)과 반도체층(10; 112) 사이에 배치되어 있고, 반도체층과 직접 접촉하는 전기 절연층(20)을 포함하는, 유기 전계효과 트랜지스터에 있어서,
    상기 게이트 전극에 가장 가까이 있는 상기 반도체층은, 상기 소스 전극 및 드레인 전극에 가장 가까이 있는 반도체층의 제2 부분의 이동성 μinf보다 더 큰 이동성 μsup를 갖는 제1 부분을 포함하고, 상기 제2 부분은 상기 제1 부분과 상기 소스 전극 및 드레인 전극과의 사이에 있는 것을 특징으로 하는 유기 전계효과 트랜지스터.
  2. 제1항에 있어서,
    상기 제1 부분은 상기 게이트 전극에 가장 가까이 있는 반도체층의 부피의 10%에 상당하고, 상기 제2 부분은 상기 드레인 전극 및 소스 전극에 가장 가까이 있는 반도체층의 부피의 10%에 상당하고, 상기 반도체층의 제1 부분 내의 전하 캐리어의 이동성 μsup는 상기 반도체층의 제2 부분 내의 전하 캐리어의 이동성 μinf보다 X 배 더 크고, X는 10 이상인 것을 특징으로 하는 유기 전계효과 트랜지스터.
  3. 제1항에 있어서,
    상기 반도체층(10; 112)은:
    - 상기 절연층과 접촉하고 상기 제1 부분을 구성하며, 이동성 μsup를 갖는 유기 반도체 물질의 제1 서브층(14; 114)과,
    - 상기 제2 부분을 구성하고 상기 제1 서브층과 상기 드레인 전극 및 소스 전극 사이에 있으며, 이동성 μinf를 갖는 유기 반도체 물질의 제2 서브층(12; 116A; 116B)을 포함하는 것을 특징으로 하는 유기 전계효과 트랜지스터.
  4. 제1항에 있어서,
    상기 제1 부분은:
    - 상기 제1 부분의 90% 이상을 차지하고 이동성 μsup를 갖는 유기 반도체 물질의 매트릭스와,
    - 상기 매트릭스 전체에 균일하게 분포되어 있고 상기 제1 부분의 10% 이상을 차지하는 이동성 μsup2를 갖고, 최소 폭이 10nm를 초과하는 무기 반도체 입자를 포함하는 것을 특징으로 하는 유기 전계효과 트랜지스터.
  5. 제3항에 있어서,
    상기 제1 서브층(14; 114)은 전압이 상기 게이트 전극에 가해질 때 전도 채널의 50% 이상을 차지하는 것을 특징으로 하는 유기 전계효과 트랜지스터.
  6. 제3항에 있어서,
    상기 반도체층은 제1 서브층 및 제2 서브층(12, 14; 114, 116A, 116B)만 포함하고, 이러한 두 서브층은 서로에 대해 직접 물리적으로 접촉하며, 전하 캐리어의 이동성은 두 서브층 사이의 경계면에서 이동성 μinf로부터 이동성 μsup로 변하는 것을 특징으로 하는 유기 전계효과 트랜지스터.
  7. 제2항에 있어서,
    상기 X는 100을 넘는 것을 특징으로 하는 유기 전계효과 트랜지스터.
  8. 제1항에 있어서,
    상기 제1 부분은 전도 채널의 부피의 80% 이상을 포함하는 것을 특징으로 하는 유기 전계효과 트랜지스터.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서,
    선형 영역에서 측정된 이동성 μinf는 10-3cm2V-1s-1미만 이고, 선형 영역에서 측정된 이동성 μsup는 10-1cm2V-1s-1을 초과하고, 선형 영역은 상기 드레인 전극과 상기 소스 전극 사이의 전압 VDS가 트렌지스터를 "온"상태로 유지하기 위해 게이트 전극에 가하는 전압 VG와 동일하거나 작은 영역인 것을 특징으로 하는 유기 전계효과 트랜지스터.
  10. 제1항에 있어서,
    상기 반도체층(10)의 이동성은, 상기 드레인 전극 및 소스 전극으로부터 상기 게이트 전극쪽으로 이동하면서, 갑작스러운 변화 없이 이동성 μinf로부터 이동성 μsup로 연속적으로 증가하는 것을 특징으로 하는 유기 전계효과 트랜지스터.
  11. 유기 전계효과 트랜지스터를 제조하는 방법으로서,
    - 드레인 전극 및 소스 전극을 제조하는 단계(42)와,
    - 상기 드레인 전극 및 소스 전극 사이에 있는 유기 반도체 물질로 구성된 반도체층을 제조하는 단계(44, 46)와,
    - 전압 VG가 게이트 전극에 가해질 때 드레인 전극 및 소스 전극 사이의 반도체층 내에 전도 채널을 생성하여 트랜지스터를 "오프" 상태에서 "온"상태로 스위칭할 수 있도록, 반도체층 내에서 이동 전하 캐리어의 밀도를 증가시키는 전계를 생성할 수 있는 하나 이상의 게이트 전극을 제조하는 단계와,
    - 상기 게이트 전극과 반도체층 사이에 배치되는 전기 절연층을 반도체층과 직접 접촉하도록 제조하는 단계(48)를, 포함하는 유기 전계효과 트랜지스터를 제조하는 방법에 있어서,
    상기 반도체층을 제조하는 단계는:
    - 이동성 μsup를 갖는 유기 반도체 물질로 구성된 반도체층의 제1 부분을 제조하는 단계(46)와,
    - 이동성 μinf를 갖는 유기 반도체 물질로 구성된 반도체층의 제2 부분을 제조하는 단계(44)로 이루어져 있고,
    상기 제1 부분 내의 전하 캐리어의 이동성 μsup는 상기 제2 부분 내의 전하 캐리어의 이동성 μinf보다 X 배 더 크고, X는 10 이상이고, 상기 제1 부분은 상기 게이트 전극에 가장 가까이 있는 반도체층의 부피의 10%에 상당하고, 상기 제2 부분은 상기 드레인 전극 및 소스 전극에 가장 가까이 있는 반도체층의 부피의 10%에 상당하는 것을 특징으로 하는 유기 전계효과 트랜지스터를 제조하는 방법.
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