KR101444880B1 - 전자 소자 및 그 제조방법 - Google Patents

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KR101444880B1
KR101444880B1 KR1020130082145A KR20130082145A KR101444880B1 KR 101444880 B1 KR101444880 B1 KR 101444880B1 KR 1020130082145 A KR1020130082145 A KR 1020130082145A KR 20130082145 A KR20130082145 A KR 20130082145A KR 101444880 B1 KR101444880 B1 KR 101444880B1
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최양규
이병현
최지민
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한국과학기술원
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    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H—ELECTRICITY
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    • H10N30/20—Piezoelectric or electrostrictive devices with electrical input and mechanical output, e.g. functioning as actuators or vibrators
    • H10N30/202—Piezoelectric or electrostrictive devices with electrical input and mechanical output, e.g. functioning as actuators or vibrators using longitudinal or thickness displacement combined with bending, shear or torsion displacement

Abstract

실시 형태는 전자 소자 및 그 제조 방법에 관한 것이다.
실시 형태에 따른 전자 소자는, 제1전극; 상기 제1전극과 이격되어 배치된 제2전극; 및 상기 제1전극 및 상기 제2전극 사이에 배치된 브릿지(bridge)부 및 상기 브릿지부의 일단과 연결된 지지부를 포함하는 전도층; 을 포함하고, 상기 브릿지부는 상기 제1전극 및 상기 제2전극 중 하나에 전기적으로 연결되고, 상기 지지부에서 상기 브릿지부의 일단과 연결된 부분은 상기 지지부의 측면과 중심선(center line)이 교차(cross)되는 부분이고, 상기 중심선은 상기 제1전극과 상기 제2전극 사이를 이등분(bisection)하는 선이다.

Description

전자 소자 및 그 제조방법{ELECTRONIC DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 전자 소자 및 그 제조방법에 관한 것으로, 보다 상세하게는 입력된 정보의 예측이 어려운 특성을 가지는 전자 소자 및 그 제조방법에 관한 것이다.
전자 소자는 전자(electron)의 전도(conduction)에 의해서 여러 동작을 할 수 있는 소자(device)로서, 트랜지스터, 다이오드 및 태양 전지와 같은 소자들을 포함한다. 현재의 전자 소자들은 NEMS(Nano Electro Mechanical System) 기술을 이용하여 나노(nano) 갭(gap)을 가진 전자 소자의 구현이 가능하게 되었고, 현재에는 나노 크기의 전자 소자에 정보(data)를 입력할 수 있게 되었다.
종래의 전자 소자는 정보를 입력할 때 인위적(artificial)으로 정보를 입력하기 때문에 일정한 규칙성(regularity)을 가지게 되고, 상기 규칙성에 의해 전자 소자는 입력된 정보를 손쉽게 제어(control)할 수 있었다.
하지만, 종래의 전자 소자는 쉽고 빠르게 제어할 수 있는 반면 보안에는 취약한 문제점이 있었다. 구체적으로, 종래의 전자 소자는 인위적으로 정보를 입력하기 때문에 정보의 기록이 남는다. 또한, 종래의 전자 소자는 입력된 정보의 제어가 쉬운 만큼 상기 정보의 예측이 쉬웠다.
따라서, 이러한 문제점을 해결하기 위해 전자 소자의 제조 시 정보의 기록이 남지 않고, 정보의 예측이 어려운 전자 소자에 대한 연구가 필요하게 되었다.
본 발명은 일정한 규칙성을 갖지 않는 전자 소자 및 그 제조 방법을 제공한다.
또한, 본 발명은 입력된 정보의 예측이 어려운 특성을 가지는 전자 소자 및 그 제조방법을 제공한다.
실시 형태에 따른 전자 소자는, 제1전극; 상기 제1전극과 이격되어 배치된 제2전극; 및 상기 제1전극 및 상기 제2전극 사이에 배치된 브릿지(bridge)부 및 상기 브릿지부의 일단과 연결된 지지부를 포함하는 전도층; 을 포함하고, 상기 브릿지부는 상기 제1전극 및 상기 제2전극 중 하나에 전기적으로 연결되고, 상기 지지부에서 상기 브릿지부의 일단과 연결된 부분은 상기 지지부의 측면과 중심선(center line)이 교차(cross)되는 부분이고, 상기 중심선은 상기 제1전극과 상기 제2전극 사이를 이등분(bisection)하는 선이다.
한편, 실시 형태에 따른 전자 소자는, 실시 형태에 따른 전자 소자는, 제1전극; 상기 제1전극과 이격되어 배치된 제2전극; 및 상기 제1전극 및 상기 제2전극 사이에 배치된 브릿지(bridge)부 및 상기 브릿지부의 일단과 연결된 지지부를 포함하는 전도층; 을 포함하고, 상기 브릿지부는 상기 제1전극 및 상기 제2전극 중 하나에 전기적으로 연결되고, 상기 제1전극과 상기 브릿지부 사이에 배치된 하나 이상의 제1유전막; 및 상기 제2전극과 상기 브릿지부 사이에 배치된 하나 이상의 제2유전막; 을 더 포함한다.
여기서, 상기 브릿지부는 일단부 및 중앙부를 포함하고, 상기 일단부는 상기 지지부와 연결되고, 상기 중앙부는 상기 제1전극 및 상기 제2전극 중 어느 하나와 전기적으로 연결되고, 상기 일단부는 상기 중앙부가 연결된 전극 방향으로 휜(bent) 형상일 수 있다.
여기서, 상기 제1전극, 상기 제2전극 및 상기 지지부 아래에 배치된 절연층; 및 상기 절연층 아래에 배치된 기판; 을 더 포함하고, 상기 브릿지부는 상기 기판과 상기 절연층의 두께만큼 이격될 수 있다.
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여기서, 상기 지지부는 제1지지부 및 제2지지부를 포함하고, 상기 제1지지부는 상기 브릿지부의 일단에 연결되고, 상기 제2지지부는 상기 브릿지부의 타단에 연결될 수 있다.
여기서, 상기 브릿지부는 일단부, 타단부 및 중앙부를 포함하고, 상기 일단부는 상기 제1지지부와 연결되고, 상기 타단부는 상기 제2지지부와 연결되고, 상기 중앙부는 상기 제1전극 및 상기 제2전극 중 어느 하나와 전기적으로 연결되고, 상기 일단부 및 상기 타단부는 상기 중앙부가 연결된 전극 방향으로 휜 형상일 수 있다.
여기서, 상기 제1전극, 상기 제2전극 및 상기 전도층은 금속물질 및 반도체물질 중 적어도 하나를 포함하고, 상기 제1전극의 물질과 상기 제2전극의 물질은 서로 같을 수 있다.
여기서, 상기 제1전극의 일함수(work function)와 상기 제2전극의 일함수는 서로 같을 수 있다.
한편, 실시 형태의 다른 카테고리로서, 전자 소자의 제조방법은, 기판 상에 절연층을 형성하고, 상기 절연층 상에 전도층을 형성하는 단계; 상기 전도층을 패터닝(patterning)하여 브릿지부 및 상기 브릿지부의 일단에 위치하는 지지부를 형성하는 단계; 상기 절연층 상에 희생층(sacrificial layer), 제1전극 및 제2전극을 형성하는 단계; 상기 희생층, 상기 희생층 아래에 형성된 절연층 및 상기 브릿지부 아래에 형성된 절연층을 제거하는 단계; 및 용액을 상기 기판 상에 채우고, 상기 용액을 건조하는 단계; 를 포함하고, 상기 제1전극과 상기 브릿지부 사이의 거리는 상기 제2전극과 상기 브릿지부 사이의 거리와 같다.
여기서, 상기 용액은 모세관력(capillary force)에 의해 상기 제1전극과 상기 브릿지부 사이 및 상기 제2전극과 상기 브릿지부 사이에 침투되고, 상기 용액이 건조되면 상기 브릿지부는 정지마찰(stiction)현상에 의해 상기 제1전극 및 상기 제2전극 중 어느 하나와 전기적으로 연결할 수 있다.
여기서, 상기 제1전극 및 상기 제2전극을 형성하는 단계와 상기 희생층을 제거하는 단계 사이에는 화학적-기계적 연마(CMP, Chemical-Mechanical Polishing) 공정을 이용하여 상기 전도층, 상기 희생층, 상기 제1전극 및 상기 제2전극 중 적어도 하나를 평탄화하는 단계; 를 더 포함할 수 있다.
여기서, 상기 희생층, 상기 희생층과 접촉하는 절연층 및 상기 브릿지부와 접촉하는 절연층을 제거하는 단계와 상기 용액을 상기 기판 상에 채우고, 상기 용액을 건조하는 단계 사이에는 상기 브릿지부와 마주하는 상기 제1전극의 일면에 제1유전막을 형성하고, 상기 제1전극의 일면과 마주하는 상기 브릿지부의 일면에 제2유전막을 형성하고, 상기 제2전극과 마주하는 상기 브릿지부의 타면에 제3유전막을 형성하고, 상기 브릿지부와 마주하는 상기 제2전극의 일면에 제4유전막을 형성하는 단계; 를 더 포함할 수 있다.
여기서, 상기 제1유전막과 상기 제2유전막 사이의 거리는 상기 제3유전막과 상기 제4유전막 사이의 거리와 같을 수 있다.
여기서, 상기 제1전극, 상기 제2전극 및 상기 전도층은 금속물질 및 반도체물질 중 적어도 하나를 포함하고, 상기 제1전극의 물질과 상기 제2전극의 물질은 서로 같을 수 있다.
여기서, 상기 제1전극의 일함수와 상기 제2전극의 일함수는 서로 같을 수 있다.
실시 형태에 따른 전자 소자 및 그 제조방법은 정지마찰(stiction)현상을 이용하여 정보가 인위적으로 생성되지 않기 때문에 일정한 규칙성을 갖지 않는 이점이 있다.
또한, 실시 형태는 정지마찰현상을 이용하여 정보가 인위적으로 생성되지 않기 때문에 생성된 정보의 예측이 어려운 이점이 있다.
도 1a 및 도 1b는 제1실시 형태에 따른 전자 소자의 사시도이다.
도 2a는 도 1a에 도시된 a-a'선에 따른 단면도이고, 도 2b는 도 1a에 도시된 전자 소자의 상면도이고, 도 2c는 도 1b에 도시된 b-b'선에 따른 단면도이다.
도 3a는 도 1a에 도시된 전자 소자의 전류-전압 특성을 나타낸 그래프이고, 도 3b는 도 1b에 도시된 전자 소자의 전류-전압 특성을 나타낸 그래프이다.
도 4a 및 도 4b는 제2실시 형태에 따른 전자 소자의 사시도이다.
도 5a는 도 4a에 도시된 d-d'선에 따른 단면도이고, 도 5b는 도 4b에 도시된 e-e'선에 따른 단면도이다.
도 6a는 도 4a에 도시된 전자 소자의 전류-전압 특성을 나타낸 그래프이고, 도 6b는 도 4b에 도시된 전자 소자의 전류-전압 특성을 나타낸 그래프이다.
도 7a 및 도 7b는 제3실시 형태에 따른 전자 소자의 사시도이다.
도 8은 도 7a에 도시된 전자 소자의 상면도이다.
도 9a는 도 7a에 도시된 전자 소자의 전류-전압 특성을 나타낸 그래프이고, 도 9b는 도 7b에 도시된 전자 소자의 전류-전압 특성을 나타낸 그래프이다.
도 10a는 도 7a의 실제 예이고, 도 10b는 도 7b의 실제 예이다.
도 11a 및 도 11b는 제4실시 형태에 따른 전자 소자의 사시도이다.
도 12a는 도 11a에 도시된 전자 소자의 전류-전압 특성을 나타낸 그래프이고, 도 12b는 도 11b에 도시된 전자 소자의 전류-전압 특성을 나타낸 그래프이다.
도 13a 내지 도 13g는 도 11a 및 도 11b에 도시된 제4실시 형태에 따른 전자 소자의 제조과정을 도시한다.
도 14a는 도 13c에 도시된 f-f'선에 따른 단면도이고, 도 14b는 도 13f에 도시된 g-g'선에 따른 단면도이고, 도 14c는 도 13g에 도시된 h-h'선에 따른 단면도이다.
도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한, 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.
본 발명에 따른 실시 형태의 설명에 있어서, 어느 한 element가 다른 element의 " 상(위) 또는 하(아래)(on or under)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)(on or under)는 두 개의 element가 서로 직접(directly)접촉되거나 하나 이상의 다른 element가 상기 두 element사이에 배치되어(indirectly) 형성되는 것을 모두 포함한다. 또한 “상(위) 또는 하(아래)(on or under)”으로 표현되는 경우 하나의 element를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
이하 첨부된 도면을 참조하여 실시 형태에 따른 전자 소자와 그 제조방법을 설명한다.
이하에서는, 제1실시 형태 및 제2실시 형태를 참조하여 외팔보 구조(single clamped structure)의 전자 소자를 설명하도록 한다.
<제1실시 형태>
도 1a 및 도 1b는 제1실시 형태에 따른 전자 소자의 사시도이다. 또한, 도 2a는 도 1a에 도시된 a-a'선에 따른 단면도이고, 도 2b는 도 1a에 도시된 전자 소자의 상면도이고, 도 2c는 도 1b에 도시된 b-b'선에 따른 단면도이다.
구체적으로, 도 1a는 제1상태의 전자 소자(10)이고, 도 1b는 제2상태의 전자 소자(10')이다.
먼저 도 1a, 도 2a 및 도 2b를 참조하여 제1상태의 전자 소자(10)를 설명하면, 전자 소자(10)는 기판(100), 절연층(200), 전도층(300), 제1전극(510) 및 제2전극(520)을 포함할 수 있다.
기판(100)은 각종 고분자(polymer) 및 플라스틱(plastic) 중 적어도 어느 하나를 포함하는 기판을 의미하여, 이러한 기판은 당업계에 공지된 것들 중에서 당업자가 적의 선택하여 제한 없이 사용할 수 있다.
기판(100)은 형상, 구조, 크기 등에 대해서는 특별히 제한은 없고, 전자 소자의 용도, 목적 등에 따라서 적당히 선택할 수 있다. 일반적으로, 기판(100)의 형상으로서는 판상인 것이 바람직하다.
절연층(200)은 기판(100) 상에 배치된다. 절연층(200)은 부도체(insulator) 및 전기 전도도(electric conductivity)가 아주 작은 물질 중 하나를 포함할 수 있다.
전도층(300)은 제1전극(510)과 제2전극(520) 사이에 배치된 브릿지(bridge)부(350) 및 브릿지부(350)의 일단에 연결된 제1지지부(310)를 포함할 수 있다.
구체적으로, 도 2b에 도시된 바와 같이, 브릿지부(350)는 일단부(351), 타단부(353) 및 중앙부(355)를 포함할 수 있다. 일단부(351)의 일단은 제1지지부(310)와 연결되고, 일단부(351)의 타단은 중앙부(355)의 일단과 연결된다. 또한, 중앙부(355)의 타단은 타단부(353)의 일단과 연결된다. 그리고, 브릿지부(350)의 타단부(353) 및 중앙부(355)는 제1전극(510)과 전기적으로 연결된다. 여기서, 브릿지부(350)의 일단은 일단부(351)의 일단과 같을 수 있다. 또한, 브릿지부(350)의 타단은 타단부(353)의 타단과 같을 수 있다.
여기서, 제1지지부(310)에서 일단부(351)의 일단과 연결되는 부분은 제1지지부(310)의 측면과 중심선(center line, L)이 교차(cross)되는 부분일 수 있다. 여기서, 중심선(L)은 서로 이격된 제1전극(510)과 제2전극(520) 사이를 이등분(bisection)하는 선이다. 여기서, 브릿지부(350)의 일단부(351)는 제1전극(510) 방향으로 휜(bent) 형상일 수 있다.
여기서, 도 2b에서는 브릿지부(350)의 타단부(353)의 적어도 일부가 제1전극(510)과 연결된 것으로 도시되어 있으나, 브릿지부(350)의 타단부(353)의 전부가 제1전극(510)과 연결될 수 있고, 브릿지부(350)의 타단부(353)가 제1전극(510)과 연결되지 않을 수 있다.
또한, 브릿지부(350)는 기판(100) 상에 배치되고, 제1지지부(310)는 절연층(200) 상에 배치될 수 있다. 구체적으로, 도 2a에 도시된 바와 같이, 제1전극(510) 및 제2전극(520) 아래에는 절연층(200)이 배치되지만 브릿지부(350) 아래에는 절연층(200)이 배치되지 않는다. 따라서, 브릿지부(350) 아래에는 틈(c)이 형성될 수 있다. 여기서, 틈(c)는 절연층(200)의 두께일 수 있다.
여기서, 브릿지부(350)와 제1전극(510) 사이의 서로 붙어 있으려는 힘인 접촉력(adhesion force, contact force)은 브릿지부(350)와 제1전극(510) 사이의 서로 떨어지려는 힘인 복원력(restoring force)보다 크기 때문에 전기적으로 연결된 브릿지부(350)와 제1전극(510)은 영구적으로 연결된다. 따라서, 전자 소자(10)는 제1상태를 영구적으로 유지할 수 있다.
전도층(300)은 금속(metal)물질 및 반도체(semi-conductor)물질 중 하나를 포함할 수 있다.
제1전극(510) 및 제2전극(520)은 절연층(200) 상에 배치되고, 브릿지부(350)를 사이에 두고 각각 배치된다. 구체적으로, 제1전극(510)과 중심선(L) 사이의 거리(L1)는 제2전극(520)과 중심선(L) 사이의 거리(L2)와 같도록 배치된다. 또한, 제1전극(510)은 브릿지부(350)와 전기적으로 연결되고, 제2전극(520)은 브릿지부(350')와 이격된다. 제1전극(510) 및 제2전극(520)은 각각 금속물질 및 반도체물질 중 하나를 포함할 수 있다.
여기서, 제1전극(510) 및 제2전극(520)은 서로 같은 형상을 가질 수 있다. 또한, 제1전극(510) 및 제2전극(520)은 서로 같은 물질일 수 있다. 그리고, 제1전극(510) 및 제2전극(520)은 서로 같은 일함수(work function)를 가질 수 있다. 여기서, 일함수는 물질 내에 있는 전자 하나를 밖으로 끌어내는 데 필요한 최소의 일 또는 에너지이다.
제1전극(510)의 일함수는 전도층(300)의 일함수와 서로 같을 수 있고, 서로 다를 수 있다.
이하에서는 도 1b 및 도 2c를 참조하여 제2상태의 전자 소자(10')를 설명한다. 여기서, 제1상태의 전자 소자(10)와 동일한 구성 요소에 대한 설명은 생략한다.
전도층(300)은 제1전극(510)과 제2전극(520) 사이에 배치된 브릿지부(350') 및 브릿지부(350')의 일단에 연결된 제1지지부(310)를 포함할 수 있다.
브릿지부(350')와 제2전극(520) 사이의 서로 붙어 있으려는 힘인 접촉력은 브릿지부(350')와 제2전극(520) 사이의 서로 떨어지려는 힘인 복원력보다 크기 때문에 전기적으로 연결된 브릿지부(350')와 제2전극(520)은 영구적으로 연결된다. 따라서, 전자 소자(10')는 제2상태를 영구적으로 유지할 수 있다.
제1전극(510) 및 제2전극(520)은 절연층(200) 상에 배치되고, 브릿지부(350')를 사이에 두고 각각 배치된다. 구체적으로, 제2전극(520)은 브릿지부(350')와 전기적으로 연결되고, 제1전극(510)은 브릿지부(350')와 이격된다.
제1실시 형태에 따른 전자 소자는 도 1a에 도시된 바와 같이 브릿지부(350)와 제1전극(510)이 전기적으로 연결된 제1상태인 전자 소자(10)와, 도 1b에 도시된 바와 같이 브릿지부(350)와 제2전극(520)이 전기적으로 연결된 제2상태인 전자 소자(10') 중 어느 하나일 수 있다. 여기서, 전자 소자의 제1상태와 제2상태 중 어느 한 상태는 전자 소자의 제조 공정에서 결정될 수 있다. 전자 소자의 제조 공정은 도 13a 내지 도 13g에서 자세히 설명하도록 한다.
이하에서는 제1실시 형태에 따른 전자 소자의 제1상태 및 제2상태에 대한 전류-전압 특성을 도 3을 참조하여 설명하도록 한다.
도 3a는 도 1a에 도시된 전자 소자의 전류-전압 특성을 나타낸 그래프이고, 도 3b는 도 1b에 도시된 전자 소자의 전류-전압 특성을 나타낸 그래프이다.
구체적으로, 도 3a의 가로축에 도시된 VG1은 제1전극(510)에 인가되는 바이어스(bias) 전압이고, 세로축에 도시된 IG1은 제1전극(510)에서 전도층(300)으로 흐르는 전류이다. 또한, 도 3b의 가로축에 도시된 VG2는 제2전극(520)에 인가되는 바이어스 전압이고, IG2는 제2전극(520)에서 전도층(300)으로 흐르는 전류이다.
도 1a 및 도 3a에 도시된 바와 같이, 제1상태인 전자 소자(10)는 브릿지부(350)와 전기적으로 연결된 제1전극(510)에 바이어스 전압(VG1)을 인가하면 제1전극(510)과 전도층(300) 사이에 전류(IG1)가 흐른다.
도 1b 및 도 3b에 도시된 바와 같이, 제2상태인 전자 소자(10')는 브릿지부(350')와 전기적으로 연결된 제2전극(520)에 바이어스 전압(VG2)을 인가하면 제2전극(520)과 전도층(300) 사이에 전류(IG2)가 흐른다.
이와 같이, 제1실시 형태에 따른 전자 소자는 제1전극(510)과 제2전극(520) 중 적어도 하나에 전압을 인가하여, 측정되는 전류의 유무에 따라 전자 소자가 제1상태인지 제2상태인지를 판단할 수 있다.
<제2실시 형태>
도 4 내지 도 6에 도시된 전자 소자를 구성하는 구성요소들 중 제1실시 형태와 동일한 구성요소는 동일한 도면번호를 사용하였다. 이하에서는, 제1실시 형태와 다른 점을 중심으로 설명하도록 한다.
도 4a 및 도 4b는 제2실시 형태에 따른 전자 소자의 사시도이다. 또한, 도 5a는 도 4a에 도시된 d-d'선에 따른 단면도이고, 도 5b는 도 4b에 도시된 e-e'선에 따른 단면도이다. 구체적으로, 도 4a는 제1상태의 전자 소자(20)이고, 도 4b는 제2상태의 전자 소자(20')이다.
도 4a 및 도 5a를 참조하여 제1상태의 전자 소자(20)를 설명하면, 전자 소자(20)는 기판(100), 절연층(200), 전도층(300), 제1전극(510), 제2전극(520) 및 제1 내지 제4유전막(610, 620, 630, 640)을 포함할 수 있다.
제1 내지 제4유전막(610, 620, 630, 640)은 정전기장(electrostatic field)을 가할 때 전기 편극(electric polarization)은 생기지만 이를 통해서 직류전류가 흐르지 않게 하는 물질을 포함할 수 있다.
제1 내지 제4유전막(610, 620, 630, 640)은 제1전극(510), 제2전극(520) 및 브릿지부(350) 사이에 각각 배치된다. 구체적으로, 브릿지부(350)와 마주하는 제1전극(510)의 일면에 제1유전막(610)이 배치되고, 제1전극(510)의 일면과 마주하는 브릿지부(350)의 일면에 제2유전막(620)이 배치될 수 있다. 또한, 제2전극(520)과 마주하는 브릿지부(350)의 타면에 제3유전막(630)이 배치되고, 브릿지부(350)의 타면과 마주하는 제2전극(520)의 일면에 제4유전막(640)이 배치될 수 있다.
여기서, 도 4a 및 도 5a에서는 4개의 유전막이 사용되는 것으로 도시되어 있으나, 2개 유전막이 사용될 수 있다. 구체적으로,제1전극(510)과 브릿지부(350) 사이에 1개의 유전막이 배치되고, 브릿지부(350)와 제2전극(520) 사이에 1개의 유전막이 배치될 수 있다.
이하에서는 도 4b 및 도 5b를 참조하여 제2상태의 전자 소자(20')를 설명한다. 여기서, 제1상태의 전자 소자(20)와 동일한 구성 요소에 대한 설명은 생략한다.
제1 내지 제4유전막(610, 620, 630, 640)은 제1전극(510), 제2전극(520) 및 브릿지부(350) 사이에 각각 배치된다. 구체적으로, 브릿지부(350')와 마주하는 제1전극(510)의 일면에 제1유전막(610)이 배치되고, 제1전극(510)의 일면과 마주하는 브릿지부(350')의 일면에 제2유전막(620)이 배치될 수 있다. 또한, 제2전극(520)과 마주하는 브릿지부(350')의 타면에 제3유전막(630)이 배치되고, 브릿지부(350')의 일면과 마주하는 제2전극(520)의 타면에 제4유전막(640)이 배치될 수 있다.
제2실시 형태에 따른 전자 소자는 도 4a에 도시된 바와 같이 브릿지부(350)와 제1전극(510)이 제1유전막(610) 및 제2유전막(620)을 통해 전기적으로 연결된 제1상태인 전자 소자(20)와, 도 4b에 도시된 바와 같이 브릿지부(350')와 제2전극(520)이 제3유전막(630) 및 제4유전막(640)을 통해 전기적으로 연결된 제2상태인 전자 소자(20') 중 어느 하나일 수 있다. 여기서, 전자 소자의 제1상태와 제2상태 중 어느 한 상태는 전자 소자의 제조 공정에서 결정될 수 있다. 전자 소자의 제조 공정은 도 13a 내지 도 13g에서 자세하게 설명하도록 한다.
이하에서는 제2실시 형태에 따른 전자 소자의 제1상태 및 제2상태에 대한 전류-전압 특성을 도 6을 참조하여 설명하도록 한다.
도 6a는 도 4a에 도시된 전자 소자의 전류-전압 특성을 나타낸 그래프이고, 도 6b는 도 4b에 도시된 전자 소자의 전류-전압 특성을 나타낸 그래프이다.
도 6a 및 도 6b를 참조하면, 제2실시 형태에 따른 전자 소자는 제1실시 형태에 따른 전자 소자와 비슷한 전류-전압 특성을 보인다.
구체적으로, 제2실시 형태에 따른 전자 소자의 전류는 유전막을 통해 흐른다. 따라서, 제2실시 형태에 따른 전자 소자는 제1실시 형태에 따른 전자 소자의 최대 전류보다 상대적으로 낮은 최대 전류를 보인다.
또한, 제2실시 형태에 따른 전자 소자의 제1전극(510)과 브릿지부(350)는 제1 및 제2유전막(610, 620)을 통해 연결된다. 따라서, 제2실시 형태에 따른 전자 소자는 제1실시 형태에 따른 전자 소자의 전류의 기울기보다 상대적으로 낮은 전류의 기울기를 보인다.
이와 같이, 제2실시 형태에 따른 전자 소자는 제1실시 형태에 따른 전자 소자와 비슷한 특성을 보이지만, 제2실시 형태에 따른 전자 소자는 제1실시 형태에 따른 전자 소자보다 적은 전류가 흐르는 이점이 있다.
또한, 제2실시 형태에 따른 전자 소자는 전극과 브릿지부 사이에 유전막이 배치되므로, 제2실시 형태에 따른 전자 소자는 다이오드(diode)로 사용될 수 있다.
이하에서는, 제3실시 형태 및 제4실시 형태를 참조하여 양팔보 구조(double clamped structure)의 전자 소자를 설명하도록 한다.
<제3실시 형태>
도 7 내지 도 9에 도시된 전자 소자를 구성하는 구성요소들 중, 제1실시 형태와 동일한 구성요소는 동일한 도면번호를 사용하였다. 이하에서는, 제1실시 형태와 다른 점을 중심으로 설명하도록 한다.
도 7a 및 도 7b는 제3실시 형태에 따른 전자 소자의 사시도이다. 또한, 도 8은 도 7a에 도시된 전자 소자의 상면도이다.
구체적으로, 도 7a는 제1상태의 전자 소자(30)이고, 도 7b는 제2상태의 전자 소자(30')이다.
먼저 도 7a 및 도 8을 참조하여 제1상태의 전자 소자(30)를 설명하면, 전자 소자(30)는 기판(100), 절연층(200), 전도층(300), 제1전극(510) 및 제2전극(520)을 포함할 수 있다.
전도층(300)은 제1전극(510)과 제2전극(520) 사이에 배치된 브릿지부(350), 브릿지부(350)의 일단에 연결된 제1지지부(310) 및 브릿지부(350)의 타단에 연결된 제2지지부(320)를 포함할 수 있다.
구체적으로, 도 8에 도시된 바와 같이, 브릿지부(350)는 일단부(351), 타단부(353) 및 중앙부(355)를 포함할 수 있다. 일단부(351)의 일단은 제1지지부(310)와 연결되고, 일단부(351)의 타단은 중앙부(355)의 일단과 연결된다. 또한, 중앙부(355)의 타단은 타단부(353)의 일단과 연결되고, 타단부(353)의 타단은 제2지지부(320)와 연결된다. 그리고, 브릿지부(350)의 중앙부(355)는 제1전극(510)과 전기적으로 연결된다.
여기서, 제1지지부(310)에서 일단부(351)의 일단과 연결되는 부분은 제1지지부(310)의 측면과 중심선(L)이 교차되는 부분일 수 있다. 또한, 제2지지부(310)에서 타단부(353)의 타단과 연결되는 부분은 제2지지부(310)에서 중심선(L)이 교차되는 부분일 수 있다. 여기서, 브릿지부(350)의 일단부(351)는 제1전극(510) 방향으로 휜 형상일 수 있다. 또한, 브릿지부(350)의 타단부(353)는 제1전극(510) 방향으로 휜 형상일 수 있다.
이하에서는 도 7b를 참조하여 제2상태의 전자 소자(30')를 설명한다. 여기서, 제1상태의 전자 소자(30)와 동일한 구성 요소에 대한 설명은 생략한다.
전도층(300)은 제1전극(510)과 제2전극(520) 사이에 배치된 브릿지부(350'), 브릿지부(350')의 일단에 연결된 제1지지부(310) 및 브릿지부(350')의 타단에 연결된 제2지지부(320)를 포함할 수 있다.
제3실시 형태에 따른 전자 소자는 도 7a에 도시된 바와 같이 브릿지부(350)와 제1전극(510)이 전기적으로 연결된 제1상태인 전자 소자(30)와, 도 7b에 도시된 바와 같이 브릿지부(350)와 제2전극(520)이 전기적으로 연결된 제2상태인 전자 소자(30') 중 어느 하나일 수 있다. 여기서, 전자 소자의 제1상태와 제2상태 중 어느 한 상태는 전자 소자의 제조 공정에서 결정될 수 있다.
이와 같이, 제3실시 형태에 따른 전자 소자는 지지부가 둘인 양팔보로 형성되기 때문에 하나의 지지부가 외력 기타 다른 이유에 의해 손상되더라도 상기 전자 소자의 동작이 가능하다. 따라서, 제3실시 형태에 따른 전자 소자는 내구성이 향상되므로, 전자 소자의 신뢰성을 확보할 수 있다.
이하에서는 제3실시 형태에 따른 전자 소자의 제1상태 및 제2상태에 대한 전류-전압 특성을 도 9을 참조하여 설명하도록 한다.
도 9a는 도 7a에 도시된 전자 소자의 전류-전압 특성을 나타낸 그래프이고, 도 9b는 도 7b에 도시된 전자 소자의 전류-전압 특성을 나타낸 그래프이다.
구체적으로, 도 9a 및 도 9b의 가로축에 도시된 VG1은 제1전극(510)에 인가되는 바이어스 전압이고, VG2는 제2전극(520)에 인가되는 바이어스 전압이다. 또한, 도 9a 및 도 9b의 세로축에 도시된 ID는 제1지지부(310)와 제2지지부(320) 사이에 흐르는 전류이다.
도 9a 및 도 9b를 참조하면, 제1지지부(310)는 소스(source)전극일 수 있고, 제2지지부(320)는 및 드레인(drain)전극일 수 있다. 제1지지부(310)와 제2지지부(320) 사이에는 제2지지부(320)에서 인가되는 전압에 의한 전류가 흐를 수 있다.
도 9a에 도시된 바와 같이, 전자 소자(30)는 브릿지부(350)와 전기적으로 연결된 제1전극(510)에 바이어스 전압(VG1)을 인가하면 전류(ID)가 증가한다. 또한, 전자 소자(30)는 제2전극(520)에 바이어스 전압(VG2)을 인가하면 전류(ID)의 변화가 없다.
도 9b에 도시된 바와 같이, 전자 소자(30')는 제1전극(510)에 바이어스 전압(VG1)을 인가하면 전류(ID)의 변화가 없다. 또한, 전자 소자(30')는 브릿지부(350')와 전기적으로 연결된 제2전극(520)에 바이어스 전압(VG2)을 인가하면 전류(ID)가 증가한다.
이와 같이, 제3실시 형태에 따른 전자 소자는 제1전극(510)과 제2전극(520) 중 적어도 하나에 전압을 인가하여 측정되는 전류의 변화 유무에 따라 전자 소자가 제1상태인지 제2상태인지를 판단할 수 있다.
도 10a는 도 7a의 실제 예이고, 도 10b는 도 7b의 실제 예이다.
구체적으로, 도 10a는 제1상태인 전자 소자(30)의 주사 전자 현미경(Scanning Electron Microscope)사진이다.
또한, 도 10b는 제2상태인 전자 소자(30')의 주사 전자 현미경사진이다.
<제4실시 형태>
도 11 및 도 12에 도시된 전자 소자를 구성하는 구성요소들 중, 제3실시 형태와 동일한 구성요소는 동일한 도면번호를 사용하였다. 이하에서는, 제3실시 형태와 다른 점을 중심으로 설명하도록 한다.
도 11a 및 도 11b는 제4실시 형태에 따른 전자 소자의 사시도이다. 구체적으로, 도 11a는 제1상태의 전자 소자(40)이고, 도 11b는 제2상태의 전자 소자(40')이다.
도 11a 및 도 11b에 도시된 바와 같이, 제4실시 형태에 따른 전자 소자는 기판(100), 절연층(200), 전도층(300), 제1전극(510), 제2전극(520) 및 제1 내지 제4유전막(610, 620, 630, 640)을 포함할 수 있다.
제1 내지 제4유전막(610, 620, 630, 640)의 설명은 제2실시 형태에서 설명한 내용과 동일하다. 따라서, 제1 내지 제4유전막(610, 620, 630, 640)의 설명을 생략하도록 한다.
제4실시 형태에 따른 전자 소자는 도 11a에 도시된 바와 같이 브릿지부(350)와 제1전극(510)이 제1유전막(610) 및 제2유전막(620)을 통해 전기적으로 연결된 제1상태인 전자 소자(40)와, 도 11b에 도시된 바와 같이 브릿지부(350')와 제2전극(520)이 제3유전막(630) 및 제4유전막(640)을 통해 전기적으로 연결된 제2상태인 전자 소자(40') 중 어느 하나일 수 있다. 여기서, 전자 소자의 제1상태와 제2상태 중 어느 한 상태는 전자 소자의 제조 공정에서 결정될 수 있다.
이하에서는 제4실시 형태에 따른 전자 소자의 제1상태 및 제2상태에 대한 전류-전압 특성을 도 12을 참조하여 설명하도록 한다.
도 12a는 도 11a에 도시된 전자 소자의 전류-전압 특성을 나타낸 그래프이고, 도 12b는 도 11b에 도시된 전자 소자의 전류-전압 특성을 나타낸 그래프이다.
도 11 및 도 12를 참조하면, 제4실시 형태에 따른 전자 소자는 공핍형(depletion type) 금속 산화막 반도체 전계효과 트랜지스터(MOSFET, Metal Oxide Semiconductor Field Effect Transistor)와 같은 전류-전압 특성을 보인다.
제1전극(510) 및 제2전극(520)은 게이트(gate)전극일 수 있고, 제1지지부(310)는 소스전극일 수 있고, 제2지지부(320)는 드레인전극일 수 있다. 제1전극(510) 및 제2전극(520)에 전압이 인가되지 않아도 제1지지부(310)와 제2지지부(320) 사이에는 제2지지부(320)에서 인가되는 전압에 의한 전류가 흐를 수 있다.
구체적으로, 도 12a에 도시된 바와 같이, 전자 소자(40)는 브릿지부(350)와 전기적으로 연결된 제1전극(510)에 바이어스 전압(VG1)을 인가하면 전류(ID)가 증가한다. 또한, 전자 소자(40)는 제2전극(520)에 바이어스 전압(VG2)을 인가하면 전류(ID)의 변화가 없다.
도 12b에 도시된 바와 같이, 전자 소자(40')는 제1전극(510)에 바이어스 전압(VG1)을 인가하면 전류(ID)의 변화가 없다. 또한, 전자 소자(40')는 브릿지부(350')와 전기적으로 연결된 제2전극(520)에 바이어스 전압(VG2)을 인가하면 전류(ID)가 증가한다.
이와 같이, 제4실시 형태에 따른 전자 소자는 금속 산화막 반도체 전계효과 트랜지스터(MOSFET)로 사용될 수 있는 이점이 있다.
이하에서는, 제4실시 형태에 따른 전자 소자의 제조방법을 순차적으로 설명하도록 한다. 제1 내지 제3실시 형태에 따른 전자 소자의 제조 방법은 본 발명의 당업자라면 후술할 제4실시 형태에 따른 전자 소자의 제조 방법에서 소정의 변경과 과정을 생략하여 구현할 수 있다.
도 13a 내지 도 13g는 도 11a 및 도 11b에 도시된 제4실시 형태에 따른 전자 소자의 제조과정을 도시한다. 또한, 도 14a는 도 13c에 도시된 f-f'선에 따른 단면도이고, 도 14b는 도 13f에 도시된 g-g'선에 따른 단면도이고, 도 14c는 도 13g에 도시된 h-h'선에 따른 단면도이다.
도 13a에 도시된 바와 같이, 기판(100), 절연층(200) 및 전도층(300)을 형성한다. 구체적으로, 기판(100) 상에 절연층(200)을 증착(evaporation)한다. 그리고, 절연층(200) 상에 전도층(300)을 증착한다. 여기서, 증착 공정은 진공 용기 속에서 증착하는 물질의 화합물을 가열 증발시켜 기판 상에 흘리고, 열분해에 의해서 석출시키는 반도체 공정이다.
기판(100)은 각종 고분자 및 플라스틱 중 적어도 어느 하나를 포함하는 기판을 의미하여, 이러한 기판은 당업계에 공지된 것들 중에서 당업자가 적의 선택하여 제한 없이 사용할 수 있다.
기판(100)은 형상, 구조, 크기 등에 대해서는 특별히 제한은 없고, 전자 소자의 용도, 목적 등에 따라서 적당히 선택할 수 있다. 일반적으로, 기판(100)의 형상으로서는 판상인 것이 바람직하다.
절연층(200)은 부도체 및 전기 전도도가 아주 작은 물질 중 하나를 포함할 수 있다.
전도층(300)은 금속물질 및 반도체물질 중 어느 하나를 포함할 수 있다.
도 13b에 도시된 바와 같이, 전도층(300)을 패터닝(patterning)한다. 구체적으로, 전도층(300)을 패터닝하여 브릿지부(350), 브릿지부(350)의 일단에 위치하는 제1지지부(310) 및 브릿지부(350)의 타단에 위치하는 제2지지부(320)를 형성한다.
여기서, 도 13b에서처럼 제1지지부(310) 및 제2지지부(320)를 형성하면 제3실시 형태 및 제4실시 형태에서 설명한 양팔보 형태의 전자 소자를 제조할 수 있고, 상기와 달리 제1지지부(310) 및 제2지지부(320) 중 하나의 지지부를 형성하면 제1실시 형태 및 제2실시 형태에서 설명한 외팔보 형태의 전자 소자를 제조할 수 있다.
도 13c에 도시된 바와 같이, 절연층(200) 상에 희생층(sacrificial layer, 400)을 형성한다. 구체적으로, 상기 패터닝으로 외부에 노출된 절연층(200) 상에 희생층(400)을 증착한다. 희생층(400)은 도 14a에 도시된 바와 같이 브릿지부(350)의 일면에 소정 길이(L5)만큼 형성되고, 브릿지부(350)의 타면에 소정 길이(L6)만큼 형성된다. 여기서, L5는 L6와 같은 길이이다.
도 13d에 도시된 바와 같이, 제1전극(510) 및 제2전극(520)을 형성한다. 구체적으로, 희생층(400)이 형성된 후, 외부에 노출된 절연층(200) 상에 제1전극(510) 및 제2전극(520)을 각각 증착한다. 제1전극(510) 및 제2전극(520)이 형성되면 화학적-기계적 연마(CMP, Chemical-Mechanical Polishing) 공정을 이용할 수 있다. 여기서, 화학적-기계적 연마 공정을 이용하면 제1지지부(310), 제2지지부(320), 브릿지부(350), 희생층(400), 제1전극(510) 및 제2전극(520)이 평탄화된다.
제1전극(510) 및 제2전극(520)은 각각 금속물질 및 반도체물질 중 하나를 포함할 수 있다. 제1전극(510) 및 제2전극(520)은 서로 같은 형상이고, 제1전극(510) 및 제2전극(520)은 서로 같은 물질이고, 제1전극(510) 및 제2전극(520)은 서로 같은 일함수를 가진다.
제1전극(510)은 전도층(300)과 서로 같은 일함수를 가질 수 있고, 서로 다른 일함수를 가질 수 있다.
도 13e에 도시된 바와 같이, 희생층(400)을 제거한다. 구체적으로, 식각 공정을 이용하여 희생층(400)을 제거한다.
도 13f에 도시된 바와 같이, 절연층(200)의 일부를 제거한다. 구체적으로, 식각 공정을 이용하여 제1지지부(310), 제2지지부(320), 제1전극(510) 및 제2전극(520) 사이에 있는 절연층을 제거한다. 여기서, 제1지지부(310), 제2지지부(320), 제1전극(510) 및 제2전극(520) 사이에 있는 절연층은 희생층(400) 아래에 형성된 절연층일 수 있다. 이때, 브릿지부(350) 아래에 형성된 절연층을 함께 제거한다.
여기서, 도 14b에 도시된 바와 같이, 브릿지부(350) 아래에는 절연층이 제거되어 틈(c)이 형성된다. 또한, 제1전극(510)과 브릿지부(350) 사이의 거리(L7)는 제2전극(520)과 브릿지부(350) 사이의 거리(L8)와 같다. 여기서, L7는 상기에 도시된 L5과 같을 수 있고, L8는 상기에 도시된 L6와 같을 수 있다.
도 13g에 도시된 바와 같이, 제1 내지 제4유전막(610, 620, 630, 640)을 형성한다. 구체적으로, 브릿지부(350)와 마주하는 제1전극(510)의 일면에 제1유전막(610)을 형성하고, 제1전극(510)의 일면과 마주하는 브릿지부(350)의 일면 에 제2유전막(620)을 형성한다. 또한, 제2전극(520)과 마주하는 브릿지부(350)의 타면에 제3유전막(630)을 형성하고, 브릿지부(350)의 타면과 마주하는 제2전극(520) (350)의 일면에 제4유전막(640)을 형성한다.
제1 내지 제4유전막(610, 620, 630, 640)은 증착(deposition) 공정 및 성장(growth) 공정 중 어느 하나로 형성될 수 있다. 여기서, 성장 공정은 물질의 결정(crystal)구조를 그대로 유지하면서 물질을 형성하는 공정이다.
제1 내지 제4유전막(610, 620, 630, 640)은 정전기장을 가할 때 전기편극은 생기지만 이를 통해서 직류전류가 흐르지 않게 하는 물질을 포함할 수 있다.
여기서, 도 14c에 도시된 바와 같이, 제1전극(510)의 일면에 형성된 제1유전막(610)과 브릿지부(350)의 일면에 형성된 제2유전막(620)과 사이의 거리(L9)는 브릿지부(350)의 타면에 형성된 제3유전막(630)과 제2전극(520)의 일면에 형성된 제4유전막(640) 사이의 거리(L10)와 같다.
제1 내지 제4유전막(610, 620, 630, 640)이 형성되면 용액을 기판(100) 상에 채우고, 기판(100) 상에 채워진 용액을 건조한다. 여기서, 상기 용액은 정지마찰현상을 유발할 수 있는 액체를 포함할 수 있다. 상기 용액은 탈 이온수(Deionized water)일 수 있다.
구체적으로, 용액은 모세관력(capillary force)에 의해 제1유전막(610)과 제2유전막(620) 사이 및 제3유전막(630)과 제4유전막(640) 사이에 침투된다. 여기서, 모세관력은 제1유전막(610)과 제2유전막(620) 사이 및 제3유전막(630)과 제4유전막(640) 사이와 같은 좁은 공간 사이로 용액이 침투하려는 힘이다.
용액이 제1유전막(610)과 제2유전막(620) 사이 및 제3유전막(630)과 제4유전막(640) 사이에 침투된 후 상기 용액을 건조하면 제2유전막(620), 제3유전막(630) 및 브릿지부(350)는 정지마찰현상을 통해 제1유전막(610) 및 제4유전막(620) 중 어느 하나와 전기적으로 연결된다.
도 1 내지 도 14에 도시된 바와 같이, 본 발명의 제1실시 형태 및 제2실시 형태에 따른 전자 소자는 구조가 간단한 외팔보 구조로 구현될 수 있고, 제3실시 형태 및 제4실시 형태에 따른 전자 소자는 신뢰성이 우수한 양팔보 구조로 구현될 수 있다.
본 발명의 여러 실시 형태들에 따른 전자 소자는 정지마찰현상에 의해 제1상태 및 제2상태가 인위적으로 결정되지 않기 때문에, 일정한 규칙성을 가지지 않는 이점이 있다.
또한, 본 발명의 여러 실시 형태들에 따른 전자 소자는 정지마찰현상에 의해 제1상태 및 제2상태가 결정되기 때문에, 상기 전자 소자의 상태를 예측하기 어려운 이점이 있다.
따라서, 본 발명의 여러 실시 형태들에 따른 전자 소자는 보안 코드(security code)로서 사용될 수 있는 이점이 있다.
이상 첨부된 도면을 참조하여 실시 형태를 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시 형태의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시 형태에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 기판 200: 절연층
300: 전도층 400: 희생층
510, 520: 제1전극, 제2전극 610, 620, 630, 640: 유전막

Claims (16)

  1. 제1전극;
    상기 제1전극과 이격되어 배치된 제2전극; 및
    상기 제1전극 및 상기 제2전극 사이에 배치된 브릿지(bridge)부 및 상기 브릿지부의 일단과 연결된 지지부를 포함하는 전도층; 을 포함하고,
    상기 브릿지부는 상기 제1전극 및 상기 제2전극 중 하나에 전기적으로 연결되고,
    상기 지지부에서 상기 브릿지부의 일단과 연결된 부분은 상기 지지부의 측면과 중심선(center line)이 교차(cross)되는 부분이고,
    상기 중심선은 상기 제1전극과 상기 제2전극 사이를 이등분(bisection)하는 선인,
    전자 소자.
  2. 제1전극;
    상기 제1전극과 이격되어 배치된 제2전극; 및
    상기 제1전극 및 상기 제2전극 사이에 배치된 브릿지(bridge)부 및 상기 브릿지부의 일단과 연결된 지지부를 포함하는 전도층; 을 포함하고,
    상기 브릿지부는 상기 제1전극 및 상기 제2전극 중 하나에 전기적으로 연결되고,
    상기 제1전극과 상기 브릿지부 사이에 배치된 하나 이상의 제1유전막; 및
    상기 제2전극과 상기 브릿지부 사이에 배치된 하나 이상의 제2유전막; 을 더 포함하는, 전자 소자.
  3. 제1항 또는 제2항에 있어서,
    상기 브릿지부는 일단부 및 중앙부를 포함하고,
    상기 일단부는 상기 지지부와 연결되고,
    상기 중앙부는 상기 제1전극 및 상기 제2전극 중 어느 하나와 전기적으로 연결되고,
    상기 일단부는 상기 중앙부가 연결된 전극 방향으로 휜(bent) 형상인, 전자 소자.
  4. 제1항 또는 제2항에 있어서,
    상기 제1전극, 상기 제2전극 및 상기 지지부 아래에 배치된 절연층; 및
    상기 절연층 아래에 배치된 기판; 을 더 포함하고,
    상기 브릿지부는 상기 기판과 상기 절연층의 두께만큼 이격된, 전자 소자.
  5. 삭제
  6. 제1항 또는 제2항에 있어서,
    상기 지지부는 제1지지부 및 제2지지부를 포함하고,
    상기 제1지지부는 상기 브릿지부의 일단에 연결되고,
    상기 제2지지부는 상기 브릿지부의 타단에 연결된, 전자 소자.
  7. 제6항에 있어서,
    상기 브릿지부는 일단부, 타단부 및 중앙부를 포함하고,
    상기 일단부는 상기 제1지지부와 연결되고,
    상기 타단부는 상기 제2지지부와 연결되고,
    상기 중앙부는 상기 제1전극 및 상기 제2전극 중 어느 하나와 전기적으로 연결되고,
    상기 일단부 및 상기 타단부는 상기 중앙부가 연결된 전극 방향으로 휜 형상인, 전자 소자.
  8. 제1항 또는 제2항에 있어서,
    상기 제1전극, 상기 제2전극 및 상기 전도층은 금속물질 및 반도체물질 중 적어도 하나를 포함하고,
    상기 제1전극의 물질과 상기 제2전극의 물질은 서로 같은, 전자 소자.
  9. 제1항 또는 제2항에 있어서,
    상기 제1전극의 일함수(work function)와 상기 제2전극의 일함수는 서로 같은, 전자 소자.
  10. 기판 상에 절연층을 형성하고, 상기 절연층 상에 전도층을 형성하는 단계;
    상기 전도층을 패터닝(patterning)하여 브릿지부 및 상기 브릿지부의 일단에 위치하는 지지부를 형성하는 단계;
    상기 절연층 상에 희생층(sacrificial layer), 제1전극 및 제2전극을 형성하는 단계;
    상기 희생층, 상기 희생층 아래에 형성된 절연층 및 상기 브릿지부 아래에 형성된 절연층을 제거하는 단계; 및
    용액을 상기 기판 상에 채우고, 상기 용액을 건조하는 단계; 를 포함하고,
    상기 제1전극과 상기 브릿지부 사이의 거리는 상기 제2전극과 상기 브릿지부 사이의 거리와 같은, 전자 소자의 제조방법.
  11. 제10항에 있어서,
    상기 용액은 모세관력(capillary force)에 의해 상기 제1전극과 상기 브릿지부 사이 및 상기 제2전극과 상기 브릿지부 사이에 침투되고,
    상기 용액이 건조되면 상기 브릿지부는 정지마찰(stiction)현상에 의해 상기 제1전극 및 상기 제2전극 중 어느 하나와 전기적으로 연결되는, 전자 소자의 제조방법.
  12. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.
    제10항에 있어서,
    상기 제1전극 및 상기 제2전극을 형성하는 단계와 상기 희생층을 제거하는 단계 사이에는
    화학적-기계적 연마(CMP, Chemical-Mechanical Polishing) 공정을 이용하여 상기 전도층, 상기 희생층, 상기 제1전극 및 상기 제2전극 중 적어도 하나를 평탄화하는 단계; 를 더 포함하는, 전자 소자의 제조방법.
  13. 제10항에 있어서,
    상기 희생층, 상기 희생층과 접촉하는 절연층 및 상기 브릿지부와 접촉하는 절연층을 제거하는 단계와 상기 용액을 상기 기판 상에 채우고, 상기 용액을 건조하는 단계 사이에는
    상기 브릿지부와 마주하는 상기 제1전극의 일면에 제1유전막을 형성하고, 상기 제1전극의 일면과 마주하는 상기 브릿지부의 일면에 제2유전막을 형성하고, 상기 제2전극과 마주하는 상기 브릿지부의 타면에 제3유전막을 형성하고, 상기 브릿지부와 마주하는 상기 제2전극의 일면에 제4유전막을 형성하는 단계; 를 더 포함하는, 전자 소자의 제조방법.
  14. 제13항에 있어서,
    상기 제1유전막과 상기 제2유전막 사이의 거리는 상기 제3유전막과 상기 제4유전막 사이의 거리와 같은, 전자 소자의 제조방법.
  15. 제10항 내지 제14항 중 어느 한 항에 있어서,
    상기 제1전극, 상기 제2전극 및 상기 전도층은 금속물질 및 반도체물질 중 적어도 하나를 포함하고,
    상기 제1전극의 물질과 상기 제2전극의 물질은 서로 같은, 전자 소자의 제조방법.
  16. 제10항 내지 제14항 중 어느 한 항에 있어서,
    상기 제1전극의 일함수와 상기 제2전극의 일함수는 서로 같은, 전자 소자의 제조방법.
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* Cited by examiner, † Cited by third party
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JP2007103529A (ja) 2005-09-30 2007-04-19 Fujitsu Ltd 垂直配向カーボンナノチューブを用いた電子デバイス
KR20070050272A (ko) * 2005-11-10 2007-05-15 삼성전자주식회사 나노튜브를 이용하는 비휘발성 메모리 소자
KR20120022353A (ko) * 2010-09-02 2012-03-12 한국과학기술원 스위치 소자 및 그 제조방법

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