KR20100080388A - 제어기 및 방법 - Google Patents

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Abstract

일 실시예로서, 제어기는 제어기를 포함하는 업스트림 디바이스의 외부에 존재하는 다운스트림 디바이스와 하나 이상의 데이터 라인을 통해 통신하는 통신 회로와, 기준 값을 초과하는 값을 갖는 전압을 하나 이상의 데이터 라인들 중 적어도 하나의 데이터 라인 상에서 검출하는 검출 회로를 포함한다. 검출 회로는 하나 이상의 데이터 라인들 중 적어도 하나의 데이터 라인 상에서 기준 값을 초과하는 값을 갖는 전압의 검출에 응답하여 다운스트림 디바이스로의 하나 이상의 전원 라인을 통한 전력 공급을 비활성화시킨다. 다른 실시예가 또한 개시된다.

Description

제어기 및 방법{UPSTREAM DEVICE OVERVOLTAGE DETECTION WITH DEACTIVATION OF DOWNSTREAM DEVICE POWER}
본 명세서에 기술되는 실시예들은 전반적으로 디바이스들 간의 통신에 관한 것이다.
도 1은 유니버셜 시리얼 버스(USB) 규격 개정 2.0(2000, 4월 27) 시스템(100)의 종래 기술의 블럭도이다. 시스템(100)은 호스트 디바이스(120) 및 USB2 케이블(110)에 의해 호스트 디바이스(120)에 접속된 버스 파워형 디바이스(bus-powered device)(150)를 포함한다. 호스트 디바이스(120)는 시스템 보드(122)를 가지며, 시스템 보드(122) 상에서 USB2 호스트 제어기(130)를 갖는 집적 회로(124)를 갖는다. USB2 호스트 제어기(130)는 USB2 케이블(110)의 차동 데이터 신호 라인(D+)(111) 및 (D-)(112)를 통해 디바이스(150)에 데이터 신호를 송신하고 디바이스(150)로부터 데이터 신호를 수신하는 송수신기 회로(132)를 갖는다. 디바이스(150)는 마찬가지로 데이터 신호 라인(D+)(111) 및 (D-)(112)을 통해 송수신기 회로(132)와 통신하는 송수신기 회로(152)를 갖는다. 송수신기 회로(132, 152)는 대략 3.3 볼트와 접지 사이에서 전압 변동되는 데이터 신호를 사용하여 통신한다. 집적 회로(124)는 입력/출력(I/O) 제어기 칩셋의 일부일 수 있다.
호스트 디바이스(120)는 또한 시스템 보드(122) 상에서, USB2 케이블(110)의 전원 라인(VBUS)(115)을 통해 대략 5볼트의 공급 신호를 전원 디바이스(150)에 제공하는 전압 조정 모듈(VRM)을 갖는다. 디바이스(150)는 5볼트 공급 신호를 수신하고 조정된 전원을 송수신기(152)에 제공하는 전압 조정기(154)를 갖는다.
도 2는 USB2 케이블(110)의 세그먼트의 종래 기술의 블럭도이다. 도 2에 도시된 바와 같이, USB2 케이블(110)은 서로 인접하게 뻗어 있는 차동 신호 라인(D+)(111) 및 (D-)(112), 전원 라인(VBUS)(115) 및 접지 라인(GND)(118)을 갖는다.
가령, USB2 케이블(110)의 일부의 임의의 크러싱(crushing) 또는 절단으로 기인되는, 데이터 신호 라인(D+)(111) 및/또는 (D-)(112) 내지 전원 라인(VBUS)(115)의 단락 회로가 발생하는 경우, 송수신기 회로(132)는 가령, 데이터 신호 송수신기 회로(132)가 수신하도록 설계된 3.3볼트 보다 더 높은 5볼트의 신호를 수신할 것이다. 그러한 단락 회로는 따라서 송수신기 회로(132)에 잠재적으로 손상을 가할 수 있다. USB 규격 개정 2.0 (2000.4.27)(이후, USB2로 지칭됨)에 의하면, USB2 송수신기는 최소 24시간 동안 열화 없이 데이터 라인(D+) 및/또는 (D-) 내지 전원 버스(VBUS)의 지속적인 단락 회로에 견디도록 요구된다.
3.3 볼트 반도체 제조 기법에서 5볼트 보호를 제공하는 하나의 메카니즘은 5볼트의 신호가 데이터 라인(D+)(111) 및/또는 (D-)(112)에 나타나면, 전기적 오버 스트레스(EOS) 손상을 방지하도록 트랜지스터들을 적층하는 것이다.
도 3은 데이터 라인(D+)(111) 및/또는 (D-)(112) 상에서 5볼트의 과전압 상태로부터 송수신기 회로(132)를 보호하기 위한 송수신기 회로(132)에 대한 종래 기술의 회로의 블럭도이다. 도 3에 도시된 바와 같이, 송수신기 회로(132)는 송신기(310), 수신기(320), 과전압 검출기(330) 및 프로그래머블 제어기(340)를 포함한다. 송신기(310), 수신기(320) 및 과전압 검출기(330)는 도시된 회로를 포함한다.
송신기(310)는 고속 전류원 송신기(312)를 구현하는 트랜지스터들과, 데이터 신호 라인(D+)(111)을 통해 데이터 신호를 송신하는 상보형 금속 산화물(CMOS) 송신기(314)를 포함한다. 도 3에 도시된 바와 같이, CMOS 송신기(314)는 5볼트 신호가 데이터 신호 라인(D+)(111) 상에 나타나면 EOS 손상을 방지하는 적층형 트랜지스터들을 갖는다. 과전압 검출기(330)는 전압 분할기(332)와 데이터 라인(D+)(111) 상에 5볼트 초과 전압이 나타나는지의 여부를 검출하는 차동 증폭기(334)를 포함한다. 전압 분할기(332)는 데이터 신호 라인(D+)(111) 상의 전압을 스케일링하며, 차동 증폭기(334)는 스케일링된 전압과 유사하게 스케일링된 5볼트 신호에 대응하는 값을 갖는 노드(333)에서의 기준 전압을 비교한다. 차동 증폭기(334)는 스케일링된 전압이 기준 전압을 초과하면 노드(335)에서 과전압 신호를 생성한다. 프로그래머블 제어기(340)는 EOS 손상을 방지하기 위해 노드(335)에서의 과전압 신호에 응답하여 트랜지스터 게이트 전압을 도 3에 도시된 대략 스케일링된 값으로 설정한다.
이러한 메카니즘은 데이터 라인(D+)(111) 상의 5볼트 신호에 대해 비활성적으로 견딘다. 만약 과전압이 USB2 케이블(110)에 대한 손상으로 기인되는, 데이터 신호 라인(D+)(111) 내지 전원 라인(VBUS)(115)의 단락 회로에 기인한다면, 가령, 송수신기 회로(132)의 신뢰성은 이 메카니즘에도 불구하고 과전압 상태가 장시간 동안 해결되지 않으면 위험성을 가질 수도 있다. 또한, 이러한 메카니즘의 실행가능성은 적어도 부분적으로는 반도체 제조 기법의 전압 허용오차에 기반을 두고 있다. 반도체 제조 기법이 지속적으로 스케일링됨에 따라, 트랜지스터는 그 게이트 및 확산부에서의 고전압에 덜 견딜 것이다. 이러한 메카니즘은 트랜지스터가 24시간 내에 열화될 가능성이 높기 때문에 USB 2.0 규격을 충족시키지 못할 것이다.
실시예들은 예로서 기술되며 첨부되는 도면에서의 형상에 대해 어떠한 제한도 없으며 유사한 참조 부호는 유사한 구성요소를 나타낸다.
도면의 형상은 전적으로 실척으로 도시되는 것은 아니다.
아래의 상세한 설명은 다운스트림 디바이스 전원의 비활성화와 함께 업스트림 디바이스 과전압 검출에 관한 장치, 방법 및 시스템의 실시예를 기술하고 있다. 가령, 구조(물), 기능 및/또는 특성과 같은 특징들은 편의상 일 실시예를 참조하여 기술되며, 임의의 적당한 하나 이상의 기술된 특징을 가지고 다양한 실시예를 구현할 수 있다.
일 실시예의 제어기(430)는 임의의 적당한 USB 규격, 가령 USB 규격 개정 2.0 (2000.4.27) 또는 임의의 보다 최근의 USB 규격와 호환가능하다. 일 실시예의 전력 공급 회로(420)는 임의의 적당한 USB 규격과 호환가능한 방식으로 하나 이상의 전원 라인을 통해 전력을 공급할 수 있다. 일 실시예의 케이블(450)은 임의의 적당한 USB 규격과 호환될 수 있다. 일 실시예의 제어기(430)는 데이터 라인 내지 전원 라인의 단락 회로에 기인한 과전압을 검출하여 그 전원 라인 상의 전력 공급을 비활성화하여 과전압 상태를 제거할 수 있으며, 일 실시예의 제어기(430)는 열화 없이 최소 24시간 동안 단락 회로에 견딜 수 있는 임의의 USB 규격을 용이하게 충족시킬 수 있다.
도 4는 일 실시예에 의한 업스트림 디바이스(400)를 도시하며, 이 업스트림 디바이스(400)는 업스트림 디바이스(400)의 외부의 다운스트림 디바이스(402)의 적어도 일부로의 전원에 연결되고 그리고 다운스트림 디바이스(402)와 통신하도록 연결된 시스템(410)을 포함한다. 일 실시예의 업스트림 디바이스(400)는 호스트 컴퓨팅 디바이스일 수 있다. 일 실시예의 업스트림 디바이스(400)는 호스트 컴퓨팅 디바이스로부터의 허브 디바이스 다운스트림일 수 있다.
일 실시예의 시스템(410)은 다운스트림 디바이스(402)에 연결된 하나 이상의 라인 상의 과전압 상태를 검출하고 다운스트림 디바이스(402)로의 전력 공급을 비활성화할 수 있다. 일 실시예의 시스템(410)은 따라서 과전압 상태의 전원을 제거할 수 있으며 따라서 과전압 상태를 제거할 수 있다. 시스템(410)이 일 실시예에서 전원을 제거하게 되면, 시스템(410)은 열화없이 소정의 시간동안 과전압 상태에 대해 비활성적으로 견디어야만 하는 우려가 감소된 상태로 설계될 수 있다. 시스템(410)이 일 실시예에서 전원을 제거함에 따라 시스템(410)은 허용 오차 전압이 작은 반도체 제조 기법을 사용하여 제조될 수 있다.
일 실시예의 시스템(410)은 도 4에 도시된 바와 같이, 하나 이상의 전원(412), 전력 공급 회로(420) 및 제어기(430)를 포함한다.
전력 공급 회로(420)는 다운스트림 디바이스(402)로의 하나 이상의 전원 라인, 가령 도 4에 도시된 바와 같은 전원 라인(451)을 통해 전력을 공급할 수 있다. 일 실시예의 전력 공급 회로(420)는 하나 이상의 전원(412)으로부터 전력을 수신하기 위해 연결될 수 있다.
전원(412)은 임의의 적당한 방식으로 구현될 수 있다. 일 실시예의 전원(412)은 하나 이상의 적당한 에너지 셀, 가령 배터리 또는 연료 셀을 포함할 수 있다. 일 실시예의 전원(412)은 AC-DC 컨버터를 포함할 수 있다. 일 실시예의 전원(412)은 DC-DC 컨버터를 포함할 수 있다. 일 실시예의 전원(412)은 가령 전력 공급 회로(420)로 전력 공급을 조정하는 하나 이상의 전압 조정기를 선택적으로 포함할 수 있다.
전력 공급 회로(420)는 하나 이상의 전원 라인을 통해 다운스트림 디바이스(402)로 임의의 방식으로 전력을 공급하기 위해 연결된 임의의 적당한 회로를 포함할 수 있다. 일 실시예의 전력 공급 회로(420)는 도 4에 도시된 바와 같이 전압 조정 모듈(VRM)(422)을 포함할 수 있으며 하나 이상의 전원(412)으로부터 하나 이상의 전압 신호를 수신하고 다운스트림 디바이스(402)에 전력을 제공하는 하나 이상의 조정된 전압 신호를 제공하도록 연결될 수 있다.
일 실시예의 다운스트림 디바이스(402)는 하나 이상의 전원 라인을 통해 공급되는 전력을 수신하고 다운스트림 디바이스(402)의 적어도 일부에 전력을 제공하기 위한 임의의 적당한 전력 공급 회로, 가령 도 4에 도시된 바와 같은 전압 조정기(442)를 포함할 수 있다.
도 4에 도시된 바와 같이, 일 실시예의 제어기(430)는 하나 이상의 데이터 라인을 통해 다운스트림 디바이스(402)와 통신하는 통신 회로(432)를 포함한다.
통신 회로(432)는 임의의 적당한 방식으로 하나 이상의 데이터 라인을 통해 다운스트림 디바이스(402)에 통신하도록 연결된 임의의 적당한 회로를 포함할 수 있다. 일 실시예의 통신 회로(432)는 도 4에 도시된 바와 같이, 데이터 라인(D+)(455) 및 (D-)(456)을 통한 차동 데이터 신호를 사용하여 다운스트림 디바이스(402)와 통신하는 적당한 회로를 포함할 수 있다. 일 실시예의 통신 회로(432)는 하나 이상의 데이터 라인을 통해 다운스트림 디바이스(402)에 신호를 송신하기 위한 임의의 적당한 송신기 회로를 포함할 수 있다. 일 실시예의 통신 회로(432) 는 다운스트림 디바이스(402)로부터 하나 이상의 데이터 라인을 통해 신호를 수신하는 임의의 적당한 수신기 회로를 포함할 수 있다. 통신 회로(432)는 업스트림 디바이스(400)의 임의의 적당한 소스 로직으로부터 데이터 신호를 수신하고/하거나 업스트림 디바이스(400)의 임의의 적당한 목적지 로직으로의 데이터 신호를 송신하도록 연결될 수 있다.
일 실시예의 다운스트림 디바이스(402)는 도 4에 도시된 바와 같이, 하나 이상의 데이터 라인을 통해 업스트림 디바이스(400)의 통신 회로(432)와 통신하는 임의의 적당한 통신 회로(444)를 포함할 수 있다.
일 실시예의 제어기(430)는 도 4에 도시된 바와 같이, 적어도 하나의 데이터 라인 상에서 기준 값을 초과하는 값을 갖는 전압을 검출하는 검출 회로(434)를 포함한다. 검출 회로(434)는 적어도 하나의 데이터 라인 상에서 기준 값을 초과하는 값을 갖는 전압의 검출에 응답하여 하나 이상의 전원 라인을 통한 다운스트림 디바이스(402)로의 전력 공급을 비활성화시킨다. 따라서, 일 실시예의 검출 회로(434)는 과전압 상태에 대한 전원을 제거함으로써 데이터 라인 상의 과전압 상태를 제거하는데 도움을 줄 수 있다.
검출 회로(434)는 임의의 적당한 방식으로 기준 값을 초과하는 값을 갖는 전압을 검출하도록 연결되고 다운스트림 디바이스(402)로의 전력 공급을 비활성화하도록 연결된 임의의 적당한 회로를 포함할 수 있다. 일 실시예의 검출 회로(434)는 도 4에 도시된 바와 같이, 데이터 라인(D+)(455) 및/또는 데이터 라인(D-)(456) 상에서 기준 값을 초과하는 값을 갖는 전압을 검출하도록 연결될 수 있다. 일 실 시예의 검출 회로(434)는 도 4에 도시된 바와 같이, 전력 공급 회로(420)가 다운스트림 디바이스(402)로 전력을 공급하는 것을 비활성화시키도록 연결될 수 있다.
일 실시예의 전력 공급 회로(420)는 임의의 적당한 방식으로 다운스트림 디바이스(402)로 전력을 공급하는 것을 차단하는 임의의 적당한 회로를 포함할 수 있다. 일 실시예의 전력 공급 회로(420)는 하나 이상의 전원 라인을 전력 공급 회로(420)의 공급 노드에 연결하고 하나 이상의 전원 라인을 전력 공급 회로(420)의 공급 노드로부터 연결해제하는 하나 이상의 트랜지스터들을 포함할 수 있다. 전력 공급 회로(420)는 임의의 적당한 하나 이상의 트랜지스터들, 가령 하나 이상의 적당한 포지티브 채널 효과 트랜지스터(pFET) 및/또는 하나 이상의 적당한 네가티브 채널 효과 트랜지스터(nFET)를 포함할 수 있다.
일 실시예의 검출 회로(434)는 전력 공급 회로(420)의 공급 노드로부터 하나 이상의 전원 라인을 연결해제하기 위해 전력 공급 회로(420)의 하나 이상의 트랜지스터들을 비활성화시키도록 연결될 수 있다. 일 실시예의 검출 회로(434)는 전력 공급 회로(420)의 하나 이상의 트랜지스터들을 비활성화시키기 위해 적어도 하나의 데이터 라인 상에서 기준 값을 초과하는 값을 갖는 전압의 검출에 응답하여 하나 이상의 신호를 생성할 수 있다.
일 실시예의 전력 공급 회로(420)는 도 4에 도시된 바와 같이, 전력 공급 회로(420)의 공급 노드(426)를 전원 라인(451)에 연결하고 전원 라인(451)으로부터 공급 노드(426)를 연결해제하도록 포지티브 채널 트랜지스터(424)를 포함할 수 있다. 일 실시예의 검출 회로(434)는 적어도 하나의 데이터 라인 상에서 기준 값을 초과하는 값을 갖는 전압의 검출에 응답하여 포지티브 채널 트랜지스터(424)를 비활성화하는 신호를 생성할 수 있다.
일 실시예의 업스트림 디바이스(400)는 도 4에 도시된 바와 같이, 업스트림 디바이스(400)와 다운스트림 디바이스(402) 사이에서 하나 이상의 전력 라인과 하나 이상의 데이터 라인을 하우징하는 단일 케이블(450)에 의해 다운스트림 디바이스(402)에 연결될 수 있다. 케이블(450)에 대한 임의의 손상의 경우, 가령 크러싱 또는 절단으로부터, 케이블(450)의 일부는 데이터 라인 내지 파워 라인의 단락 회로를 생성하며, 일 실시예의 검출 회로(434)는 이러한 단락 회로로 인한 과전압 상태를 검출할 수 있으며 그 전원 라인 상에서의 전력 공급을 비활성화하여 과전압 상태를 제거할 수 있다.
일 실시예의 케이블(450)은 업스트림 디바이스(400)와 다운스트림 디바이스(402) 간의 기준 라인, 가령 접지 라인을 하우징할 수도 있다. 일 실시예의 케이블(450)은 업스트림 디바이스(400)의 시스템(410)에 제거가능하게 연결될 수 있다. 일 실시예의 케이블(450)은 다운스트림 디바이스(402)에 제거가능하게 연결될 수 있다.
일 실시예의 제어기(430)는 임의의 적당한 USB 규격, 가령 USB 규격 개정 2.0 (2000.4.27) 또는 임의의 보다 최근의 USB 규격와 호환가능하다. 일 실시예의 전력 공급 회로(420)는 임의의 적당한 USB 규격과 호환가능한 방식으로 하나 이상의 전원 라인을 통해 전력을 공급할 수 있다. 일 실시예의 케이블(450)은 임의의 적당한 USB 규격과 호환될 수 있다. 일 실시예의 제어기(430)는 데이터 라인 내지 전원 라인의 단락 회로에 기인한 과전압을 검출하여 그 전원 라인 상의 전력 공급을 비활성화하여 과전압 상태를 제거할 수 있으며, 일 실시예의 제어기(430)는 열화 없이 최소 24시간 동안 단락 회로에 견딜 수 있는 임의의 USB 규격을 용이하게 충족시킨다.
일 실시예의 시스템(410)은 제어기(430)가 지지될 수 있는 회로 보드(414)를 포함할 수 있다. 일 실시예의 제어기(430)는 회로 보드(414) 상이나 회로 보드(414)에 탑재되는 단일의 집적 회로 상에서 구현될 수 있다. 일 실시예의 전력 공급 회로(420)는 도 4에 도시된 바와 같이, 회로 보드(414)에 의해 지지될 수 있다. 다른 실시예의 전력 공급 회로(420)는 다른 집적 회로에 의해 지지될 수 있다. 그러한 다른 회로 보드는 회로 보드(414)에 의해 지지되거나 그 회로 보드(414)와는 별개로 지지될 수 있다. 일 실시예의 전원(412)은 회로 보드(414)에 의해 지지되거나 지지되지 않을 수도 있다. 일 실시예의 회로 보드(414)는 업스트림 디바이스(400)에 대한 시스템 보드로서 사용될 수도 있다.
일 실시예의 시스템(410)은 도 4에 도시된 바와 같이, 다운스트림 디바이스(402)를 케이블(450)에 의해 회로 보드(414)에 연결하는 커넥터(460)를 포함할 수 있다. 커넥터(460)는 회로 보드(414)에 의해 지지되거나 회로 보드(414)와는 별개로 지지될 수 있다. 일 실시예의 커넥터(460)는 임의의 적당한 USB 규격과 호환될 수 있다.
도 5는 과전압 상태를 검출하고 다운스트림 디바이스(402)로의 전력 공급을 비활성화하는 업스트림 디바이스(400)에 대한 일 실시예의 블럭도를 도시한다.
도 5의 블럭(502)에 대해, 업스트림 디바이스(400) 및 다운스트림 디바이스(402)는 업스트림 디바이스(400)와 다운스트림 디바이스(402) 간의 하나 이상의 데이터 라인을 통해 통신할 수 있다. 블럭(502)에 대한 다운스트림 디바이스(402)와의 통신은 임의의 적당한 USB 규격과 호환가능한 방식으로 수행될 수 있다.
블럭(504)에 대해, 기준 값을 초과하는 값을 갖는 전압은 적어도 하나의 데이터 라인 상에서 검출될 수 있다. 블럭(506)에 대해, 다운스트림 디바이스(402)로의 하나 이상의 전원 라인을 통한 전력 공급은 적어도 하나의 데이터 라인 상에서 기준 값을 초과하는 값을 갖는 전압의 검출에 응답하여 비활성화될 수 있다.
예시적인 제어기 회로
도 6은 과전압 상태를 검출하고 다운스트림 디바이스(402)로의 전력 공급을 비활성화하는 제어기(430)에 대한 일 실시예의 회로를 도시한다.
도 6에 도시된 바와 같이, 일 실시예의 통신 회로(432)는 업스트림 디바이스(400)로부터 데이터 라인(D+)(455) 및 (D-)(456)을 통해 다운스트림 디바이스(402)로 차동 데이터 신호를 송신하도록 연결된 송신기 회로(670)를 포함할 수 있다.
일 실시예의 송신기 회로(670)는 도 6에 도시된 바와 같이, 고속 전류원 송신기(672)를 구현하도록 연결된 적당한 트랜지스터들과 데이터 신호 라인(D+)(455)을 통해 데이터 신호를 송신하는 상보형 금속 산화물 반도체(CMOS) 송신기(674)를 포함할 수 있다. 일 실시예의 송신기 회로(670)는 도 6에 도시된 바와 같이, 고속 전류원 송신기(676)를 구현하도록 연결된 적당한 트랜지스터들과 데이터 신호 라인(D-)(456)을 통해 데이터 신호를 송신하는 상보형 금속 산화물 반도체(CMOS) 송신기(678)를 포함할 수 있다.
일 실시예의 송신기 회로(670)는 데이터 신호 라인(D+)(455) 및/또는 (D-)(456) 상의 임의의 과전압 상태에 대해 비활성적으로 견디는 적층형 트랜지스터들을 포함하는 것이 아니라, 대신에 과전압 상태를 제거하는 검출 회로(434)를 사용할 수 있다.
일 실시예의 통신 회로(432)는 도 6에 도시된 바와 같이, 다운스트림 디바이스(402)로부터 데이터 라인(D+)(455) 및 (D-)(456)을 통해 차동 데이터 신호를 수신하도록 연결된 수신기 회로(680)를 포함할 수 있다. 일 실시예의 수신기 회로(680)는 도 6에 도시된 바와 같이, 데이터 라인(D+)(455) 및 (D-)(456) 상에서 데이터 신호를 감지하도록 연결된 차동 증폭기(682)를 포함할 수 있다.
일 실시예의 수신기 회로(680)는 데이터 신호 라인(D+)(455) 및/또는 (D-)(456) 상의 임의의 과전압 상태에 대해 비활성적으로 견디는 적층형 트랜지스터들을 포함하는 것이 아니라, 대신에 과전압 상태를 제거하는 검출 회로(434)를 사용할 수 있다.
일 실시예의 검출 회로(434)는 도 6에 도시된 바와 같이, 다른 전압을 생성하기 위해 데이터 라인(D+)(455) 상의 전압을 분할하는 전압 분할기(691)와 기준 전압과 다른 전압을 비교하여 비교 결과를 출력하는 비교기(692)를 포함할 수 있 다.
일 실시예의 기준 전압은 데이터 라인(D+)(455) 상의 데이터 신호보다 큰 크기를 갖는 전압 레벨에 대응할 수 있다. 일 실시예의 기준 전압은 데이터 라인(D+)(455) 상의 전압 값이 초과하는 것으로 간주될 수 있는 기준 값에 대응할 수 있다. 주목할 것은 데이터 라인(D+)(455)상의 전압은 전압 분할기(691)에 의해 스케일링되며, 일 실시예의 기준 전압은 그 기준 전압과 관련하여 유사하게 스케일링된 값을 가질 수 있다는 것이다. 일 실시예의 비교기(692)는 전압 분할기(691)로부터 스케일링된 전압이 기준 전압을 초과한다면 노드(693)에서 과전압 신호를 출력할 수 있다.
전압 분할기(691)는 데이터 라인(D+)(455) 상에서 전압을 스케일링하도록 연결된 저항기들을 구현하는 임의의 적당한 회로를 사용하여 임의의 적당한 방식으로 구현될 수 있다. 비교기(692)는 임의의 적당한 방식으로, 가령 스케일링된 전압과 기준 전압을 비교하도록 연결된 차동 증폭기를 사용하여 구현될 수 있다. 기준 전압은 임의의 적당한 소스로부터 임의의 적당한 방식으로 생성될 수 있다.
일 실시예의 검출 회로(434)는 도 6에 도시된 바와 같이, 다른 전압을 생성하기 위해 데이터 라인(D-)(456) 상의 전압을 분할하는 전압 분할기(694)와 상기 다른 전압과 기준 전압을 비교하여 그 비교 결과를 출력하는 비교기(695)를 포함할 수 있다.
일 실시예의 기준 전압은 데이터 라인(D-)(456) 상의 데이터 신호보다 큰 크기를 갖는 전압 레벨에 대응할 수 있다. 일 실시예의 기준 전압은 데이터 라 인(D-)(456) 상의 전압 값이 초과하는 것으로 간주될 수 있는 기준 값에 대응할 수 있다. 주목할 것은 데이터 라인(D-)(456)상의 전압은 전압 분할기(694)에 의해 스케일링되며, 일 실시예의 기준 전압은 그 기준 전압과 관련하여 유사하게 스케일링된 값을 가질 수 있다는 것이다. 일 실시예의 비교기(695)는 전압 분할기(694)로부터 스케일링된 전압이 기준 전압을 초과한다면 노드(696)에서 과전압 신호를 출력할 수 있다.
전압 분할기(694)는 데이터 라인(D-)(456) 상에서 전압을 스케일링하도록 연결된 저항기들을 구현하는 임의의 적당한 회로를 사용하여 임의의 적당한 방식으로 구현될 수 있다. 비교기(695)는 임의의 적당한 방식으로, 가령 스케일링된 전압과 기준 전압을 비교하도록 연결된 차동 증폭기를 사용하여 구현될 수 있다. 기준 전압은 임의의 적당한 소스로부터 임의의 적당한 방식으로 생성될 수 있다.
일 실시예에서, 전압 분할기(691, 694)는 유사한 방식으로 데이터 라인(D+)(455) 및 (D-)(456) 상의 전압을 스케일링할 수 있으며, 비교기(692, 695)는 전압 분할기(691, 694)로부터의 스케일링된 전압들과 실질적으로 동일한 기준 전압을 비교할 수 있다.
일 실시예의 검출 회로(434)는 전압 분할기(691)를 포함하지 않으며, 비교기(692)는 데이터 라인(D+)(455)상의 전압과 기준 값에 대응하는 적당한 기준 전압을 비교하도록 연결될 수 있다. 일 실시예의 검출 회로(434)는 전압 분할기(694)를 포함하지 않으며, 비교기(695)는 데이터 라인(D-)(456) 상의 전압과 기준 값에 대응하는 적당한 기준 전압을 비교하도록 연결될 수 있다.
일 실시예의 검출 회로(434)는 노드(693)에서의 과전압 신호나 노드(696)에서의 과전압 신호에 응답하여 노드(697)에서의 비활성화 신호를 출력하는 적당한 회로를 포함할 수 있다. 일 실시예의 검출 회로(434)는 노드(693, 696)에서의 과전압 신호의 논리 OR로서 노드(697)에서의 비활성화 신호를 출력하는 적당한 회로를 포함할 수 있다. 일 실시예의 제어기(430)는 범용 입력/출력(GPIO)을 통해 노드(697)에서 비활성화 신호를 출력하여 다운스트림 디바이스(402)으로의 전력 공급을 비활성화할 수 있다.
다른 실시예의 검출 회로(434)는 노드(693)에서의 과전압 신호와 노드(696)에서의 과전압 신호를 별도로 출력할 수 있으며, 일 실시예의 제어기(430)는 노드(693)에서의 과전압 신호와 노드(696)에서의 과전압 신호를 별도로 출력하여 다운스트림 디바이스(402)로의 전력 공급을 비활성화할 수 있다. 일 실시예의 제어기(430)는 범용 입력/출력(GPIO)을 통해 노드(693, 696)에서 과전압 신호를 별도로 출력할 수 있다.
예시적인 업스트림 디바이스
업스트림 디바이스(400)는 임의의 적당한 방식으로 기능하는 임의의 적당한 구성요소를 포함할 수 있다. 일 실시예의 업스트림 디바이스(400)는 컴퓨터 시스템을 형성하는 적당한 구성요소를 포함할 수 있다. 업스트림 디바이스(400)는 제한없이 데스크탑 컴퓨터 시스템, 자동차 컴퓨터 시스템 또는 휴대형 컴퓨터 시스템, 가령 노트북 컴퓨터, 테블릿 컴퓨터, 넷북 컴퓨터 또는 모바일 인터넷 디바이 스(MID)로서 기능할 수 있다.
도 7은 업스트림 디바이스(400)의 실시예의 구성요소를 도시한다. 도 7에 도시된 바와 같이, 업스트림 디바이스(400)는 전원(412), 전력 공급 회로(420), 프로세서(710) 및 프로세서(710)에 연결된 시스템 제어 로직(720)을 포함할 수 있다. 일 실시예의 시스템 제어 로직(720)은 제어기(430)를 포함할 수 있다. 프로세서(710), 시스템 제어 로직(720)의 로직 및/또는 업스트림 디바이스(400)의 임의의 다른 적당한 구성요소 또는 로직은 다운스트림 디바이스(402)와 통신하는 제어기(430)를 사용할 수 있다.
업스트림 디바이스(400)는 시스템 제어 로직(720)에 연결된 기본 입력/출력 시스템(BIOS) 메모리(730), 시스템 제어 로직(720)에 연결된 휘발성 메모리(740), 시스템 제어 로직(720)에 연결된 비휘발성 메모리 및/또는 저장 디바이스(750), 시스템 제어 로직(720)에 연결된 하나 이상의 입력 디바이스(760), 시스템 제어 로직(720)에 연결된 디스플레이(770), 시스템 제어 로직(720)에 연결된 하나 이상의 통신 인터페이스(780) 및/또는 시스템 제어 로직(720)에 연결된 하나 이상의 다른 입력/출력(I/O) 디바이스(790)를 가질 수 있다.
일 실시예의 시스템 제어 로직(720)은 프로세서(710) 및/또는 시스템 제어 로직(720)과 통신하는 임의의 적당한 디바이스 또는 구성요소에 대한 임의의 통신 링크를 제공하기 위한, 제어기(430)를 포함하는 임의의 적당한 인터페이스 제어기를 포함할 수 있다.
일 실시예의 시스템 제어 로직(720)은 BIOS 메모리(730)에 인터페이스를 제 공하는 펌웨어 제어기를 포함할 수 있다. BIOS 메모리(730)는 업스트림 디바이스(400)에 대한 임의의 적당한 시스템 및/또는 비디오 BIOS 소프트웨어를 저장하는데 사용될 수 있다. BIOS 메모리(730)는 임의의 적당한 휘발성 메모리, 가령 적당한 플래시 메모리를 포함할 수 있다. 일 실시예의 BIOS 메모리(730)는 대안으로 시스템 제어 로직(720)에 포함될 수도 있다.
일 실시예의 시스템 제어 로직(720)은 휘발성 메모리(740)에 대한 인터페이스를 제공하는 하나 이상의 메모리 제어기를 포함할 수 있다. 휘발성 메모리(740)는 가령 업스트림 디바이스(400)에 대한 데이터 및/또는 인스트럭션을 로딩하고 저장하는데 사용될 수 있다. 휘발성 메모리(740)는 임의의 적당한 휘발성 메모리, 가령 적당한 DRAM을 포함할 수 있다.
일 실시예의 시스템 제어 로직(720)은 디스플레이(770)에 인터페이스를 제공하는 그래픽 제어기를 포함할 수 있다. 디스플레이(770)는 임의의 적당한 디스플레이, 가령 음극선관(CRT) 또는 LCD를 포함할 수 있다. 일 실시예의 그래픽 제어기는 대안으로서 시스템 제어 로직(720)의 외부에 존재할 수도 있다.
일 실시예의 시스템 제어 로직(720)은 비휘발성 메모리 및/또는 저장 디바이스(750), 입력 디바이스(760), 통신 인터페이스(780) 및 I/O 디바이스(790)에 인터페이스를 제공하는 하나 이상의 입력/출력(I/O) 제어기를 포함할 수도 있다.
비휘발성 메모리 및/또는 저장 디바이스(750)는 가령 데이터 및/또는 인스트럭션을 저장하는데 사용될 수 있다. 비휘발성 메모리 및/또는 저장 디바이스(750)는 임의의 적당한 비휘발성 메모리, 가령 플래시 메모리를 포함할 수 있으 며, 임의 적당한 비휘발성 저장 디바이스, 가령 하나 이상의 하드디스크 드라이브(HDD), 하나 이상의 컴팩트 디스크(CD) 드라이브, 및/또는 하나 이상의 DVD 드라이브를 포함할 수도 있다.
입력 디바이스(760)는 임의의 적당한 입력 디바이스, 가령 키보드, 마우스 및/또는 임의의 다른 적당한 커서 제어 디바이스를 포함할 수도 있다.
통신 인터페이스(780)는 하나 이상의 네트워크를 통해 통신하며 임의의 다른 적당한 디바이스를 갖는 업스트림 디바이스에 대한 인터페이스를 제공할 수도 있다. 통신 인터페이스(780)는 임의의 적당한 하드웨어 및/또는 펌웨어를 포함할 수도 있다. 일 실시예의 통신 인터페이스(780)는 가령, 네트워크 어댑터, 무선 네트워크 어댑터, 전화 모뎀 및/또는 무선 모뎀을 포함할 수도 있다. 무선 통신의 경우, 일 실시예의 통신 인터페이스(780)는 하나 이상의 안테나(782)를 사용할 수도 있다.
I/O 디바이스(790)는 임의의 적당한 I/O 디바이스, 가령 사운드를 대응하는 디지털 신호로 변환하고 디지털 신호를 대응하는 사운드로 변환하는 오디오 디바이스, 카메라, 캠코드, 프린터 및/또는 스캐너를 포함할 수도 있다.
일 실시예의 다운스트림 디바이스(402)는 시스템 제어 로직(720)에 연결될 수 있는 임의의 적당한 디바이스, 가령 적당한 비휘발성 메모리 또는 저장 디바이스(750), 입력 디바이스(760), 통신 인터페이스(780) 또는 임의의 다른 적당한 I/O 디바이스(790)일 수 있다. 다운스트림 디바이스(402)의 예는 키보드, 커서 제어 디바이스, 저장 드라이브, 저장 디바이스, 허브 디바이스, 네트워크 라우터 또는 스위치, 배터리 충전 디바이스, 프린터, 스캐너, 캠코더, 카메라, 매체 플레이어, 셀룰러 전화기, 스마트폰, 모바일 인터넷 디바이스, 및 컴퓨터 시스템(가령, 데스크탑, 노트북, 넷북 또는 다른 컴퓨터 시스템)을 포함할 수 있다.
시스템 제어 로직(720)에 상주하는 것으로 도시되었지만, 일 실시예의 시스템 제어 로직(720)의 하나 이상의 제어기는 제어기(430)를 포함하여, 프로세서(710)와 함께 존재할 수 있으며 프로세서(710)로 하여금 하나 이상의 디바이스 또는 구성요소와 직접 통신 가능하게 한다. 일 실시예의 시스템 제어 로직(720)의 하나 이상의 제어기는 제어기(430)를 포함하여, 프로세서(710)의 적어도 일부와 함께 단일의 다이 상에 집적될 수도 있다. 일 실시예의 시스템 제어 로직(720)의 하나 이상의 제어기는 제어기(430)를 포함하여, 프로세서(710)와 함께 패키징될 수 있다.
위에서 여러 실시예가 기술되었다. 이러한 실시예에 대해 첨부된 청구범위의 영역 내에서 다양한 변경 및 변형이 행해질 수 있다. 따라서, 상세한 설명 및 도면은 제한적인 의미가 아닌 예시적인 의미로 간주되어야 한다.
도 1은 USB 규격 개정 2.0 (2000.4.27)(이후 USB2로 지칭됨) 시스템의 종래 기술의 블럭도이다.
도 2는 USB2 케이블 세그먼트의 종래 기술의 블럭도이다.
도 3은 USB2 케이블 데이터 라인 상에서의 과전압 상태로부터 송수신기 회로를 보호하기 위한 USB2 호스트 제어기의 송수신기 회로의 종래 기술의 블럭도이다.
도 4는 과전압 상태를 검출하여 다운스트림 디바이스로의 전력 공급을 비활성화하기 위한 일 실시예의 업스트립 디바이스에 대한 시스템의 블럭도이다.
도 5는 과전압 상태를 검출하고 다운스트림 디바이스로의 전력 공급을 비활성화시키기 위한 업스트림 디바이스에 대한 일 실시예의 흐름도이다.
도 6은 과전압 상태를 검출하고 다운스트림 디바이스로의 전력 공급을 비활성화시키기 위한 일 실시예의 업스트림 디바이스의 회로를 도시한 도면이다.
도 7은 과전압 상태를 검출하고 다운스트림 디바이스로의 전력 공급을 비활성화시키기 위한 업스트림 디바이스에 대한 일 실시예의 구성요소의 블럭도이다.
도면의 주요 부분에 대한 부호의 설명
120: 호스트 디바이스 122: 시스템 보드
130: 호스트 제어기 132: 송수신기 회로
150: 버스 파워형 디바이스 400: 업스트림 디바이스
402: 다운스트림 디바이스 420: 전원 공급 회로
430: 제어기 434: 검출 회로

Claims (14)

  1. 제어기에 있어서,
    하나 이상의 데이터 라인을 통해, 상기 제어기를 포함하는 업스트림 디바이스의 외부에 존재하는 다운스트림 디바이스와 통신하는 통신 회로와,
    상기 하나 이상의 데이터 라인들 중 적어도 하나의 데이터 라인 상에서 기준 값을 초과하는 값을 갖는 전압을 검출하는 검출 회로를 포함하며,
    상기 검출 회로는, 상기 하나 이상의 데이터 라인들 중 적어도 하나의 데이터 라인 상에서 상기 기준 값을 초과하는 값을 갖는 전압의 검출에 응답하여 상기 다운스트림 디바이스로의 하나 이상의 전원 라인을 통한 전력 공급을 비활성화시키는
    제어기.
  2. 제 1 항에 있어서,
    상기 업스트림 디바이스는 상기 하나 이상의 전원 라인과 상기 하나 이상의 데이터 라인을 하우징하는 단일 케이블에 의해 상기 다운스트림 디바이스에 연결되는
    제어기.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제어기는 USB 규격과 호환가능한
    제어기.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 검출 회로는 하나 이상의 전원 라인을 전원 노드로부터 연결해제하기 위해 하나 이상의 트랜지스터들을 비활성화하는
    제어기.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 검출 회로는 다른 전압을 생성하기 위해 데이터 라인 상의 전압을 분할하는 전압 분할기와, 상기 다른 전압을 기준 전압과 비교하는 비교기를 포함하는
    제어기.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 통신 회로는 하나 이상의 데이터 라인을 통해 상기 다운스트림 디바이 스에 신호를 송신하는 송신기 회로를 포함하는
    제어기.
  7. 제 1 항 또는 제 2 항에 있어서,
    상기 통신 회로는 하나 이상의 데이터 라인을 통해 상기 다운스트림 디바이스로부터 신호를 수신하는 수신기 회로를 포함하는
    제어기.
  8. 제 1 항 또는 제 2 항에 있어서,
    상기 제어기는 회로 보드 및 상기 회로 보드에 의해 지지되는 전원 공급 회로와 결합하여 상기 하나 이상의 전원 라인을 통해 상기 다운스트림 디바이스로 전력을 공급하며,
    상기 제어기는 상기 회로 보드에 의해 지지되는
    제어기.
  9. 제 1 항 또는 제 2 항에 있어서,
    상기 제어기는 프로세서, AC-DC 컨버터 및 상기 AC-DC 컨버터에 결합된 전원 공급 회로와 결합하여 상기 하나 이상의 전원 라인을 통해 상기 다운스트림 디바이스로 전력을 공급하는
    제어기.
  10. 업스트림 디바이스와 상기 업스트림 디바이스의 외부에 존재하는 다운스트림 디바이스 사이에서 하나 이상의 데이터 라인을 통해 통신하는 단계와,
    상기 하나 이상의 데이터 라인들 중 적어도 하나의 데이터 라인 상에서 기준 값을 초과하는 값을 갖는 전압을 검출하는 단계와,
    상기 하나 이상의 데이터 라인들 중 적어도 하나의 데이터 라인 상에서 상기 기준 값을 초과하는 값을 갖는 전압의 검출에 응답하여 상기 다운스트림 디바이스로의 하나 이상의 전원 라인을 통한 전력 공급을 비활성화시키는 단계를 포함하는
    방법.
  11. 제 10 항에 있어서,
    상기 통신 단계는 상기 하나 이상의 전원 라인을 하우징하는 단일 케이블 내에 또한 하우징되는 하나 이상의 데이터 라인을 통해 통신하는 단계를 포함하는
    방법.
  12. 제 10 항 또는 제 11 항에 있어서,
    상기 통신 단계는 USB 규격과 호환가능한 방식으로 상기 다운스트림 디바이스와 통신하는 단계를 포함하는
    방법.
  13. 제 10 항 또는 제 11 항에 있어서,
    상기 비활성화 단계는 하나 이상의 전원 라인을 전원 노드로부터 연결해제하기 위해 하나 이상의 트랜지스터들을 비활성화하는 단계를 포함하는
    방법.
  14. 제 10 항 또는 제 11 항에 있어서,
    상기 검출 단계는 다른 전압을 생성하기 위해 데이터 라인 상의 전압을 분할하는 단계와 상기 다른 전압을 기준 전압과 비교하는 단계를 포함하는
    방법.
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