KR20100078862A - 박막트랜지스터, 그의 제조방법 및 이를 포함하는 유기전계발광표시장치 - Google Patents

박막트랜지스터, 그의 제조방법 및 이를 포함하는 유기전계발광표시장치 Download PDF

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Abstract

본 발명은 박막트랜지스터, 그의 제조방법 및 그를 포함하는 유기전계발광표시장치에 관한 것으로, 기판; 상기 기판 상에 위치하며, 제 1 금속촉매 결정화 영역과 제 2 금속촉매 결정화 영역을 포함하는 소스/드레인 영역 및 제 2 금속촉매 결정화 영역을 포함하는 채널영역을 포함하는 반도체층; 상기 반도체층의 채널영역에 대응하게 위치하는 게이트 전극; 상기 반도체층과 상기 게이트 전극을 절연시키기 위하여 상기 반도체층과 상기 게이트 전극 사이에 위치하는 게이트 절연막; 및 상기 게이트 전극과 절연되며, 상기 소스/드레인 영역과 전기적으로 각각 연결되는 소스/드레인 전극을 포함하는 것을 특징으로 하는 박막트랜지스터 및 그의 제조방법에 관한 것이다.
또한, 기판; 상기 기판 상에 위치하며, 제 1 금속촉매 결정화 영역과 제 2 금속촉매 결정화 영역을 포함하는 소스/드레인 영역 및 제 2 금속촉매 결정화 영역을 포함하는 채널영역을 포함하는 반도체층; 상기 반도체층의 채널영역에 대응하게 위치하는 게이트 전극; 상기 반도체층과 상기 게이트 전극을 절연시키기 위하여 상기 반도체층과 상기 게이트 전극 사이에 위치하는 게이트 절연막; 상기 게이트 전극과 절연되며, 상기 소스/드레인 영역과 전기적으로 각각 연결되는 소스/드레인 전극; 및 상기 소스/드레인 전극과 전기적으로 연결되는 제 1 전극, 유기막층 및 제 2 전극을 포함하는 유기전계발광표시장치에 관한 것이다.
SGS 결정화, 박막트랜지스터

Description

박막트랜지스터, 그의 제조방법 및 이를 포함하는 유기전계발광표시장치{Thin film transistor, fabricating method of the thin film transistor, and organic lighting emitting diode display device comprising the same}
본 발명은 박막트랜지스터, 그의 제조 방법, 및 이를 포함하는 유기전계발광표시장치에 관한 것으로, 더욱 상세하게는 금속 촉매를 이용하여 결정화된 반도체층의 금속 촉매의 농도를 조절하여 전기적 특성이 우수한 박막트랜지스터, 그의 제조 방법, 및 이를 구비하는 유기전계발광표시장치에 관한 것이다.
일반적으로, 다결정 실리콘층은 높은 전계 효과 이동도와 고속 동작 회로에 적용이 가능하며 CMOS 회로 구성이 가능하다는 장점이 있어 박막트랜지스터용 반도체층의 용도로서 많이 사용되고 있다. 이러한 다결정 실리콘층을 이용한 박막트랜지스터는 주로 능동 행렬 액정 디스플레이 장치(AMLCD)의 능동소자와 유기 전계 발광 소자(OLED)의 스위칭 소자 및 구동 소자에 사용된다.
상기 비정질 실리콘을 다결정 실리콘으로 결정화하는 방법은 고상 결정화 법(Solid Phase Crystallization), 엑시머 레이저 결정화법(Excimer Laser Crystallization), 금속 유도 결정화법(Metal Induced Crystallization) 및 금속 유도 측면 결정화법(Metal Induced Lateral Crystallization) 등이 있는데, 고상 결정화법은 비정질 실리콘층을 박막트랜지스터가 사용되는 디스플레이 소자의 기판을 형성하는 물질인 유리의 변형 온도인 약 700℃ 이하의 온도에서 수 시간 내지 수십 시간에 걸쳐 어닐링하는 방법이고, 엑시머 레이저 결정화법은 엑시머 레이저를 비정질 실리콘층에 주사하여 매우 짧은 시간 동안 국부적으로 높은 온도로 가열하여 결정화하는 방법이며, 금속 유도 결정화법은 니켈, 팔라듐, 금, 알루미늄 등의 금속을 비정질 실리콘층과 접촉시키거나 주입하여 상기 금속에 의해 비정질 실리콘층이 다결정 실리콘층으로 상 변화가 유도되는 현상을 이용하는 방법이고, 금속 유도 측면 결정화법은 금속과 실리콘이 반응하여 생성된 실리사이드가 측면으로 계속하여 전파되면서 순차로 비정질 실리콘층의 결정화를 유도하는 방법을 이용하는 결정화 방법이다.
그러나, 상기의 고상 결정화법은 공정 시간이 너무 길뿐만 아니라 고온에서 장시간 열처리함으로써 기판의 변형이 발생하기 쉽다는 단점이 있고, 엑시머 레이저 결정화법은 고가의 레이저 장치가 필요할 뿐만 아니라 다결정화된 표면의 돌기(protrusion)가 발생하여 반도체층과 게이트 절연막의 계면 특성이 나쁘다는 단점이 있다.
현재, 금속을 이용하여 비정질 실리콘층을 결정화하는 방법은 고상결정화(Solid Phase Crystallization)보다 낮은 온도에서 빠른 시간 내에 결정화시킬 수 있는 장점을 가지고 있기 때문에 많이 연구되고 있다. 금속을 이용한 결정화 방법은 금속 유도 결정화(MIC, Metal Induced Crystallization) 방법과 금속 유도 측면 결정화(MILC, Metal Induced Lateral Crystallization) 방법, SGS 결정화(Super Grain Silicon Crystallization) 방법 등이 있다.　
박막트랜지스터의 특성을 결정하는 중요한 요소 중의 하나가 누설전류인데, 특히 상기의 금속 촉매를 이용하여 결정화된 반도체층에서는 상기 금속 촉매가 채널 영역에 잔류하여 누설전류가 증가할 수 있다. 따라서 채널 영역에서의 잔류 금속 촉매의 농도를 제어하지 않으면 박막트랜지스터의 누설 전류가 증가하여 전기적 특성이 저하되는 문제점이 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위한 것으로써, 금속 촉매를 이용하여 결정화된 반도체층을 이용한 박막트랜지스터에 있어서, 상기 반도체층에 잔류하는 잔류 금속 촉매를 최소화하며 특성이 향상된 박막트랜지스터와 그의 제조방법 및 상기 박막트랜지스터를 구비하는 유기전계발광표시장치와 그의 제조방법을 제공하는데 목적이 있다.
본 발명은 박막트랜지스터, 그의 제조방법 및 그를 포함하는 유기전계발광표시장치에 관한 것으로, 기판; 상기 기판 상에 위치하며, 제 1 금속촉매 결정화 영역과 제 2 금속촉매 결정화 영역을 포함하는 소스/드레인 영역 및 제 2 금속촉매 결정화 영역을 포함하는 채널영역을 포함하는 반도체층; 상기 반도체층의 채널영역에 대응하게 위치하는 게이트 전극; 상기 반도체층과 상기 게이트 전극을 절연시키기 위하여 상기 반도체층과 상기 게이트 전극 사이에 위치하는 게이트 절연막; 및 상기 게이트 전극과 절연되며, 상기 소스/드레인 영역과 전기적으로 각각 연결되는 소스/드레인 전극을 포함하는 것을 특징으로 하는 박막트랜지스터 및 그의 제조방법을 제공한다.
또한, 기판; 상기 기판 상에 위치하며, 제 1 금속촉매 결정화 영역과 제 2 금속촉매 결정화 영역을 포함하는 소스/드레인 영역 및 제 2 금속촉매 결정화 영역 을 포함하는 채널영역을 포함하는 반도체층; 상기 반도체층의 채널영역에 대응하게 위치하는 게이트 전극; 상기 반도체층과 상기 게이트 전극을 절연시키기 위하여 상기 반도체층과 상기 게이트 전극 사이에 위치하는 게이트 절연막; 상기 게이트 전극과 절연되며, 상기 소스/드레인 영역과 전기적으로 각각 연결되는 소스/드레인 전극; 및 상기 소스/드레인 전극과 전기적으로 연결되는 제 1 전극, 유기막층 및 제 2 전극을 포함하는 유기전계발광표시장치를 제공한다.
본 발명은 금속촉매를 이용하여 결정화한 반도체층을 구비하는 박막트랜지스터 및 그의 제조방법과 그를 구비하는 유기전계발광표시장치를 제공함으로써, 종래의 금속촉매를 이용하여 결정화된 반도체층보다 결정립이 크고 잔류금속이 적은 우수한 반도체층을 형성하는 방법을 제공함으로써, 문턱전압, Ioff 특성이 향상된 박막트랜지스터 및 그의 제조방법과 그를 구비하는 유기전계발광표시장치를 제공함으로써, 특성이 향상된 소자를 생산할 수 있는 효과가 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 이하의 실시예는 이 기술 분야에서통상적인 지식을 가진 자에게 본 발명이 충분히 이해되도록 제공되는 것으로서, 여러 가지 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 기술되는 실시예에 한정되는 것은 아니다.
도 1a 내지 도 1f은 본 발명의 제 1 실시예에 따른 결정화 공정의 단면도에 관한 것이다.
도 1a를 참조하며, 유리 또는 플라스틱과 같은 기판(100)상에 버퍼층(110)을 형성한다. 상기 버퍼층(110)은 화학적 기상 증착(Chemical Vapor Deposition)법 또는 물리적 기상 증착(Physical Vapor Deposition)법을 이용하여 실리콘 산화막, 실리콘 질화막과 같은 절연막을 이용하여 단층 또는 이들의 적층구조로 형성한다. 이때 상기 버퍼층(110)은 상기 기판(100)에서 발생하는 수분 또는 불순물의 확산을 방지하거나, 결정화시 열의 전달 속도를 조절함으로써, 비정질 실리콘층의 결정화가 잘 이루어질 수 있도록 하는 역할을 한다.
이어서, 상기 버퍼층(110) 상에 제 1 비정질 실리콘층(120)을 형성한다. 이때 상기 비정질 실리콘층(120)은 화학적 기상 증착법(Chemical Vapor Deposition) 또는 물리적 기상 증착법(Physical Vapor Deposition)을 이용할 수 있다. 또한, 상기 제 1 비정질 실리콘층(120)을 형성할 때, 또는, 형성한 후에 탈수소 처리하여 수소의 농도를 낮추는 공정을 진행할 수 있다.
다음, 상기 제 1 비정질 실리콘층(120)을 다결정 실리콘층으로 결정화한다. 본 발명에서는 MIC(Metal Induced Crystallization)법, MILC(Metal Induced Lateral Crystallization)법 또는 SGS(Super Grain Silicon)법 등과 같은 금속 촉매를 이용한 결정화 방법을 이용하여 상기 제 1 비정질 실리콘층을 다결정 실리콘층으로 결정화한다. 이때, 결정화된 다결정 실리콘층 영역을 제 1 금속촉매 결정화 영역으로 정의한다.
한편, 본원발명에서는 이하, 상기 결정화법 중 바람직한 실시예로 SGS 결정화법에 대하여 설명한다.
상기 SGS법은 비정질 실리콘층으로 확산되는 금속 촉매의 농도를 저농도로 조절하여 결정립의 크기를 수 ㎛ 내지 수백 ㎛까지 조절할 수 있는 결정화방법이다. 상기 비정질 실리콘층으로 확산되는 금속 촉매의 농도를 저농도로 조절하기 위한 일 실시예로 상기 비정질 실리콘층 상에 캡핑층을 형성하고, 상기 캡핑층 상에 금속 촉매층을 형성한 후 열처리하여 금속 촉매를 확산시킬 수 있으며, 공정에 따라서는 캡핑층을 형성하지 않고 금속 촉매층을 저농도로 형성하는 것 등에 의해 확산되는 금속 촉매의 농도를 저농도로 조절할 수도 있다. 도 1b는 상기 제 1 비정질 실리콘층 상에 캡핑층과 금속 촉매층을 형성하는 공정의 단면도이다.
도 1b를 참조하면, 상기 제 1 비정질 실리콘(120) 상에 캡핑층(130)을 형성한다. 이때, 상기 캡핑층(130)은 추후의 공정에서 형성되는 금속 촉매가 열처리 공정을 통해 확산할 수 있는 실리콘 질화막으로 형성하는 것이 바람직하고, 실리콘 질화막과 실리콘 산화막의 복층을 사용할 수 있다. 상기 캡핑층(130)은 화학적 기상 증착법 또는 물리적 기상 증착법 등과 같은 방법으로 형성한다. 이때, 상기 캡핑층(130)의 두께는 1 내지 2000Å으로 형성한다. 상기 캡핑층(130)의 두께가 1Å 미만이 되는 경우에는 상기 캡핑층(130)이 확산하는 금속 촉매의 양을 저지하기가 어려우며, 2000Å 초과하는 경우에는 상기 비정질 실리콘층(120)으로 확산되는 금속 촉매의 양이 적어 다결정 실리콘층으로 결정화하기 어렵다.
이어서, 상기 캡핑층(130) 상에 금속 촉매를 증착하여 금속 촉매층(140)을 형성한다. 이때, 상기 금속 촉매는 Ni, Pd, Ag, Au, Al, Sn, Sb, Cu, Tr, 및 Cd로 이루어진 군에서 선택되는 어느 하나를 사용할 수 있는데, 바람직하게는 니켈(Ni)을 이용한다. 이때, 상기 금속 촉매층(140)은 상기 캡핑층(130) 상에 1011 내지 1015atoms/㎠의 면밀도로 형성하는데, 상기 금속 촉매가 1011atoms/㎠의 면밀도 보다 적게 형성된 경우에는 결정화의 핵인 시드의 양이 적어 상기 제 1 비정질 실리콘층이 SGS법에 의한 다결정 실리콘층으로 결정화하기 어렵고, 상기 금속 촉매가 1015atoms/㎠의 면밀도 보다 많게 형성된 경우에는 제 1 비정질 실리콘층으로 확산되는 금속 촉매의 양이 많아 다결정 실리콘층의 결정립이 작아지고, 또한, 잔류하는 금속 촉매의 양이 많아지게 되어 상기 다결정 실리콘층을 패터닝하여 형성되는 반도체층의 특성이 저하되게 된다.　
도 1c는 상기 기판을 열처리하여 금속 촉매를 캡핑층을 통해 확산시켜 제 1 비정질 실리콘층의 계면으로 이동시키는 공정의 단면도이다.
도 1c를 참조하면, 상기 버퍼층(110), 제 1 비정질 실리콘층(120), 캡핑층(130) 및 금속 촉매층(140)이 형성된 상기 기판(100)을 열처리(150)하여 상기 금속 촉매층(140)의 금속 촉매 중 일부를 상기 제 1 비정질 실리콘층(120)의 표면으로 이동시킨다. 즉, 상기 열처리(150)에 의해 상기 캡핑층(130)을 통과하여 확산하는 금속 촉매들(140a, 140b) 중 미량의 금속 촉매(140b)들만이 상기 제 1 비정질 실리콘층(120)의 표면으로 확산하게 되고, 대부분의 금속 촉매(140a)들은 상기 비정질 실리콘층(120)에 도달하지도 못하거나 상기 캡핑층(130)을 통과하지 못하게 된다.
따라서, 상기 캡핑층(130)의 확산 저지 능력에 의해 상기 제 1 비정질 실리콘층(120)의 표면에 도달하는 금속 촉매의 양이 결정되는데, 상기 캡핑층(130)의 확산 저지 능력은 상기 캡핑층(130)의 두께와 밀접한 관계가 있다. 즉, 상기 캡핑층(130)의 두께가 두꺼워질수록 확산되는 양은 적어지게 되어 결정립의 크기가 커지게 되고, 두께가 얇아질수록 확산되는 양은 많아지게 되어 결정립의 크기는 작아지게 된다.
이때, 상기 열처리(150) 공정은 200 내지 900℃, 바람직하게 350 내지 500℃의 온도 범위에서 수 초 내지 수 시간 동안 진행하여 상기 금속 촉매를 확산시키게 되는데, 상기 온도와 시간에서 진행하는 경우에 과다한 열처리 공정으로 인한 기판의 변형 등을 방지할 수 있으며, 제조 비용 및 수율의 면에서도 바람직하다. 상기 열처리(150) 공정은 로(furnace) 공정, RTA(Rapid Thermal Annealling) 공정, UV 공정 또는 레이저(Laser) 공정 중 어느 하나의 공정을 이용할 수 있다.
도 1d는 확산된 금속 촉매에 의해 제 1 비정질 실리콘층이 다결정 실리콘층으로 결정화하는 공정의 단면도이다.
도 1d를 참조하면, 상기 캡핑층(130)을 통과하여 상기 제 1 비정질 실리콘층(120)에 확산한 금속 촉매(140b)들에 의해 상기 제 1 비정질 실리콘층(120)이 제 1 금속촉매 결정화 영역(160)으로 결정화된다. 즉, 상기 확산한 금속 촉매(140b)가 비정질 실리콘층의 실리콘과 결합하여 금속 실리사이드를 형성하고 상기 금속 실리사이드가 결정화의 핵인 시드(seed)를 형성하게 되어 비정질 실리콘층이 다결정 실 리콘층으로 결정화하게 되어 제 1 금속촉매 결정화 영역을 형성하고, 제 1 금속촉매 결정화영역을 제 1 SGS 결정화 영역으로 정의한다.
한편, 도 1d에서는 상기 캡핑층(130)과 금속 촉매층(140)을 제거하지 않고 상기 열처리(150) 공정을 진행하였으나, 금속 촉매를 상기 제 1 비정질 실리콘층(120) 상으로 확산시켜 결정화의 핵인 금속 실리사이드를 형성시킨 후, 상기 캡핑층(130)과 금속 촉매층(140)을 제거하고 열처리함으로써 다결정 실리콘층을 형성하여도 무방하다.　
도 1e 및 도 1g를 참조하면, 상기와 같이 결정화를 진행하면, 상기 캡핑층(130) 및 금속 촉매층(140)을 제거하고 나서, 상기 제 1 금속촉매 결정화 영역(160) 상에 제 2 비정질 실리콘층(165)을 형성한다.
그리고 나서, 상기 제 1 비정질 실리콘층(120)을 열처리 하였을 때와 동일하게 열처리를 실시한다. 상기와 같이 열처리를 실시하게 되면, 제 1 금속촉매 결정화 영역(160)에 남아있는 잔류 금속촉매(160)들이 상부의 제 2 비정질 실리콘층(165)으로 확산하여, 씨드(seed)가 형성이 되면서, 상기 제　 2 비정질 실리콘층(165)이 제 2 금속촉매 결정화 영역(170)으로 결정화된다. 상기 제 2 금속촉매 결정화 영역(170)은 상기 제 1 금속촉매 결정화 영역(160)에 남아있는 잔류 금속 촉매에 의해 결정화된 것으로써, 잔류 금속 촉매량은 제 2 금속촉매 결정화 영역(170)의 양이 제 1 금속촉매 결정화 영역(160)보다 적다. 상기 제 2 금속촉매 결정화 영역(170)는 제 2 SGS 결정화영역으로 정의하며, 상기 제 2 SGS 결정화영역은 상기 제 1 SGS 결정화영역에서의 잔류금속촉매가 확산되어 결정화된 영역이다.
또한, 상기 제 2 SGS 결정화 영역인 제 2 금속촉매 결정화 영역(170)의 결정립은 제 1 SGS 결정화 영역인 제 1 금속촉매 결정화 영역(160)의 결정립 크기의 3 내지 4배 정도의 크기를 갖는 특성이 있다. 그리고, 상기 결정화 영역의 표면을 에칭하여 관찰하면, 제 1 금속촉매 결정화 영역(160)의 표면에는 씨드(seed)가 존재하는 반면에 제 2 금속촉매 결정화 영역(170)은 하부에서 씨드(seed)가 형성되어 상부로 성장하기 때문에 씨드(seed)가 표면에서 보이지 않으며, 결정립 경계가 희미하며 불명확하다. 그러므로 제 2 금속촉매 결정화 영역은 제 1 금속촉매 결정화 영역보다 결정립경계가 적게 포함되고, 또한 적게 포함되기 때문에 전하이동에 대한 베리어가 적게 포함되므로 전기적 특성이 우수하다.
도 1h는 상기 제 1 금속촉매 결정화 영역(160)의 표면을 촬영한 사진이고, 도 1i는 상기 제 2 금속촉매 결정화 영역(170)의 표면을 촬영한 사진이다.
도 1h및 도 1i를 참조하면, 상기 도 1g는 상기 제 1 금속촉매 결정화 영역의 표면으로써, 상기에 서술한 바와 같이, 결정립 내에 씨드(seed)를 눈으로 확인할 수 있으며, 그레인 바운더리(grain boundary)가 뚜렷하다. 그러나 제 1 금속촉매 결정화 영역 내의 잔류금속 촉매에 의해 결정화된 제 2 금속촉매 결정화 영역을 살펴보면, 결정립의 경계가 흐릿하여 그레인 바운더리(grain boundary)가 희미하고 씨드(seed)가 존재하지 않다. 상기 제 2 금속촉매 결정화 영역은 하부의 제 1 금속촉매 결정화 영역과 제 2 금속촉매 결정화 영역이 맞닿아 있는 부분에서 씨드(seed)가 존재하며, 그 부분에서 결정이 성장하기 때문에 실리콘층을 여러 번 에칭하면 제 2 금속촉매 결정화 영역의 하부에 씨드가 존재함을 알 수 있다. 그리고 상기 제 2 금속촉매 결정화 영역은 제 1 금속촉매 결정화 영역의 잔류 금속촉매에 의하여 결정화된 것이므로, 제 2 금속촉매 결정화 영역의 잔류금속 촉매량이 제 1 금속촉매 결정화 영역의 잔류금속촉매량보다 적다.
　그러므로 상기와 같은 상이함을 바탕으로 제 1 SGS 결정화영역인 제 1 금속촉매 결정화 영역과 제 2 SGS 결정화영역인 제 2 금속촉매 결정화 영역을 구별할 수 있다.
도 2a 내지 2c에서는 본 발명의 제 1 실시예에 따른 다결정 실리콘층의 제조방법을 이용하여 박막트랜지스터를 제조하는 공정을 나타낸 단면도이다.
도 2a를 참조하면, 상기 도 1d의 기판(100)에서 상기 캡핑층(130) 및 금속 촉매층(140)을 제거하고, 제 1 금속촉매 결정화 영역(160)이 형성된　 기판(100)을 준비한다.
그리고 나서, 도 2b 및 도 2c를 참조하면, 상기 제 1 금속촉매 결정화 영역(160)은 섬모양으로 패터닝한 후, 기판(100) 전면에 걸쳐 제 2 비정질 실리콘층을 형성한 후, 열처리하여 제 1 금속촉매 결정화 영역(160)에 존재하는 금속촉매가 확산하여 결정화된 제 2 금속촉매 결정화 영역(170)을 형성한다. 그리고 나서, 상기 제 2 금속촉매 결정화 영역(170)을 패터닝하여, 상기 제 1 금속촉매 결정화 영역(160) 및 제 2 금속촉매 결정화 영역(170)을 포함하는 반도체층(175)을 형성한다.
이때, 상기 반도체층(175)의 소스/드레인 영역(170s,170d)은 제 1 금속촉매 결정화영역(160)과 제 2 금속촉매 결정화 영역(170)을 포함하며, 상기 반도체 층(175)의 채널영역(170c)는 제 2 금속촉매 결정화 영역(170)만을 포함한다.
상기 제 2 금속촉매 결정화 영역(170)은 제 1 금속촉매 결정화 영역보다 면적이 넓게 패터닝되며, 제 1 금속촉매 결정화 영역(160)은 상기 제 2 금속촉매 결정화 영역(170)의 소스/드레인 영역(170s,170d)의 하부에 위치한다. 제 1 금속촉매 결정화 영역(160)은 소스/드레인 영역에 위치하여 있으므로, 촉매확산시 양측으로 결정이 성장되므로 제 2 금속촉매 결정화 영역(170)의 채널영역(170c)방향으로의 결정화에 효과적인 결정화를 이룰 수 있다. 이때, 상기 제 1 금속촉매 결정화 영역(160)은 제 1 SGS 결정화 영역이며, 상기 제 2 금속촉매 결정화 영역(170)은 제 2 SGS 결정화 영역이다. 상기 제 2 금속촉매 결정화 영역(170)은 제 2 SGS 결정화 영역으로 제 1 SGS 결정화 영역보다 결정립 경계가 희미하고, 씨드가 적어 전기적 특성이 우수하다.
그리고 나서, 상기 제 1 금속촉매 결정화 영역(160) 및 제 2 금속촉매 결정화 영역(170)을 포함하는 기판(100) 전면에 걸쳐 게이트 절연막(180)을 형성한다. 상기 게이트 절연막(180)은 실리콘 산화막, 실리콘 질화막 또는 이들의 이중층일 수 있다.
이어서, 도 2d를 참조하면, 상기 게이트 절연막(180) 상에 알루미늄(Al) 또는 알루미늄-네오디뮴(Al-Nd)과 같은 알루미늄 합금의 단일층이나, 크롬(Cr) 또는 몰리브덴(Mo) 합금 위에 알루미늄 합금이 적층된 다중층을 게이트 전극용 금속층(도시안됨)을 형성하고, 사진 식각공정으로 상기 게이트 전극용 금속층을 식각하여 상기 　반도체층(175)의 채널 영역(170c)에 대응 되는 부분에 게이트 전극(185)을 형성한다.　
그리고 나서, 상기 게이트 전극(185)을 포함하는 기판(100) 전면에 걸쳐 층간 절연막(190)을 형성한다. 여기서, 상기 층간절연막(190)은 실리콘 질화막, 실리콘 산화막 또는 이들의 다중층일 수도 있다.
이어서, 상기 층간절연막(190) 및 상기 게이트 절연막(180)을 식각하여 상기 제 2 금속촉매 결정화 영역(170)의 소오스/드레인 영역을 노출시키는 콘택홀을 형성한다. 상기 콘택홀을 통하여 상기 소오스/드레인 영역과 연결되는 소오스/드레인 전극(200a,200b)을 형성한다. 여기서, 상기 소오스/드레인 전극(200a,200b)은 몰리브덴(Mo), 크롬(Cr), 텅스텐(W), 몰리브덴텅스텐(MoW), 알루미늄(Al), 알루미늄-네오디뮴(Al-Nd), 티타늄(Ti), 질화티타늄(TiN), 구리(Cu), 몰리브덴 합금(Mo alloy), 알루미늄 합금(Al alloy), 및 구리 합금(Cu alloy) 중에서 선택되는 어느 하나로 형성될 수 있다. 이로써 상기 반도체층(170), 상기 게이트 전극(185) 및 상기 소오스/드레인 전극(200a,200b)을 포함하는 박막트랜지스터를 완성한다.
표 1은 본 발명의 실시예에 따른 제 2 SGS 결정화 영역과 종래의 제 1 SGS 결정화 영역으로 형성된 반도체층의 특성을 비교한 것이다.
표 1
문턱전압
(Vth)		 전자이동도
(㎠/Vs)		 S팩터
(V/dec)		 오프전류
(A/㎛)		 구동전압범위
(V)
실시예 -1.82 59.74 0.48 3.20×10-12 -2.18
비교예 -2.52 51.44 0.58 6.02× 10-12 -2.38
　실시예는 반도체층을 상기에서 설명한 바와같이 금속 촉매를 이용하여 제 1 금속촉매 결정화 영역을 형성한 후, 상기 제 1 금속촉매 결정화 영역 상에 잔류하는 금속 촉매로 2차적인 결정화를 진행하여 형성한 제 2 금속촉매 결정화 영역을 형성한 후, 반도체층으로 형성한 경우의 제 2 SGS 결정화 영역으로 구성된　 반도체층이며, 비교예는 일반 금속 촉매에 의해 제 1 금속촉매 결정화 영역을 형성한 후 그것을 반도체층으로 형성한 제 1 SGS 결정화 영역으로 구성된 반도체층의 경우이다.
표 1에서 나타내는 바와 같이 제 1 금속촉매 결정화 영역으로부터의 씨드확산으로 인해 결정화된 제 2 SGS 결정화 영역인 제 2 금속촉매 결정화 영역으로 구성된 반도체층은 제 1 SGS 결정화 영역인 제 1 금속촉매 결정화 영역으로 구성된 반도체층보다 문턱전압이 낮고 전자이동도가 좋으며, S팩터도 작다. 또한, 제 2 SGS 결정화 영역을 가지는 실시예의 제 2 금속촉매 결정화 영역의 경우 우수한 오프전류 특성을 가진다.
도 3은 본 발명의 제 1실시예를 이용하여 형성한 박막트랜지스터를 포함하는 유기전계발광표시장치의 단면도이다.
도 3을 참조하면, 상기 본 발명의 도 2d의 실시예에 따른 박막트랜지스터를 포함하는 상기 기판(100) 전면에 절연막(210)을 형성한다. 상기 절연막(210)은 무기막인 실리콘 산화막, 실리콘 질화막 또는 SOG 중에서 선택되는 어느 하나 또는 유기막인 폴리이마이드(polyimide), 벤조사이클로부틴계 수지(benzocyclobutene series resin) 또는 아크릴레이트(acrylate) 중에서 선택되는 어느 하나로 형성할 수 있다. 또한 상기 무기막과 상기 유기막의 적층구조로 형성될 수도 있다.
상기 절연막(210)을 식각하여 상기 소오스 또는 드레인 전극(200a,200b)을 노출시키는 비아홀을 형성한다. 상기 비아홀을 통하여 상기 소오스 또는 드레인 전극(200a,200b) 중 어느 하나와 연결되는 제 1 전극(220)을 형성한다. 상기 제 1 전극(220)은 애노드 또는 캐소드로 형성할 수 있다. 상기 제 1 전극(220)이 애노드인 경우, 상기 애노드는 ITO, IZO 또는 ITZO 중에서 어느 하나로 이루어진 투명 도전막으로 형성할 수 있으며, 캐소드인 경우 상기 캐소드는 Mg, Ca, Al, Ag, Ba 또는 이들의 합금을 사용하여 형성할 수 있다.
이어서, 상기 제 1 전극(220) 상에 상기 제 1 전극(220)의 표면 일부를 노출시키는 개구부를 갖는 화소정의막(230)을 형성하고, 상기 노출된 제 1 전극(220) 상에 발광층을 포함하는 유기막층(240)을 형성한다. 상기 유기막층(240)에는 정공주입층, 정공수송층, 정공억제층, 전자억제층, 전자주입층 및 전자수송층으로 이루어진 군에서 선택되는 하나 또는 복수의 층을 더욱 포함할 수 있다. 이어서, 상기 유기막층(240) 상에 제 2 전극(250)을 형성한다. 이로써 본 발명의 일 실시예에 따른 유기전계발광표시장치를 완성한다.
상기 실시예에서는 반도체층 상부에 게이트 전극이 위치하는 탑게이트 구조의 박막트랜지스터를 예로들어 설명하였으나, 상기 동일한 구조의 반도체층 하부에 게이트 전극을 포함하는 바텀 게이트 구조의 박막트랜지스터로 응용하여 형성할 수도 있다.
　
따라서, 본 발명은 본 발명의 실시예에 따른 다결정 실리콘 제조방법을 이용 한 박막트랜지스터 및 유기전계발광표시장치의 반도체층은 종래의 SGS법에 의한 반도체층보다 특성이 향상된 우수한 소자로써, 디스플레이에 사용이 더욱 효과적이다.
도 1a 내지 도 1g는 본 발명에 따른 다결정 실리콘층의 제조방법에 관한 단면도이다.
도 1h는 본 발명에 따른 제 1 금속촉매 결정화영역에 관한 사진이다.
도 1i는 본 발명에 따른 제 2 금속촉매 결정화영역에 관한 사진이다.
도 2a 내지 2d는 본 발명에 따른 박막트랜지스터에 관한 도면이다.
도 3은 본 발명에 따른 유기전계발광표시장치에 관한 도면이다.

Claims (16)

  1. 기판;
    상기 기판 상에 위치하며, 제 1 금속촉매 결정화 영역과 제 2 금속촉매 결정화 영역을 포함하는 소스/드레인 영역 및 제 2 금속촉매 결정화 영역을 포함하는 채널영역을 포함하는 반도체층;
    상기 반도체층의 채널영역에 대응하게 위치하는 게이트 전극;
    상기 반도체층과 상기 게이트 전극을 절연시키기 위하여 상기 반도체층과 상기 게이트 전극 사이에 위치하는 게이트 절연막; 및
    상기 게이트 전극과 절연되며, 상기 소스/드레인 영역과 전기적으로 각각 연결되는 소스/드레인 전극을 포함하는 것을 특징으로 하는 박막트랜지스터.
  2. 제 1항에 있어서,
    상기 반도체층은 상부에 게이트 전극을 포함하는 것을 특징으로 하는 박막트랜지스터.
  3. 제 1항에 있어서,
    상기 반도체층은 하부에 게이트 전극을 포함하는 것을 특징으로 하는 박막트 랜지스터.
  4. 제 1항에 있어서,
    상기 제 2 금속촉매 결정화 영역의 결정립은 상기 제 1 금속촉매 결정화 영역의 결정립보다 큰 것을 특징으로 하는 박막트랜지스터.
  5. 제 1항에 있어서,
    상기 소스/드레인 전극의 상부 또는 하부에 절연막을 더 포함하는 것을 특징으로 하는 박막트랜지스터.
  6. 기판을 형성하고,
    상기 기판 상에 위치하며, 제 1 금속촉매 결정화 영역과 제 2 금속촉매 결정화 영역을 포함하는 소스/드레인 영역 및 제 2 금속촉매 결정화 영역을 포함하는 채널영역을 포함하는 반도체층을 형성하고,
    상기 반도체층의 채널영역에 대응하게 위치하는 게이트 전극을 형성하고,
    상기 반도체층과 상기 게이트 전극을 절연시키기 위하여 상기 반도체층과 상기 게이트 전극 사이에 위치하는 게이트 절연막을 형성하고,
    상기 소스/드레인 영역과 전기적으로 각각 연결되는 소스/드레인 전극을 형성하고,
    상기 소스/드레인 전극 하부에 위치하는 제 1 절연막을 형성하고,
    상기 소스/드레인 전극 상부에 위치하는 제 2 절연막을 형성하는 것을 포함하는 박막트랜지스터의 제조방법.
  7. 제 6항에 있어서,
    상기 제 1 금속촉매 결정화 영역은 상기 제 1 비정질 실리콘층 상에 캡핑층과 금속촉매층을 형성한 후, 열처리하여 형성하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  8. 제 6항에 있어서,
    상기 제 2 금속촉매 결정화 영역은 상기 제 1 금속촉매 결정화 영역 상에 제 2 비정질 실리콘층을 형성한 후, 열처리하여 형성하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  9. 제 6항에 있어서,
    상기 금속촉매는 Ni, Pd, Ag, Au, Al, Sn, Sb, Cu, Tr, 및 Cd로 이루어진 군에서 선택되는 어느 하나를 사용하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  10. 제 6항에 있어서,
    상기 반도체층의 제 1 금속촉매 결정화 영역은 상기 제 2 금속촉매 결정화 영역 보다 작게 패터닝하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  11. 제 6항에 있어서,
    상기 제 1 금속촉매 결정화 영역은 상기 제 2 금속촉매 결정화 영역을 하부에 포함하도록 형성하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  12. 기판;
    상기 기판 상에 위치하며, 제 1 금속촉매 결정화 영역과 제 2 금속촉매 결정화 영역을 포함하는 소스/드레인 영역 및 제 2 금속촉매 결정화 영역을 포함하는 채널영역을 포함하는 반도체층;
    상기 반도체층의 채널영역에 대응하게 위치하는 게이트 전극;
    상기 반도체층과 상기 게이트 전극을 절연시키기 위하여 상기 반도체층과 상기 게이트 전극 사이에 위치하는 게이트 절연막;
    상기 게이트 전극과 절연되며, 상기 소스/드레인 영역과 전기적으로 각각 연결되는 소스/드레인 전극; 및
    상기 소스/드레인 전극과 전기적으로 연결되는 제 1 전극, 유기막층 및 제 2 전극을 포함하는 유기전계발광표시장치.
  13. 제 12항에 있어서,
    상기 반도체층은 상부에 게이트 전극을 포함하는 것을 특징으로 하는　 유기전계발광표시장치.
  14. 제 12항에 있어서,
    상기 반도체층은 하부에 게이트 전극을 포함하는 것을 특징으로 하는　 유기전계발광표시장치.
  15. 제 12항에 있어서,
    상기 제 2 금속촉매 결정화 영역의 결정립은 상기 제 1 금속촉매 결정화 영 역의 결정립보다 큰 것을 특징으로 하는　유기전계발광표시장치.
  16. 제 14항에 있어서,
    상기 소스/드레인 전극의 상부 또는 하부에 절연막을 더 포함하는 것을 특징으로 하는 유기전계발광표시장치.
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