KR20100076609A

KR20100076609A - 반도체 장치

Info

Publication number: KR20100076609A
Application number: KR1020080134717A
Authority: KR
Inventors: 강길옥; 김재흥
Original assignee: 주식회사 하이닉스반도체
Priority date: 2008-12-26
Filing date: 2008-12-26
Publication date: 2010-07-06

Abstract

본 발명은 반도체 장치의 내부와 외부 사이의 신호교환을 위해 배치되는 패드(PAD)를 구성하는 기술에 관한 것으로, X 타입 및 Y 타입으로 구성되는 패드(PAD)를 이용하여 효과적인 금속배선의 배치가 가능하며, 이를 통하여 전체적인 크기를 감소시킬 수 있는 반도체 장치를 제공하는 것을 그 목적으로 한다. 이를 위한 본 발명의 일 측면에 따르면, 제1 방향으로 배치된 다수의 패드를 포함하는 제1 패드 그룹과, 상기 제1 패드 그룹과 제2 방향으로 소정의 간격을 두고, 상기 제1 방향으로 배치된 다수의 패드를 포함하는 제2 패드 그룹을 구비하며, 상기 제1 패드 그룹의 각 패드의 상기 제1 방향의 측면에 다수의 정전기 방전 배선이 접속되고, 상기 제2 패드 그룹의 각 패드의 상기 제2 방향의 측면에 다수의 정전기 방전 배선이 접속된 것을 특징으로 하는 반도체 장치가 제공된다.

반도체 장치, 반도체 메모리 장치, 금속배선, 패드, 정전기 방전 배선

Description

반도체 장치{SEMICONDUCTOR DEVICE}

본 발명은 반도체 설계기술에 관한 것으로서, 반도체 장치의 내부와 외부 사이의 신호교환을 위해 배치되는 패드(PAD)를 구성하는 기술에 관한 것이다.

반도체 장치 및 반도체 메모리 장치는 패키징 작업을 통하여 외부의 환경으로부터 내부회로를 보호하게 된다. 이때 반도체 장치 및 반도체 메모리 장치는 패키지 형태에 따라 볼 또는 리드 프레임을 통해 외부의 장치들과 연결된다. 한편, 패키지의 볼 또는 리드 프레임을 통해서 공급전원, 접지전원, 어드레스, 데이터 등이 반도체 장치의 내부회로로 제공되는데 그 연결을 위해 내부에 배치되는 것이 패드(PAD)이다.

도 1은 종래기술에 따른 반도체 메모리 장치의 구성도이다.

도 1을 참조하면, 반도체 메모리 장치는 제1 내지 제4 뱅크와, 제1 내지 제4 패드 그룹(110,120,130,140)을 구비한다.

여기에서 제1 패드 그룹(110)은 제1 방향으로 배치된 다수의 패 드(110_1~110_i)로 구성된다. 또한, 제2 패드 그룹(120)은 제1 방향으로 배치된 다수의 패드(120_1~120_i)로 구성된다. 또한, 제3 패드 그룹(130)은 제1 방향으로 배치된 다수의 패드(130_1~130_i)로 구성된다. 마지막으로, 제4 패드 그룹(140)은 제1 방향으로 배치된 다수의 패드(140_1~140_i)로 구성된다. 여기에서 제1 패드 그룹(110)과 제2 패드 그룹(120), 제3 패드 그룹(130)과 제4 패드 그룹(140)은 제2 방향으로 소정의 간격을 두고 배치된다.

각각의 뱅크에는 다수의 메모리 셀이 구비되어 있으며, 메모리 셀은 데이터를 저장하고 있다. 이 데이터들은 패드(PAD)를 통해서 입출력되며, 공급전원, 접지전원, 어드레스, 데이터 등도 패드를 통해서 내부회로에 제공된다. 참고적으로 패드(PAD)는 100개 이상이 구비되는 것이 일반적이다.

도 2는 도 1의 제1 패드 그룹과 제2 패드 그룹에 대한 구성도이다.

도 2를 참조하면, 제1 패드 그룹(110)과 제2 패드 그룹(120)은 제2 방향으로 소정의 간격을 두고 배치되어 있으며 그 사이에 다수의 금속배선이 배치되어 있다.

한편, 제1 패드 그룹(110)의 각 패드는 제2 방향의 양측면에 정전기 방전 배선이 접속되고, 제2 패드 그룹(120)의 각 패드도 제2 방향의 양측면에 정전기 방전 배선이 접속되어 있다. 참고적으로, 제1, 제2 패드 그룹(110,120)은 금속 배선층에 배치되고, 정전기 방전 배선은 로직 형성층의 정전기 방전 보호회로에 접속되어 정전기 방전에 대한 내성을 강화하고 있다. 여기에서 제1 방향과 제2 방향은 서로 수직한다.

상술한 바와 같이 구성되는 반도체 메모리 장치의 크기를 살펴보면 다음과 같다.

제1 내지 제4 뱅크의 크기는 고정되어 있다고 가정하고, 패드와 금속배선이 차지하는 면적을 통해서 반도체 메모리 장치의 크기를 판단한다.

반도체 메모리 장치의 제2 방향의 길이는 제1 패드 그룹(110)의 제1 패드(110_1)의 높이(B)와, 제1 패드 그룹(110)의 제1 패드(110_1)에 접속된 두 개의 정전기 방전 배선의 높이(2A)와, 제2 패드 그룹(120)의 제1 패드(120_1)의 높이(B)와, 제2 패드 그룹(120)의 제1 패드(120_1)에 접속된 두 개의 정전기 방전 배선의 높이(2A)와, 제1 패드 그룹(110)과 제2 패드 그룹(120) 사이의 거리(H)를 합하여 구할 수 있다.

즉, 뱅크를 제외한 반도체 메모리 장치의 제2 방향의 길이 즉, 높이는 수학식 1과 같이 표현될 수 있다.

H(Height) = 4A+2B+H

상술한 바와 같이 종래의 반도체 메모리 장치는 제2 방향으로의 길이, 즉 높이가 패드 및 정전기 방전 배선으로 인하여 매우 높으므로 반도체 메모리 장치의 크기를 감소시키는데 한계가 발생하게 된다. 즉, 반도체 장치 및 반도체 메모리 장치는 동일 면적을 유지하면서 고집적화되고 있지만, 패드의 경우에는 그 축소율이 경미하게 발전하고 있다. 따라서 패드가 자치하는 면적의 비율은 증가하게 되어 금 속배선을 배치하는 방법이 매우 까다롭게 된다.

본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 제안된 것으로, X 타입 및 Y 타입으로 구성되는 패드(PAD)를 이용하여 효과적인 금속배선의 배치가 가능하며, 이를 통하여 전체적인 크기를 감소시킬 수 있는 반도체 장치를 제공하는 것을 그 목적으로 한다.

상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 제1 방향으로 배치된 다수의 패드를 포함하는 제1 패드 그룹; 및 상기 제1 패드 그룹과 제2 방향으로 소정의 간격을 두고, 상기 제1 방향으로 배치된 다수의 패드를 포함하는 제2 패드 그룹을 구비하며, 상기 제1 패드 그룹의 각 패드의 상기 제1 방향의 측면에 다수의 정전기 방전 배선이 접속되고, 상기 제2 패드 그룹의 각 패드의 상기 제2 방향의 측면에 다수의 정전기 방전 배선이 접속된 것을 특징으로 하는 반도체 장치가 제공된다.

본 발명을 적용한 반도체 장치는 X 타입 및 Y 타입으로 구성되는 패드(PAD)를 이용하여 반도체 메모리 장치의 크기를 감소시키면서 금속배선의 배치를 효과적으로 할 수 있다.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 설명하기로 한다. 참고적으로, 도면 및 상세한 설명에서 소자, 블록 등을 지칭할 때 사용하는 용어, 기호, 부호등은 필요에 따라 세부단위별로 표기할 수도 있으므로, 동일한 용어, 기호, 부호가 전체회로에서 동일한 소자 등을 지칭하지 않을 수도 있음에 유의하자.

도 3은 본 발명의 실시예에 따른 반도체 메모리 장치의 구성도이다.

도 3을 참조하면, 반도체 메모리 장치는 제1 방향으로 배치된 다수의 패드(310_1~310_j)를 포함하는 제1 패드 그룹(310)과, 제1 패드 그룹(310)과 제2 방향으로 소정의 간격을 두고 제1 방향으로 배치된 다수의 패드(320_1~320_i)를 포함하는 제2 패드 그룹(320)을 구비한다.

여기에서 제1 패드 그룹(310)의 각 패드(310_1~310_j)의 제1 방향의 양측면에 다수의 정전기 방전 배선이 접속되고, 제2 패드 그룹(320)의 각 패드(320_1~320_i)의 제2 방향의 양측면에 다수의 정전기 방전 배선이 접속된다.

또한, 참고적으로 본 실시예와 같이 4개의 뱅크를 구비한 반도체 메모리 장치는 제1 패드 그룹(310)과 제1 방향으로 소정의 간격을 두고, 제1 방향으로 배치된 다수의 패드(330_1~330_j)를 포함하는 제3 패드 그룹(330)과, 제2, 제3 패드 그룹(320,330)과 이웃하며 제3 패드 그룹(330)과 제2 방향으로 소정의 간격을 두고 제1 방향으로 배치된 다수의 패드(340_1~340_i)를 포함하는 제4 패드 그룹(340)을 더 구비하여 구성될 것이다. 여기에서 제3 패드 그룹(330)의 각 패드(330_1~330_j)의 제1 방향의 양측면에 다수의 정전기 방전 배선이 접속되고, 제4 패드 그룹(340)의 각 패드(340_1~340_i)의 제2 방향의 양측면에 다수의 정전기 방전 배선이 접속된다.

참고적으로, 제1 내지 제4 패드 그룹(310,320,330,340)은 금속 배선층에 배치되고, 정전기 방전 배선은 로직 형성층의 정전기 방전 보호회로에 접속되어 정전기 방전에 대한 내성을 강화하고 있다. 본 실시예에서 제1 방향과 제2 방향은 서로 수직한다. 또한, 제1 내지 제4 패드 그룹(310,320,330,340)의 각 패드는 제1 방향보다 제2 방향으로 더 연장된 형태를 갖고 있는데, 이는 프로브 테스트(Probe Test)에서 테스트 핀이 제2 방향으로 패드에 접속되기 때문이다.

도 4는 도 3의 제1 패드 그룹과 제2 패드 그룹에 대한 구성도이다.

도 4를 참조하면, 제1 패드 그룹(310)과 제2 패드 그룹(320)은 제2 방향으로 소정의 간격을 두고 배치되어 있으며 그 사이에 다수의 금속배선이 배치되어 있다.

한편, 제1 패드 그룹(310)의 각 패드(310_1~310_j)는 제1 방향으로의 양측면에 정전기 방전 배선이 접속되는데, 이를 'Y 타입'이라고 정의한다. 또한, 제2 패드 그룹(320)의 각 패드(320_1~320_i)는 제2 방향으로의 양측면에 정전기 방전 배선이 접속되는데, 이를 'X 타입'이라고 정의한다. 참고적으로'X 타입'으로 구성되는 패드 그룹은, 'Y 타입'으로 구성되는 패드 그룹에 비해 패드당 제1 방향의 길이가 짧으므로 같은 면적 조건에서는 더 많은 수의 패드가 구비될 수 있으며, 'X 타 입' 및 'Y 타입'을 혼용한 본 발명의 경우에는 금속배선의 배치에 영향을 주지 않는다. 참고적으로 모두 'Y 타입'으로 구성된 반도체 메모리 장치는 제2 방향으로의 길이는 감소시킬 수 있지만, 금속배선의 배치에 문제가 발생하게 된다.

반도체 메모리 장치의 제2 방향의 길이는 제1 패드 그룹(310)의 제1 패드(310_1)의 높이(B)와, 제2 패드 그룹(320)의 제1 패드(320_1)의 높이(B)와, 제2 패드 그룹(320)의 제1 패드(320_1)에 접속된 두 개의 정전기 방전 배선의 높이(2A)와, 제1 패드 그룹(310)과 제2 패드 그룹(320) 사이의 거리(H)를 합하여 구할 수 있다.

즉, 뱅크를 제외한 반도체 메모리 장치의 제2 방향으로의 길이 즉, 높이는 수학식 2와 같이 표현될 수 있다.

H(Height) = 2A+2B+H

상술한 바와 같이 본 발명의 실시예에 따른 반도체 메모리 장치는 금속 배선의 배치에 영향을 주지 않으면서 제2 방향으로의 길이, 즉 높이가 종래기술의 반도 체 메모리 장치에 비해서 짧다. 따라서 반도체 메모리 장치의 크기를 감소시킬 수 있다.

이상, 본 발명의 실시예에 따라 구체적인 설명을 하였다. 본 발명의 기술적 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

특히, 본 발명의 실시예에서는 제1, 제3 패드 그룹은 'Y 타입'으로 구성하고, 제2, 제4 패드 그룹은 'X 타입'으로 구성하였지만, 제1, 제4 패드 그룹을 'Y 타입'으로 구성하고, 제2, 제3 패드 그룹을 'X 타입'으로 구성할 수도 있을 것이다. 즉, 제2 방향으로의 길이를 감소시키는 실시예는 반도체 장치의 구성에 따라 달라질 수 있다. 또한, 본 발명의 기술적 사상은 패드 그룹 및 뱅크의 수에 한정되지 않는다. 이러한 회로의 변경은 너무 경우의 수가 많고, 이에 대한 변경은 통상의 전문가라면 누구나 쉽게 유추할 수 있기에 그에 대한 열거는 생략하기로 한다.

도 1은 종래기술에 따른 반도체 메모리 장치의 구성도이다.

도 4는 도 3의 제1 패드 그룹과 제2 패드 그룹에 대한 구성도이다..

Claims

제1 방향으로 배치된 다수의 패드를 포함하는 제1 패드 그룹; 및

상기 제1 패드 그룹과 제2 방향으로 소정의 간격을 두고, 상기 제1 방향으로 배치된 다수의 패드를 포함하는 제2 패드 그룹을 구비하며,

상기 제1 패드 그룹의 각 패드의 상기 제1 방향의 측면에 다수의 정전기 방전 배선이 접속되고, 상기 제2 패드 그룹의 각 패드의 상기 제2 방향의 측면에 다수의 정전기 방전 배선이 접속된 것을 특징으로 하는 반도체 장치.
제1항에 있어서,

상기 제1 패드 그룹과 상기 제1 방향으로 소정의 간격을 두고, 상기 제1 방향으로 배치된 다수의 패드를 포함하는 제3 패드 그룹; 및

상기 제2, 제3 패드 그룹과 이웃하며, 상기 제3 패드 그룹과 상기 제2 방향으로 소정의 간격을 두고, 상기 제1 방향으로 배치된 다수의 패드를 포함하는 제4 패드 그룹을 더 구비하며,

상기 제3 패드 그룹의 각 패드의 상기 제1 방향의 측면에 다수의 정전기 방전 배선이 접속되고, 상기 제4 패드 그룹의 각 패드의 상기 제2 방향의 측면에 다수의 정전기 방전 배선이 접속된 것을 특징으로 하는 반도체 장치.
제1항에 있어서,

상기 제1 패드 그룹과 상기 제1 방향으로 소정의 간격을 두고, 상기 제1 방향으로 배치된 다수의 패드를 포함하는 제3 패드 그룹; 및

상기 제2, 제3 패드 그룹과 이웃하며, 상기 제3 패드 그룹과 상기 제2 방향으로 소정의 간격을 두고, 상기 제1 방향으로 배치된 다수의 패드를 포함하는 제4 패드 그룹을 더 구비하며,

상기 제3 패드 그룹의 각 패드의 상기 제2 방향의 측면에 다수의 정전기 방전 배선이 접속되고, 상기 제4 패드 그룹의 각 패드의 상기 제1 방향의 측면에 다수의 정전기 방전 배선이 접속된 것을 특징으로 하는 반도체 장치.
제1항 내지 제3항 중 어느 하나의 항에 있어서,

상기 제1 방향과 상기 제2 방향은 서로 수직하는 것을 특징으로 하는 반도체 장치.
제1항에 있어서,

상기 제1, 제2 패드 그룹은 금속 배선층에 배치되고, 상기 다수의 정전기 방전 배선은 로직 형성층의 정전기 방전 보호회로에 접속된 것을 특징으로 하는 반도 체 장치.
제2항 또는 제3항에 있어서,

상기 제1, 제2, 제3, 제4 패드 그룹은 금속 배선층에 배치되고, 상기 다수의 정전기 방전 배선은 로직 형성층의 정전기 방전 보호회로에 접속된 것을 특징으로 하는 반도체 장치.
제1항에 있어서,

상기 제1, 제2 패드 그룹의 각 패드는 상기 제1 방향보다 상기 제2 방향으로 더 연장된 형태를 갖는 것을 특징으로 하는 반도체 장치.
제2항 또는 제3항에 있어서,

상기 제1, 제2, 제3, 제4 패드 그룹의 각 패드는 상기 제1 방향보다 상기 제2 방향으로 더 연장된 형태를 갖는 것을 특징으로 하는 반도체 장치.
제1항에 있어서,

상기 제1 패드 그룹과 상기 제2 패드 그룹 사이에 다수의 금속배선이 배치된 것을 특징으로 하는 반도체 장치.
제2항 또는 제3항에 있어서,

상기 제1 패드 그룹 및 상기 제2 패드 그룹 사이와, 상기 제3 패드 그룹 및 상기 제4 패드 그룹 사이에 다수의 금속배선이 배치된 것을 특징으로 하는 반도체 장치.
제1항에 있어서,

상기 다수의 정전기 방전 배선은,

상기 제1 패드 그룹의 각 패드의 상기 제1 방향의 양측면에 접속되고, 상기 제2 패드 그룹의 각 패드의 상기 제2 방향의 양측면에 접속된 것을 특징으로 하는 반도체 장치.
제2항에 있어서,

상기 다수의 정전기 방전 배선은,

상기 제1 패드 그룹의 각 패드의 상기 제1 방향의 양측면에 접속되고, 상기 제2 패드 그룹의 각 패드의 상기 제2 방향의 양측면에 접속되고, 상기 제3 패드 그룹의 각 패드의 상기 제1 방향의 양측면에 접속되고, 상기 제4 패드 그룹의 각 패드의 상기 제2 방향의 양측면에 접속된 것을 특징으로 하는 반도체 장치.
제3항에 있어서,

상기 다수의 정전기 방전 배선은,

상기 제1 패드 그룹의 각 패드의 상기 제1 방향의 양측면에 접속되고, 상기 제2 패드 그룹의 각 패드의 상기 제2 방향의 양측면에 접속되고, 상기 제3 패드 그룹의 각 패드의 상기 제2 방향의 양측면에 접속되고, 상기 제4 패드 그룹의 각 패드의 상기 제1 방향의 양측면에 접속된 것을 특징으로 하는 반도체 장치.
제1항에 있어서,

상기 제2 방향으로 배치된 제1, 제2 메모리 뱅크 사이에 상기 제1, 제2 패드 그룹이 배치되며, 상기 제1, 제2 패드 그룹 사이에 다수의 금속배선이 배치된 것을 특징으로 하는 반도체 장치.
제2항 또는 제3항에 있어서,

상기 제2 방향으로 배치된 제1, 제2 메모리 뱅크 사이에 상기 제1, 제2 패드 그룹이 배치되고, 상기 제2 방향으로 배치된 제3, 제4 메모리 뱅크 사이에 상기 제3, 제4 패드 그룹이 배치되며, 상기 제1, 제2 패드 그룹 사이와 상기 제3, 제4 패드 그룹 사이에 다수의 금속배선이 배치된 것을 특징으로 하는 반도체 장치.
제1항에 있어서,

상기 제2 패드 그룹의 패드 수가 상기 제1 패드 그룹의 패드 수보다 더 많은 것을 특징으로 하는 반도체 장치.
제2항에 있어서,

상기 제2 패드 그룹의 패드 수가 상기 제1 패드 그룹의 패드 수보다 더 많으며, 상기 제4 패드 그룹의 패드 수가 상기 제3 패드 그룹의 패드 수보다 더 많은 것을 특징으로 하는 반도체 장치.
제3항에 있어서,

상기 제2 패드 그룹의 패드 수가 상기 제1 패드 그룹의 패드 수보다 더 많으며, 상기 제3 패드 그룹의 패드 수가 상기 제4 패드 그룹의 패드 수보다 더 많은 것을 특징으로 하는 반도체 장치.