KR20100076318A - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

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Abstract

본 발명은, 반도체 기판 상에 층간 절연막을 형성하는 단계, 층간 절연막에 콘택 홀을 형성하는 단계, 콘택 홀의 내부 및 층간 절연막의 상부에 제1 도전막을 형성하는 단계, 제1 도전막의 상부에 제2 도전막을 형성하는 단계, 제2 도전막 및 제1 도전막을 순차적으로 패터닝하여 상부 금속배선 및 콘택 플러그를 동시에 형성하기 위한 식각 공정을 실시하는 단계를 포함하는 반도체 소자의 제조방법으로 이루어진다.
콘택 플러그, 금속배선, 심, seam, 평탄화

Description

반도체 소자의 제조방법{Method of manufacturing semiconductor device}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 비아(via) 및 금속배선을 형성하기 위한 제조공정을 단계를 감소시키기 위한 반도체 소자의 제조방법에 관한 것이다.
반도체 소자는 하부구조와 상부구조를 전기적으로 연결하기 위하여, 콘택 플러그(contact plug)를 구비한다. 하부에 형성된 금속배선을 하부구조라 하고, 상부에 형성된 금속배선을 상부 금속배선이라 하는 경우를 예를 들어 설명하면 다음과 같다.
하부 금속배선 및 층간 절연막을 형성한 후, 하부 금속배선이 드러나도록 콘택 홀(contact hole)을 형성한다. 콘택 홀의 내부가 채워지도록 도전물질을 채운다. 이어서, 층간 절연막이 드러나도록 평탄화 공정을 수행한 후, 콘택 플러그와 전기적으로 연결될 수 있는 상부 금속배선을 형성한다.
한편, 반도체 소자의 집적도가 증가함에 따라 콘택 홀의 종횡비(aspect ratio)가 증가하게 되는데, 이에 따라 콘택 플러그용 도전물질을 채우는 공정 시, 스텝 커버리지(step coverage)가 우수한 형성방법 또는 물질을 사용하면 심(seam)이 발생할 수 있다. 이러한 심(seam)은 평탄화 공정 또는 클리닝 공정 시 크기가 더욱 커질 수 있으며, 이는 후속 상부 금속배선을 형성하는 공정에도 작용하여 전기적 특성이 열화될 수 있다. 구체적으로, 도전물질 내에 형성된 심(seam)의 크기가 확장되면, 이로 인해 반도체 소자의 전기적 저항이 증가할 수 있다.
본 발명이 해결하고자 하는 과제는, 콘택 플러그용 도전물질을 형성한 후, 평탄화 공정을 생략하고 상부 금속배선용 도전물질을 형성하여 패터닝함으로써 콘택 플러그용 도전물질에 발생할 수 있는 심(seam)의 크기 증가를 방지할 수 있다.
본 발명에 따른 반도체 소자의 제조방법은, 반도체 기판 상에 층간 절연막을 형성한다. 층간 절연막에 콘택 홀을 형성한다. 콘택 홀의 내부 및 층간 절연막의 상부에 제1 도전막을 형성한다. 제1 도전막의 상부에 제2 도전막을 형성한다. 제2 도전막 및 제1 도전막을 순차적으로 패터닝하여 상부 금속배선 및 콘택 플러그를 동시에 형성하기 위한 식각 공정을 실시하는 단계를 포함하는 반도체 소자의 제조방법으로 이루어진다.
콘택 홀을 형성하는 단계 이후에, 콘택 홀을 포함한 층간 절연막의 표면을 따라 제1 장벽막을 형성하는 단계를 더 포함한다. 이때, 제1 장벽막은 Ti막 및 TiN막을 적층하여 형성하거나, WN막으로 형성한다.
콘택 홀을 형성하는 단계 이후에, 콘택 홀 내부의 잔류물을 제거하기 위한 클리닝 공정을 실시하는 단계를 더 포함한다.
제1 도전막은 텅스텐(tungsten; W)으로 형성하고, 제2 도전막은 알루미늄(aluminum; Al)으로 형성한다.
제2 도전막을 형성하는 단계 이후에, 제2 도전막의 상부에 제2 장벽막을 형성하는 단계를 더 포함한다. 이때, 제2 장벽막은 Ti막 또는 Ti막과 TiN막의 적층막으로 형성한다.
식각 공정은 제1 도전막을 패터닝하는 제1 식각 공정 및 제2 도전막을 패터닝하는 제2 식각 공정으로 수행한다.
제1 식각 공정 및 제2 식각 공정은 건식 식각 공정으로 실시하며, 인시추(in-situ)로 실시한다.
제1 식각 공정은 클로린(chlorine; Cl) 가스를 식각 소스 가스로 사용하며, 제2 식각 공정은 플루오린(Fluorine; F) 가스를 식각 소스 가스로 사용한다.
본 발명은, 콘택 플러그용 도전물질을 형성한 후, 평탄화 공정을 생략하고 상부 금속배선용 도전물질을 형성하여 패터닝함으로써 콘택 플러그용 도전물질에 발생할 수 있는 심(seam)의 크기 증가를 방지할 수 있다. 이에 따라, 공정 횟수를 감소시켜 제조 시간을 단축할 수 있고, 심(seam)의 크기 증가를 방지함으로써 금속배선의 패턴 불량을 방지하여 반도체 소자의 전기적 저항 증가를 억제할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다 른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1a 내지 도 1h는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도이다.
도 1a를 참조하면, 반도체 기판(100)의 상부에 제1 층간 절연막(102)을 형성한다. 제1 층간 절연막(102)은 산화막으로 형성할 수 있다. 이때, 반도체 기판(100)의 상부에 트랜지스터(transistor; 미도시)들이 형성될 수 있으며, 제1 층간 절연막(102)은 트랜지스터들의 상부에 모두 덮이도록 형성하는 것이 바람직하다. 이어서, 제1 층간 절연막(102)의 상부에 하부구조인 제1 금속배선(104)을 형성한다. 상술한 바와 같이, 반도체 기판(100) 상에 트랜지스터들이 형성된 경우, 단면에는 도시되지 않았지만 제1 금속배선(104)은 트랜지스터의 접합영역(junction) 또는 트랜지스터의 게이트와 연결된 비아(via)와 전기적으로 연결될 수 있다.
이어서, 제1 층간 절연막(102) 및 제1 금속배선(104)의 상부에 제2 층간 절연막(106)을 형성한다. 제2 층간 절연막(106)은 제1 층간 절연막(102)과 동일한 물질로 형성하거나, 산화막으로 형성할 수 있다.
도 1b를 참조하면, 제2 층간 절연막(106)의 상부에 콘택 홀(contact hole; H)을 형성하기 위한 제1 하드 마스크 패턴(108)을 형성한다. 제1 하드 마스크 패턴(108)에 따라 식각 공정을 실시하여 콘택 홀(H)을 형성한다. 바람직하게는, 콘택 홀(H)은 제1 금속배선(104)이 저면에 노출되도록 형성한다.
콘택 홀(H)을 형성한 후에는, 콘택 홀(H)의 내부에 잔류할 수 있는 잔류물을 제거하기 위하여 클리닝 공정을 더 실시할 수 있다. 클리닝 공정은
도 1c를 참조하면, 제1 하드 마스크 패턴(108)을 제거한다. 이어서, 콘택 홀(H)을 포함한 제2 층간 절연막(106)의 표면을 따라 제1 장벽막(110)을 형성한다. 바람직하게는, 제1 장벽막(110)은 콘택 홀(H)을 통해 노출된 제1 금속배선(104) 및 제2 층간 절연막(106)의 표면을 따라 형성한다. 제1 장벽막(110)은 Ti막 및 TiN막을 적층하여 형성하거나, WN막으로 형성할 수 있다.
도 1d를 참조하면, 콘택 홀(H)의 내부를 제1 도전막(112)으로 채운다. 구체적으로, 콘택 홀(H)을 포함한 제1 장벽막(110)의 상부에 콘택 홀(H)의 내부가 채워지도록 제1 도전막(112)을 형성한다. 특히, 제1 도전막(112)은 콘택 홀(H)의 내부를 충분히 채우기 위해, 콘택 홀(H)이 형성되지 않은 제2 층간 절연막(106) 영역의 상부가 덮이도록 형성하는 것이 바람직하다. 이때, 제1 도전막(112)은 텅스텐(tunsten; W)으로 형성할 수 있다.
또한, 제1 도전막(112)은 콘택 홀(H)의 내부를 채우기에 용이한 방법 또는 물질을 사용하여 형성하는 것이 바람직하다. 이를 위해, 제1 도전막(112)은 스텝 커버리지(step coverage)의 특성이 우수한 방법(method) 또는 물질(material)을 사용한다. 한편, 스텝 커버리지의 특성으로 인해 콘택 홀(H)의 상부 영역에서 심(seam)이 발생할 수도 있다. 하지만, 후속 공정 중 콘택 플러그를 형성하기 위한 평탄화 공정을 생략하므로 심(seam)의 크기 증가를 방지할 수 있다. 이에 대하여, 구체적으로 설명하면 다음과 같다.
도 1e를 참조하면, 제1 도전막(112)에 대한 평탄화 공정을 생략하고, 제1 도전막(112)의 표면을 따라 제2 장벽막(114)을 형성한다. 제2 장벽막(114)은 Ti막 또는 Ti막과 TiN막의 적층막으로 형성할 수 있다. 이때, 제1 도전막(112)에 심(seam)이 발생되어 있어도 식각 공정(또는, 평탄화 공정)을 생략하였으므로, 그 크기가 크지 않기 때문에 제2 장벽막(114)을 용이하게 형성할 수 있다. 이어서, 제2 장벽막(114)의 상부에 제2 도전막(116)을 형성한다. 제2 도전막(116)은 알루미늄(aluminum; Al)으로 형성할 수 있다.
도 1f를 참조하면, 제2 도전막(116)의 상부에 패터닝(patterning) 공정을 위한 제1 반사 방지막(118), 제2 하드 마스크막(120), 제2 반사 방지막(122) 및 포토레지스트 패턴(124)을 순차적으로 형성한다. 포토레지스트 패턴(124)은 상부 금속배선을 형성하기 위한 패턴으로 형성한다.
도 1g를 참조하면, 포토레지스트 패턴(124)에 따라 제1 식각 공정을 실시하여 제2 반사방지 패턴(122a), 제2 하드 마스크 패턴(120a), 제1 반사방지 패턴(118a) 및 제2 도전패턴(116a)을 형성한다. 제1 식각 공정은 건식 식각 공정으로 실시하는 것이 바람직하며, 알루미늄의 제2 도전패턴(116a)을 형성하기 위해서 식각 소스 가스는 클로린(chlorine; Cl) 가스를 사용하는 것이 바람직하다. 이어서, 제2 식각 공정을 실시하여 제2 장벽패턴(114a), 제1 도전패턴(112a) 및 제1 장벽패턴(110a)을 순차적으로 형성한다. 제2 식각 공정은 건식 식각 공정으로 실시하는 것이 바람직하며, 텅스텐의 제1 도전패턴(112a)을 형성하기 위해서 식각 소스 가스는 플루오린(Fluorine; F) 가스를 사용하는 것이 바람직하다. 또한, 제1 식각 공정 및 제2 식각 공정은 동일한 챔버(chamber) 내에서 연속적으로 인시추(in-situ)로 실시할 수 있다.
도 1h를 참조하면, 제1 식각 공정 및 제2 식각 공정으로 형성한 패턴 및 제2 층간 절연막(106)의 상부에 제3 층간 절연막(126)을 형성한다. 제3 층간 절연막(126)은 산화막으로 형성하는 것이 바람직하다. 이로써, 상부 금속배선(M) 및 콘택 플러그(V)를 동시에 형성할 수 있다. 특히, 콘택 플러그(V)용 제1 도전막(112)을 형성할 때 심(seam)이 발생하더라도 상부 금속배선(M)용 막들을 순차적으로 형성한 후에 패터닝을 수행함으로써 심(seam)의 크기 증가를 방지할 수 있다. 또한, 심(seam)의 크기 증가를 방지함으로써 상부 금속배선(M)의 형태 불량을 방지할 수도 있다. 이에 따라, 전기적 저항 증가를 방지할 수 있으므로, 반도체 소자의 전기적 특성 열화를 방지할 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a 내지 도 1h는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 102 : 제1 층간 절연막
104 : 제1 금속배선 106 : 제2 층간 절연막
108 : 제1 하드 마스크 패턴 110 : 제1 장벽막
110a : 제1 장벽패턴 112 : 제1 도전막
112a : 제1 도전패턴 114 : 제2 장벽막
114a : 제2 장벽패턴 116 : 제2 도전막
116a : 제2 도전패턴 118 : 제1 반사 방지막
118a : 제1 반사방지 패턴 120 : 제2 하드 마스크막
120a : 제2 하드 마스크 패턴 122 : 제2 반사 방지막
122a : 제2 반사방지 패턴 124 : 포토레지스트 패턴
126 : 제3 층간 절연막 H : 콘택 홀

Claims (13)

  1. 반도체 기판 상에 층간 절연막을 형성하는 단계;
    상기 층간 절연막에 콘택 홀을 형성하는 단계;
    상기 콘택 홀의 내부 및 상기 층간 절연막의 상부에 제1 도전막을 형성하는 단계;
    상기 제1 도전막의 상부에 제2 도전막을 형성하는 단계; 및
    상기 제2 도전막 및 상기 제1 도전막을 순차적으로 패터닝하여 상부 금속배선 및 콘택 플러그를 동시에 형성하기 위한 식각 공정을 실시하는 단계를 포함하는 반도체 소자의 제조방법.
  2. 제1항에 있어서,
    상기 콘택 홀을 형성하는 단계 이후에, 상기 콘택 홀을 포함한 상기 층간 절연막의 표면을 따라 제1 장벽막을 형성하는 단계를 더 포함하는 반도체 소자의 제조방법.
  3. 제2항에 있어서,
    상기 제1 장벽막은 Ti막 및 TiN막을 적층하여 형성하거나, WN막으로 형성하는 반도체 소자의 제조방법.
  4. 제1항에 있어서,
    상기 콘택 홀을 형성하는 단계 이후에, 상기 콘택 홀 내부의 잔류물을 제거하기 위한 클리닝 공정을 실시하는 단계를 더 포함하는 반도체 소자의 제조방법.
  5. 제1항에 있어서,
    상기 제1 도전막은 텅스텐(tungsten; W)으로 형성하는 반도체 소자의 제조방법.
  6. 제1항에 있어서,
    상기 제2 도전막은 알루미늄(aluminum; Al)으로 형성하는 반도체 소자의 제조방법.
  7. 제1항에 있어서,
    상기 제2 도전막을 형성하는 단계 이후에, 상기 제2 도전막의 상부에 제2 장벽막을 형성하는 단계를 더 포함하는 반도체 소자의 제조방법.
  8. 제7항에 있어서,
    상기 제2 장벽막은 Ti막 또는 Ti막과 TiN막의 적층막으로 형성하는 반도체 소자의 제조방법.
  9. 제1항에 있어서,
    상기 식각 공정은 상기 제1 도전막을 패터닝하는 제1 식각 공정 및 상기 제2 도전막을 패터닝하는 제2 식각 공정으로 수행하는 반도체 소자의 제조방법.
  10. 제9항에 있어서,
    상기 제1 식각 공정 및 제2 식각 공정은 건식 식각 공정으로 실시하는 반도체 소자의 제조방법.
  11. 제9항에 있어서,
    상기 제1 식각 공정 및 제2 식각 공정은 인시추(in-situ)로 실시하는 반도체 소자의 제조방법.
  12. 제9항에 있어서,
    상기 제1 식각 공정은 클로린(chlorine; Cl) 가스를 식각 소스 가스로 사용하는 반도체 소자의 제조방법.
  13. 제9항에 있어서,
    상기 제2 식각 공정은 플루오린(Fluorine; F) 가스를 식각 소스 가스로 사용하는 반도체 소자의 제조방법.
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