KR20100068364A - 더미 데이터를 기록하여 ｍｌｃ 플래시를 ｓｌｃ로 사용하는 방법 - Google Patents

더미 데이터를 기록하여 ｍｌｃ 플래시를 ｓｌｃ로 사용하는 방법 Download PDF

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KR20100068364A
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Abstract

데이터를 저장하는 방법은, 셀당 제 1 수의 비트를 기록하도록 구성된 셀들(26)을 포함하는 메모리 어레이(22)에서, 입력 데이터가 셀당 제 2 수의 비트로 기록될 셀의 그룹(36)을 지정하는 단계로서, 상기 제 2 수는 제 1 수보다 작은, 상기 셀의 그룹 지정 단계를 포함한다. 입력 데이터와 무관한 더미 데이터는 그룹의 셀의 하나 이상의 비트의 제 1 세트에 저장된다. 입력 데이터는 그룹의 셀의 적어도 하나의 다른 비트의 제 2 세트에 기록된다.

Description

더미 데이터를 기록하여 ＭＬＣ 플래시를 ＳＬＣ로 사용하는 방법{USING MLC FLASH AS SLC BY WRITING DUMMY DATA}
본 발명은, 일반적으로 비휘발성 저장을 위한 기술에 관한 것이다.
비휘발성 반도체 메모리 디바이스는 컴퓨터 및 이와 다른 전자 장치의 메모리 저장 장치로 광범위하게 사용된다. 단일-레벨 셀(SLC: Single-Level Cell) 메모리 디바이스에서, 디바이스의 각 메모리 셀의 전하 보유 게이트(charge-retaining gate)는 전하를 보유하도록 설계되어, 게이트가 충전 상태 또는 소거 상태로 될 수 있다. 따라서, 각 메모리 셀은 단일 비트의 데이터를 저장할 수 있고, 하나의 상태는 논리적 "1"(통상적으로 소거 상태와 연관됨)을 나타내고, 다른 상태는 논리적 "0"(통상적으로 충전 상태와 연관됨)을 나타낸다.
다중-레벨 셀(MLC: Multi-Level Cell) 메모리에서, 각 메모리 셀의 게이트는 4개 이상의 상이한 전압 상태 또는 범위로 설정될 수 있고, 이에 의해 셀당 2개 이상의 데이터 비트의 데이터 밀도를 제공한다. MLC 메모리는 예를 들면, Harari에 의한 미국 특허 제 5,043,940호와 Mehrotra 등에 의한 미국 특허 제 5,172,338호에 개시되어 있고, 이는 본 명세서에 참조로 포함되어 있다.
MLC 디바이스의 밀도가 증가함에 따라, 전압 상태를 규정하는 범위도 불가피하게 좁아지게 되었다. 따라서, 셀 전압에서 실제 및 가현(apparent) 시프트에 대한 허용 오차가 감소되었다. 플래시 메모리에서, 셀에 저장된 전하의 실제 시프트는, 이웃 셀을 판독, 프로그래밍 또는 소거할 때, 셀 사이의 전기적 결합뿐만 아니라, 저장 시간의 긴 기간 동안 셀의 게이트를 절연하는 산화물을 통한 전하의 누설로 인해 발생할 수 있다. 가현 시프트는 셀 사이의 필드 결합으로 인해 발생할 수 있고, Chen 등에 의한 미국 특허 제 5,867,429호와 Lee 등에 의한 미국 특허 제 5,930,167호에 영향이 기재되어 있으며, 이들은 본 명세서에 참조로 포함되어 있다. 미국 특허 제 5,930,167호는 또한, 데이터를 처음 프로그래밍하는데 필요한 시간을 단축하기 위하여, 단 2개의 상태만으로 또는 감소된 마진으로 다중-상태 메모리의 부분을 캐시 메모리로 선택적으로 프로그래밍하는 방법을 기재하고 있다. 이러한 데이터는 추후 판독되고, 2개보다 많은 상태 또는 증가된 마진으로 메모리에 재프로그래밍된다.
특정 유형의 MLC 메모리에서, 다중 비트가 셀에 동시 저장되는 반면, 다른 유형에서는 비트가 점진적으로 저장될 수 있다. 후자의 경우, 제 1 비트는 셀의 전하를 제 1 증분만큼 증가시킴으로써 셀의 최하위 비트(LSB)에 기록된다(또는 "프로그래밍된다"). 제 2 비트는 이후 전하를 다른 증분만큼 증가시킴으로써(2-비트 셀에서 최상위 비트 또는 "MSB"에) 저장될 수 있다. Roohparvar에 의한 미국 특허 출원 공개 제 2007/0133249호는 본 명세서에 참조로서 포함되어 있으며, MLC 디바이스의 셀에 단일 비트를 저장하는 방법을 개시하고 있다. 프로그래밍될 셀은 셀의 최하위 비트 또는 최상위 비트에 원하는 데이터로 초기에 프로그래밍된다. 제 2 프로그래밍 동작은 원하는 데이터에 대한 적절한 레벨로 셀의 임계 레벨을 조정하는 보충 데이터(reinforcing data)를 프로그래밍한다.
Nagashima 등에 의한 미국 특허 출원 공개 제 2006/0171210호는 본 명세서에 참조로 포함되어 있고, MLC 디바이스의 셀의 각 블록에 플래그를 저장하는 방법을 개시하고 있다. 플래그는 블록의 셀이 SLC 셀로서 또는 MLC 셀로서 프로그래밍되는지 표시한다.
Mitani 등에 의한 미국 특허 제 7,164,601호는 본 명세서에 참조로 포함되어 있고, 데이터가 SLC 동작 모드로 또는 MLC 동작 모드로 저장되는지를 결정하도록 저장 어드레스 목적지의 비트를 설정하는 방법을 개시하고 있다.
본 발명의 실시예는 디바이스의 설계된 밀도보다 낮은 밀도로 MLC 메모리 디바이스에서 셀의 그룹으로 입력 데이터를 저장하기 위한 장치 및 방법을 제공한다. 더미 데이터는 그룹의 모든 셀의 하나 이상의 비트에 저장되고, 그에 의해 실제 입력 데이터가 기록될 수 있는 각 셀에서의 비트의 수를 제한한다. 더미 데이터는 입력 데이터와 무관하고, 통상적으로, 그룹의 셀에 의해 가정된 전압 상태 사이의 차를 최대화하도록 선택되는 균일한 비트값을 가진다. 전압 상태 사이의 증가된 차이는 데이터 저장의 신뢰도를 향상시킬 수 있다.
따라서, 본 발명의 실시예에 따라, 데이터를 저장하는 방법이 제공되고, 상기 방법은,
셀당 제 1 수의 비트를 기록하도록 구성된 셀을 포함하는 메모리 어레이에서, 입력 데이터가 셀당 제 2 수의 비트로 기록될 셀의 그룹을 지정하는 단계로서, 상기 제 2 수는 상기 제 1 수보다 작은, 상기 셀의 그룹 지정 단계;
상기 그룹의 상기 셀의 하나 이상의 비트의 제 1 세트에 상기 입력 데이터와 무관한 더미 데이터를 저장하는 단계; 및
상기 그룹의 상기 셀의 적어도 하나의 다른 비트의 제 2 세트에 상기 입력 데이터를 기록하는 단계를 포함한다.
개시된 실시예에서, 더미 데이터는 그룹의 모든 상기 셀에서 상기 제 1 세트의 비트 중 적어도 하나에 저장되는 균일한 비트값을 포함한다. 통상적으로, 메모리 어레이의 셀은 미리 결정된 세트의 전압 상태를 갖고, 더미 데이터는, 더미 데이터를 저장하고 상기 입력 데이터를 기록하는 것으로부터 유발되는 전압 상태 사이의 간격을 최대화하도록 선택된다.
일 실시예에서, 제 1 수는 2이고, 제 2 수는 1이다. 다른 실시예에서, 제 1 수는 2보다 크고, 제 2 수는 1보다 크다.
더미 데이터는 상기 입력 데이터를 기록하기 전에 상기 메모리 어레이에 기록될 수 있다. 대안적으로, 더미 데이터 저장 단계는 제어기로부터 상기 메모리 어레이를 포함하는 디바이스에 명령을 넘겨주는 단계와, 상기 제어기로부터 상기 디바이스에 상기 더미 데이터를 이전하지 않고, 상기 하나 이상의 비트를 더미 값으로 설정하도록 상기 디바이스에 명령하는 단계를 포함할 수 있다.
본 발명의 실시예에 따라, 데이터를 저장하는 방법이 제공되며, 상기 방법은,
셀당 제 1 수의 비트를 기록하도록 구성된 셀을 포함하고, 상기 셀당 제 1 수의 비트가, 적어도 제 1 및 제 2 비트를 포함하고 상기 셀의 서로 상이한 각각의 전압 상태에 대응하는 미리 결정된 세트의 다중 비트 코드를 표현하는, 메모리 어레이에서, 상기 데이터가 셀당 제 2 수의 비트로 기록될 셀의 그룹을 지정하는 단계로서, 상기 제 2 수는 상기 제 1 수보다 작은, 상기 셀의 그룹 지정 단계;
상기 그룹의 상기 셀에 더미 데이터를 저장하는 단계로서, 상기 더미 데이터는 상기 그룹의 모든 상기 셀의 제 1 비트로서 저장되는 균일한 비트값을 포함하고, 상기 선택된 비트값을 상기 제 1 비트로서 포함하는 다중 비트 코드들에 대응하는 상기 전압 상태 사이의 전압차를 최대화하도록 선택되는, 상기 더미 데이터 저장 단계;
상기 지정된 셀의 그룹에 저장하기 위한 입력 데이터를 수신하는 단계; 및
상기 그룹의 상기 셀의 제 2 비트에 상기 입력 데이터를 기록하는 단계를 포함한다.
본 발명의 실시예에 따라, 데이터 저장 장치가 제공되며, 상기 장치는,
셀당 제 1 수의 비트를 기록하도록 구성된 셀을 포함하는 메모리 어레이와,
상기 셀의 지정된 그룹에 입력 데이터를 셀당 제 2 수의 비트로 저장하도록 구성된 메모리 제어기로서, 상기 제 2 수는 상기 제 1 수보다 작고, 상기 입력 데이터와 무관한 더미 데이터가 상기 그룹의 상기 셀의 하나 이상의 비트의 제 1 세트에 저장되게 하고, 상기 그룹의 상기 셀의 적어도 하나의 비트의 제 2 세트에 상기 입력 데이터를 기록하는, 상기 메모리 제어기를 포함한다.
본 발명은 도면과 함께 취해진 실시예의 다음의 상세한 설명으로부터 보다 완전히 이해될 것이다.
본 발명은, 비휘발성 저장을 위한 기술을 제공하는 효과를 갖는다.
도 1은, 본 발명의 실시예에 따라, 디바이스의 설계된 밀도보다 낮은 밀도로 MLC 메모리 디바이스에 데이터를 기록하기 위한 시스템을 개략적으로 도시한 블록도.
도 2a와 도 2b는, 본 발명의 실시예에 따라, MLC 메모리 디바이스의 셀의 전압 상태를 개략적으로 도시한 그래프.
도 3은, 본 발명의 실시예에 따라, 디바이스의 설계된 밀도보다 낮은 밀도로 MLC 메모리 디바이스의 메모리 셀의 그룹에 데이터를 기록하기 위한 프로세스를 개략적으로 도시한 흐름도.
본 발명의 실시예에 따라, MLC 메모리 디바이스(24)의 메모리 셀 어레이(22)의 일부에 데이터를 저장하기 위한 시스템(20)을 개략적으로 도시한 블록도인 도 1을 지금부터 참조한다. 이후에 기재된 본 발명의 예시적인 실시예는 비휘발성 메모리, 특히 플래시 메모리를 참조하지만, 다른 유형들의 MLC 메모리에 필요한 변경을 가하여 본 발명의 원리들이 적용될 수 있다.
메모리 셀 어레이(22)는, 4개 이상의 개별 전압 상태를 보유하여 데이터의 적어도 2개의 비트가 각 셀에 저장될 수 있도록 설계된 메모리 셀들(26)을 포함한다. 이후에 기재되는 예시적인 실시예에서, 셀들(26)은 2개의 비트 밀도를 가지므로, 각 셀의 일 비트는 최하위 비트(LSB)이고 다른 비트는 최상위 비트(MSB)이다. 대안적으로, 본 발명의 원리는 셀당 3개 이상의 비트를 저장하도록 설계된 메모리 디바이스에 적용될 수 있다.
셀(26)의 판독, 프로그래밍 및 소거를 제어하는 신호는 관리 회로(28)에 의해 생성되어 디바이스(24)의 제어 라인(30)을 통해 어레이(22)에 전송된다. 일 실시예에서, 메모리 셀 어레이(22)는 NAND 플래시 구조를 갖고, 제어 라인(30)은 워드 및 비트 선택 라인을 포함한다. 이들 신호뿐만 아니라, 판독/기록 회로, 어드레스 디코딩 회로 및 전력 제어 회로와 같은 관리 회로에 포함될 수 있는 추가 기능은, 2006년 12월 29일 출원된 Mokhlesi에 의한 미국 특허 출원 제 11/618,569호에 상세히 기재되어 있고, 이는 본 특허 출원의 양수인에게 양도되고 본 명세서에 참조로 포함되어 있다.
이 실시예의 MLC 메모리 디바이스(24)는 호스트 처리기(32)에 메모리 저장장치를 제공한다. 데이터를 판독 및 기록하기 위한 명령은 논리 블록 어드레스 액세스(LBA: logical block address access) 제어기와 같은 제어기(34)를 통해 MLC 메모리 디바이스(24)에 호스트 처리기(32)에 의해 전송된다. 제어기(34)는 통상적으로, 디바이스(24)로부터 별도의 집적 회로 구성요소로 구현되고, 호스트 처리기(32)와 MLC 메모리 디바이스 사이의 표준화된 인터페이스의 역할을 한다. 그러나, 일부 실시예에서, 제어기(34)의 적어도 일부의 기능은, MLC 메모리 디바이스를 더 포함하는 단일 반도체 디바이스 내에 포함될 수 있다. 대안적으로 또는 부가적으로, 호스트 처리기(32)는 제어기의 기능의 일부 또는 전부를 실행하도록 구성될 수 있다.
본 발명의 실시예에서, 제어기(34)는 MLC 메모리 디바이스에 기록될 입력 데이터를 호스트 처리기(32)로부터 수신한다고 가정한다. 제어기(34)는 통상적으로 입력 데이터를 페이지라고 불리는 세그먼트로 나누고, 데이터가 기록될 메모리 어레이(22)에 대응하는 페이지 어드레스를 결정한다. 통상적인 페이지 크기는 2,048 바이트이다.
메모리 어레이(22) 내에서, 페이지는 통상적으로, 다중 메모리 셀을 가로질러 연장하는 비트 평면으로 저장된다. 예를 들면, 일 페이지의 비트는 셀의 그룹에 있는 모든 셀의 최하위 비트(LSB)에 저장될 수 있고, 제 2 페이지의 비트는 동일 셀의 그룹에 있는 모든 셀의 서로 상이한 비트에 저장된다. 셀의 그룹과 연관된 비트 평면의 수는 각 셀에 저장될 수 있는 비트의 수와 동일하다. 예시적인 셀의 그룹은 도 1에 그룹(36)으로 표시되어 있다. MLC 메모리 디바이스의 밀도가 셀당 2비트이면, 2개의 페이지가 그룹(36)에 저장된다. "하위 페이지(lower page)"로서 제어기(34)에 의해 표시될 수 있는 한 페이지는 그룹의 각 셀의 LSB에 저장되고, "상위 페이지(upper page)"로서 표시되는 제 2 페이지의 비트는 각 셀의 최상위 비트(MSB)에 저장된다.
메모리 셀 어레이(22)는, 페이지 프로그래밍을 위해 셀의 그룹들로 분할되는 것 외에, 또한 일반적으로 도 1에서 블록(38)으로 예시된 셀의 블록으로 나누어진다. 관리 회로(28)에 의해 생성된 블록 소거 신호는 주어진 블록의 모든 셀이 가장 낮은 전하 상태로 설정되게 한다. 블록의 크기는 통상적으로, 페이지 크기보다 훨씬 더 크다. 블록 소거 및 페이지 프로그래밍의 구현은 상술된 미국 특허 출원 제 11/618,569호에 추가 개시되어 있다.
제어기(34)가 일반적으로 어레이(22)의 각 셀에 데이터의 2개의 비트를 기록하지만, 일부 경우, 제어기가 특정 데이터가 셀당 단일 비트로만 어레이의 셀의 그룹에 기록되어야 한다고 결정할 수 있다. 감소된 밀도로 데이터를 기록하기 위한 판단은 제어기가 스스로 할 수 있거나, 예를 들면 호스트 처리기에 의해 외부적으로 유발될 수 있다. 그러한 경우, 제어기는 더미 데이터(dummy data)가 셀의 그룹에 있는 비트 중 하나에 저장되게 하고, 실제 데이터를 다른 비트에 기록할 수 있다. 더미 데이터의 값은 실제 데이터에 무관하고, 셀당 단일 비트 데이터의 저장의 신뢰도를 향상시키기 위해 하기에 설명되는 바와 같이 선택된다.
도 2a 및 도 2b는 본 발명의 실시예에 따라, MLC 메모리 디바이스의 셀의 전압 상태를 도시한 그래프이다. 도 2a는, 셀당 2개의 비트의 밀도를 갖는 MLC 메모리 디바이스의 셀의 모든 가능한 전압 상태를 도시한 그래프(200)이다. 4개의 전압 상태들(202)이 E, A, B 및 C로서 라벨이 붙여져 도시되어 있다. 전압 상태는 셀의 전압 임계값에 의해 x 축을 따라 그래프로 그려진다. y 축은 각 셀에 대한 주어진 임계값의 통계상 주파수를 표현한다.
셀의 소거 상태인 하위 상태 E는 통상적으로, 2비트 이진 코드(11)를 표현한다. 더 높은 전압 상태 A는 이진 코드(10)를 표현할 수 있으며, 0의 의미는 LSB(기록된 제 1 비트)로서 저장되고, 1은 MSB로서 저장된다. 상태 A의 오른쪽에는, 이진 코드 01 및 00을 각각 표현할 수 있는 전압 상태 B 및 C가 도시되어 있다. 다른 이진 코딩 조합이 또한 구현될 수 있다.
그래프(200)에 나타난 바와 같이, 전압 상태(202)는 일반적으로 전압 임계값의 범위를 커버한다. 이들 범위는 서로 중첩되지 않으므로, 범위는 Vra, Vrb 및 Vrc로 표시된 기준 전압에 의해 구별될 수 있다. 예시적인 실시예에서 이들 기준 전압에 대한 통상적인 값은 각각 0V, 1.25V 및 2.5V이다.
상기 배경 기술에 기재된 바와 같이, 셀의 전압 레벨의 시프트는 시간에 걸쳐 발생할 수 있어서, 전압 범위가 확산되게(spread) 한다. 끊어진 선으로 표시된 전압 상태(204)는 전압 상태(202)의 가능한 확산을 보여준다. 확산으로 인해, 범위가 중첩될 수 있고, 판독 에러를 일으킨다.
제어기(34)가 어레이(22)의 셀의 선택된 그룹에 더미 데이터를 기록하지 않고 셀당 1비트를 기록할 수 있다면, 데이터는 해당 셀의 LSB에 저장되고, 기록되지 않은 MSB는 디폴트 값 1을 포함할 것이다. 이러한 경우, 셀은 저장된 데이터 값에 따라 상태 E 또는 상태 A에 있게 된다. 따라서, 전압 확산은 상태 사이의 판독 에러를 유발하고 더욱 떨어진 상태들 B 및 C가 미사용된다.
도 2b는 본 발명의 실시예에 따라, 1 비트의 입력 데이터와 1 비트의 더미 데이터로 프로그래밍된 셀의 전압 상태들(212)을 도시한 그래프(210)이다. MLC 메모리 디바이스에 더미 데이터를 프로그래밍하기 위한 프로세스는 도 3을 참조하여 하기에 더 기술된다. 이 경우, 각 셀의 LSB는 "0"의 더미 전압으로 설정된다. 실제 입력 데이터로 프로그래밍한 후에, 셀은 각 셀에 기록된 데이터 값에 따라, 이진 코드 10에 대응하는 상태 A와 이진 코드 00에 대응하는 상태 C의 2개의 가능한 전압 상태를 가정한다. 셀은 MLC 메모리 디바이스의 설계된 셀당 2개의 비트 밀도보다는 셀당 1 비트의 밀도로 설정되는 것이 효과적이지만, 허용된 전압 상태는 현재 도 2a에 도시된 예에서보다 더 떨어진 간격으로 되어 있다.
도 2b의 점선은 상태(212)에서 각각의 상태(214)로의 가능한 레벨 시프트를 도시한다. 도시된 바와 같이, 레벨 시프트가 발생된 후에도, 전압 범위는 중첩되지 않고, 허용된 상태를 분리하고 더욱 명확하게 구별하는 허용되지 않은 상태가 있다.
상술된 예에서, LSB 위치에서 0의 더미 비트값은, 2비트 데이터 값(11, 10, 01 및 00)이 메모리 디바이스(24)의 전압 범위로 맵핑되는 방식으로 인해, 도 2b에 도시된 전압 상태를 떨어져 확산시키는데 유용하다. 그러나, 상이한 맵핑을 이용하는 다른 디바이스에서, LSB보다는 MSB에 더미 데이터를 기록하는 것이 바람직할 수 있다. 2비트보다 많은 밀도의 MLC 메모리에 대해, 더미 데이터는 하나 이상의 비트로 기록될 수 있어서, 실제 데이터는, 메모리의 설계 용량보다 적은 셀당 다수의 비트들 또는 셀당 1비트에서 저장된다. 마찬가지로, 더미 데이터는 실제 데이터를 저장하는데 이용되는 전압 상태를 떨어져 확산시키도록 선택된다.
도 3은 본 발명의 실시예에 따라, 어레이의 설계된 밀도보다 낮은 데이터 밀도로, 블록(38)의 셀의 그룹과 같이, MLC 메모리 어레이(22)의 셀의 그룹을 프로그래밍하기 위한 프로세스(300)를 도시한 흐름도이다. 그룹(36)은 어레이(22)에서 임의의 수의 셀을 포함할 수 있지만, 플래시 메모리에서는 통상적으로 로우 또는 페이지의 정수를 포함한다.
제 1 단계(302)에서, 셀 블록(38)은 관리 회로(28)에 의해 발생된 블록 소거 신호로 개시된다. 블록(38)의 모든 셀은 통상적으로 11의 이진 코드값을 표현하는 소거 상태로 초기화된다.
다음, 저장 요청 단계(304)에서, 호스트 처리기(32)는 특정 데이터가 낮은 데이터 밀도로 저장되는 요청을 발행한다. 호스트는, 예를 들면 프로그램 코드를 저장할 때, 그러한 코드가 단일 데이터 에러에 의해서도 심각한 영향을 받을 수 있기 때문에 그러한 요청을 발행할 수 있다. 대조적으로, 작은 수의 에러들이 오디오 또는 비주얼 컨텐트를 포함하는 데이터와 같은 다른 유형들의 데이터에 무시할만한 영향을 미칠 수 있다. 2비트보다 많은 밀도를 가진 MLC 메모리에 대해, 호스트 처리기는 원하는 밀도 레벨을 지정할 수 있다.
호스트로부터의 요청은 제어기(34)에 의해 수신된다. 페이지 결정 단계(306)에서, 제어기(34)는 입력 데이터를 MLC 메모리 디바이스에 저장을 위해 페이지들로 나눈다. 낮은 밀도 저장 요청을 구현하기 위하여, 제어기(34)는 또한, 더미 데이터의 페이지를 생성한다. 예를 들면, 셀당 2비트의 설계된 밀도를 가진 MLC 메모리에 대해, 제어기(34)는 입력 데이터의 각 페이지에 대해 더미 데이터의 한 페이지를 생성하여, 도 2b에 관해서 앞에 도시된 바와 같이, 데이터 저장의 밀도가 셀당 1비트로 감소되는 것이 효과적이다. 상기에 주지된 바와 같이, 더미 데이터 값은 실제 데이터값과 무관하며, 따라서, 각 셀에 기록될 더미 데이터를 결정하기 위하여, 실제 데이터값을 처리하기 위해 제어기(34) 또는 관리 회로(28)를 필요로 하지 않는다. 결과적으로, 제어기가, 이들 페이지들에 기록될 실제 데이터를 기록(또는 수신)하기 전에, 메모리 디바이스의 적절한 페이지들에 더미 데이터를 기록하는 것이 또한 가능하다.
통상적으로, 제어기는 더미 데이터 페이지를 그룹의 셀의 1보다 많은 하부 비트(즉, 하부 비트 평면)에 대응하는 하부 페이지 어드레스에 기록하고, 하나 이상의 상부 비트에 대응하는 상부 페이지 어드레스에 실제 입력 데이터를 기록한다. 그러나, 더욱 일반적으로, 페이지 어드레싱(즉, 비트 평면 선택)뿐만 아니라, 기록된 더미 데이터의 값은 셀의 전압 상태 사이의 간격을 최대화하도록 MLC 메모리 디바이스의 사양들에 따라 설정된다. 비트 평면 어드레싱 및 더미 데이터의 값은 메모리 디바이스 자체의 설계에 의존하고, 입력 데이터의 값들에는 의존하지 않는다.
통상적으로, 제어기는 입력 데이터 페이지 및 더미 데이터 페이지 모두 MLC 메모리 디바이스에 전송한다. 입력 데이터가 전체 페이지를 채우지 않으면, 제어기는 입력 데이터로 부분적 페이지를 채울 수 있으며, 더미 데이터로 대응하는 부분적 페이지를 채울 수 있다. 대안적인 실시예에서, 관리 회로(28)는 페이지의 모든 비트를 특정값으로 설정하는 명령을 구현하도록 구성된다. 그 후에 제어기는 이러한 명령을 발행하여, 더미 데이터의 전체 페이지를 전송하기보다는 설정될 더미 비트값을 표시하도록 구성될 수 있다.
단계들(308 및 310)에서, 관리 회로(28)는 제어기로부터 더미 데이터 및 입력 데이터 페이지를 각각 수신하고, 지정된 페이지 어드레스들에 페이지의 두 유형을 저장한다. 입력 데이터 또는 더미 데이터의 페이지에 관계없이, 각 페이지는 설계된 밀도의 정규 디바이스 동작하에서 이용되는 것과 동일한 절차를 이용하여 저장된다. 그러나, 상술된 바와 같이, 더미 데이터가 셀의 그룹에서 하나 이상의 비트 평면을 채우기 때문에, 입력 데이터는 낮은 밀도로 저장되는 것이 효과적이다. 전압 상태는 더 큰 간격으로 분리되고, 그에 의해 데이터 신뢰도를 향상시킨다. 이들 단계는 종래의 MLC 메모리 디바이스에 의해 수정 없이 실행될 수 있다. 대안적으로, 상기 주지된 바와 같이, 관리 회로는 제어기로부터, 전체 페이지를 특정 더미 비트값으로 설정하기 위한 특정 명령을 구현할 수 있다.
판독 단계(312)에서, 제어기(34)는 호스트 처리기에 의해 요청된 데이터를 검색한다. 통상적으로, 제어기(34)는 입력 데이터 페이지만을 판독하고, MLC 메모리 디바이스에 미리 저장된 더미 데이터 페이지를 무시할 것이다. 대안적으로, 제어기는 또한, 데이터 유효성을 확인하기 위한 수단으로서 더미 데이터 페이지를 판독할 수 있다. 임의 비트의 더미 페이지가 적당한 더미 비트값으로 설정되지 않으면, 데이터 에러가 검출될 것이다. 다른 실시예에서, 제어기는 또한, 더미 비트에서 검출된 에러에 기초하여 입력 데이터의 비트를 정정하도록 구성될 수 있다.
이전에 주지된 바와 같이, 본 발명의 원리는, 셀당 3개 이상의 비트를 저장하도록 설계된 MLC 메모리에 유사하게 적용될 수 있다. 예를 들면, 셀당 3비트 메모리는 셀당 2비트를 저장하는데 이용될 수 있고, 더미 데이터는 각 셀의 세 번째 비트에 저장된다. 대안적으로, 그러한 메모리는 셀당 단일 비트를 저장하는데 이용될 수 있고, 더미 데이터는 각 셀의 나머지 비트의 하나 또는 둘다에 저장된다. 더미 데이터는 도 2b에 의해 상기에 예시된 바와 같이 선택되어, 실제 데이터를 저장할 수 있는 전압 상태들이 떨어진 간격으로 되어 있고, 따라서 저장 신뢰도를 향상시킨다. 한편, 더미 데이터는 해당 셀의 그룹에 걸쳐 균일하고, 다른 비트 또는 비트에 저장된 실제 데이터와 무관하다. 일반적으로 말해서, 더미 데이터는, m<n에 대해 n-비트 MLC 셀이 데이터의 셀당 m개의 비트를 저장하는데 이용될 수 있는 임의의 상황에서 이러한 방식으로 이용될 수 있다.
예를 들면, 셀당 3비트 메모리에 셀당 단일 비트가 저장된다고 가정하면, 8개의 가능한 상태들이 도 2a에 도시된 전압축 상의 왼쪽에서 오른쪽으로 순서화된 데이터 값 111, 101, 110, 010, 011, 100, 000, 001에 대응한다. 각 셀의 2비트를 단순히 건너뛰고 세 번째 비트에만 데이터를 기록함으로써, 데이터 상태 사이에서 많아야 4개의 상태 분리를 제공한다. 한편, 더미 데이터 값 01이 모든 셀의 2개의 LSB에 기록된다면, 입력 데이터의 단일 비트를 부가함으로써, 셀당 1비트 저장을 위해 상태 101 및 001을 제공할 것이다. 이들 데이터 상태는 6개의 상태의 간격으로 분리되고 더미 비트는 고정되며 입력 데이터와 무관하다.
상술된 실시예가 플래시 메모리의 특정 유형에 주로 관련되지만, 본 발명의 원리는 다른 유형의 MLC 메모리에도 유사하게 적용될 수 있다. 따라서 상술된 실시예는 예의 방식으로 기재된 것이며, 본 발명은 이전에 특별히 도시되고 기술된 것에 한정되지 않는다. 오히려, 본 발명의 기술 범주는 이전에 기술된 다양한 특징의 조합과 부조합 모두를 포함할 뿐만 아니라, 종래 기술에 개시되지 않은 상술된 기술을 판독할 때, 본 기술 분야의 통상의 지식을 가진 당업자에 의해 생길 수 있는 변경과 수정을 포함한다.
32; 호스트, 34; 제어기, 28; 관리 회로, 24; 메모리 디바이스

Claims (18)

  1. 데이터를 저장하는 방법으로서,
    셀당 제 1 수의 비트를 기록하도록 구성된 셀을 포함하는 메모리 어레이에서, 입력 데이터가 셀당 제 2 수의 비트로 기록될 셀의 그룹을 지정하는 단계로서, 상기 제 2 수는 상기 제 1 수보다 작은, 셀의 그룹 지정 단계와,
    상기 그룹에서 상기 셀의 하나 이상의 비트의 제 1 세트에 상기 입력 데이터와 무관한 더미 데이터(dummy data)를 저장하는 단계와,
    상기 그룹에서 상기 셀의 적어도 하나의 다른 비트의 제 2 세트에 상기 입력 데이터를 기록하는 단계를
    포함하는, 데이터 저장 방법.
  2. 제 1항에 있어서, 상기 더미 데이터는, 상기 그룹의 상기 모든 셀에서 상기 제 1 세트의 비트 중 적어도 하나에 저장된 균일한 비트 값을 포함하는, 데이터 저장 방법.
  3. 제 1항에 있어서, 상기 메모리 어레이의 셀은 미리 결정된 세트의 전압 상태를 갖고, 상기 더미 데이터는, 상기 더미 데이터를 저장하고 상기 입력 데이터를 기록하는 것으로부터 유발되는 전압 상태 사이의 거리를 최대화하도록 선택되는, 데이터 저장 방법.
  4. 제 1항에 있어서, 상기 제 1 수는 2이고, 상기 제 2 수는 1인, 데이터 저장 방법.
  5. 제 1항에 있어서, 상기 제 1 수는 2보다 큰, 데이터 저장 방법.
  6. 제 5항에 있어서, 상기 제 2 수는 1보다 큰, 데이터 저장 방법.
  7. 제 1항 내지 제 6항 중 어느 한 항에 있어서, 상기 더미 데이터를 저장하는 단계는, 상기 입력 데이터를 기록하기 전에 상기 메모리 어레이에 상기 더미 데이터를 기록하는 단계를 포함하는, 데이터 저장 방법.
  8. 제 1항 내지 제 6항 중 어느 한 항에 있어서, 상기 더미 데이터를 저장하는 단계는, 제어기로부터 상기 메모리 어레이를 포함하는 디바이스에 명령을 넘겨주는 단계와, 상기 제어기로부터 상기 디바이스에 상기 더미 데이터를 이전하지 않고, 상기 하나 이상의 비트를 더미 값으로 설정하도록 상기 디바이스에 명령하는 단계를 포함하는, 데이터 저장 방법.
  9. 데이터를 저장하는 방법으로서,
    셀당 제 1 수의 비트를 기록하도록 구성된 셀을 포함하고, 적어도 제 1 및 제 2 비트를 포함하고 상기 셀의 서로 다른 각각의 전압 상태에 대응하는 미리 결정된 세트의 다중 비트 코드를 나타내는 메모리 어레이에서, 상기 데이터가 셀당 제 2 수의 비트로 기록될 셀의 그룹을 지정하는 단계로서, 상기 제 2 수는 상기 제 1 수보다 작은, 셀의 그룹을 지정하는 단계와,
    상기 그룹의 상기 셀에 더미 데이터를 저장하는 단계로서, 상기 더미 데이터는, 상기 그룹의 상기 모든 셀의 제 1 비트로 저장되고 선택된 비트 값을 상기 제 1 비트로 포함하는 다중 비트 코드에 대응하는 상기 전압 상태 사이의 전압차를 최대화하도록 선택된 균일한 비트 값을 포함하는, 더미 데이터를 저장하는 단계와,
    상기 셀의 지정된 그룹에 저장하기 위해 입력 데이터를 수신하는 단계와,
    상기 그룹의 상기 셀의 제 2 비트에 상기 입력 데이터를 기록하는 단계를
    포함하는, 데이터 저장 방법.
  10. 제 9항에 있어서, 상기 더미 데이터를 저장하는 단계는 상기 입력 데이터와 무관하게 상기 균일한 비트값을 선택하는 단계를 포함하는, 데이터 저장 방법.
  11. 데이터 저장 장치로서,
    셀당 제 1 수의 비트를 기록하도록 구성된 셀을 포함하는 메모리 어레이와,
    상기 입력 데이터와 무관한 더미 데이터가 상기 그룹의 상기 셀의 하나 이상의 비트의 제 1 세트에 저장되도록 하고, 상기 그룹의 상기 셀의 적어도 일 비트의 제 2 세트에 상기 입력 데이터를 기록함으로써, 상기 셀의 지정된 그룹에 입력 데이터를 셀당 제 2 수의 비트로 저장하도록 구성된 메모리 제어기로서, 상기 제 2 수는 상기 제 1 수보다 작은, 메모리 제어기를
    포함하는, 데이터 저장 장치.
  12. 제 11항에 있어서, 상기 더미 데이터는, 상기 그룹의 모든 상기 셀에서 상기 제 1 세트의 비트 중 적어도 하나에 저장되는 균일한 비트 값을 포함하는, 데이터 저장 장치.
  13. 제 12항에 있어서, 상기 메모리 어레이의 셀은 미리 결정된 세트의 전압 상태를 갖고, 상기 더미 데이터는, 상기 더미 데이터를 저장하고 상기 입력 데이터를 기록하는 것으로부터 유발되는 전압 상태 사이의 거리를 최대화하기 위해 선택되는, 데이터 저장 장치.
  14. 제 11항에 있어서, 상기 제 1 수는 2이고, 상기 제 2 수는 1인, 데이터 저장 장치.
  15. 제 11항에 있어서, 상기 제 1 수는 2보다 큰, 데이터 저장 장치.
  16. 제 15항에 있어서, 상기 제 2 수는 1보다 큰, 데이터 저장 장치.
  17. 제 11항 내지 제 16항 중 어느 한 항에 있어서, 상기 메모리 제어기는 상기 입력 데이터를 기록하기 전에 상기 메모리 어레이에 상기 더미 데이터를 기록하도록 구성되어 있는, 데이터 저장 장치.
  18. 제 11항 내지 제 16항 중 어느 한 항에 있어서, 상기 메모리 어레이와 관리 회로를 포함하는 메모리 디바이스를 포함하고, 상기 메모리 제어기는 상기 제어기로부터 상기 디바이스로 상기 더미 데이터를 이전하지 않으면서, 하나 이상의 비트를 더미 값으로 설정하도록 지시하는 명령을 상기 디바이스에 전달하도록 구성되어 있고, 상기 관리 회로는 상기 명령에 응답하여 상기 하나 이상의 비트를 상기 더미 값으로 설정하도록 구성되어 있는, 데이터 저장 장치.
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