KR20100061511A - 전계 효과형 트랜지스터 - Google Patents

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Abstract

게이트 전극(15)과, 소스 전극(13)과, 드레인 전극(14)과, 채널층(11)을 구비하여, 게이트 전극(15)에 전압을 인가해서, 소스 전극(13)과 드레인 전극(14)의 사이에 흐르는 전류를 제어하는 전계 효과형 트랜지스터를 제공한다. 상기 채널층(11)은, In과 Si를 함유하고, Si/(In+Si)로 나타낸 조성비가 0.05이상 0.40이하인 아모퍼스 산화물로 구성된다.

Description

전계 효과형 트랜지스터{FIELD EFFECT TRANSISTOR}
본 발명은, 전계 효과형 트랜지스터에 관한 것으로, 특히, LCD나 유기 EL디스플레이의 스위칭소자에 이용되는 전계 효과형 트랜지스터에 관한 것이다.
전계 효과형 트랜지스터(FET)는, 게이트 전극, 소스 전극 및 드레인 전극을 구비한다.
전계 효과형 트랜지스터는, 게이트 전극에 전압을 인가해서, 채널층에 흐르는 전류를 제어하고, 소스 전극과 드레인 전극간의 전류를 제어하는 전자 능동 소자다. 특히, 세라믹, 유리 또는 플라스틱등으로 이루어진 절연 기판 위에 성막한 박막을, 채널층으로서 사용하는 FET는, 박막트랜지스터(TFT)라고 부르고 있다.
상기 TFT는, 박막기술을 사용하고 있기 때문에, 비교적 대면적을 갖는 기판상에의 형성이 용이하다고 하는 이점이 있고, 액정표시소자등의 플랫 패널 표시 소자의 구동소자로서 널리 사용되고 있다.
즉, 액티브 액정표시소자(ALCD)는, 유리 기판 위에 작성한 TFT를 사용하여, 개개의 화상 화소의 온/오프를 전환한다. 장래의 고성능 유기LED디스플레이(OLED)에서는, TFT에 의한 화소의 전류구동이 효과적이라고 기대하고 있다. 한층 더, 화상 전체를 구동 및 제어하는 기능을 갖는 주변회로를 화상의 주변의 기판 위에 형성한 보다 고성능의 액정 디스플레이가 이미 실현되었다.
가장 널리 사용된 TFT는, 채널층 재료로서 다결정 실리콘막 또는 아모퍼스(amorphous) 실리콘막을 포함한다.
화소를 구동하기 위해서는, 아모퍼스 실리콘TFT가 이미 실용적 용도를 위해 실현되고, 화상 전체를 구동 및 제어하기 위해서는, 고성능 다결정 TFT가 이미 실용적 용도를 위해 실현되고 있다.
그렇지만, 아모퍼스 실리콘 TFT, 폴리실리콘 TFT 및 다른 TFT를, 디바이스 작성에 고온 처리가 요구되므로 플라스틱판이나 포일(foil) 등의 기판 위에 작성하는 것이 곤란하다.
한편, 최근, 폴리머판이나 포일등의 기판 위에, TFT를 형성하고, LCD 및 OLED의 구동회로로서 사용함으로써 플렉시블 디스플레이를 실현하려고 하는 개발이 활발하게 행해지고 있다. 플라스틱 포일 위에 저온으로 성막할 수 있는 유기반도체가 주목받고 있다.
예를 들면, 유기반도체막 재료로서 사용된 펜타센에 관한 연구 개발이 진행되고 있다. 이것들의 유기반도체는 모두 방향환을 가져서, 결정화했을 때의 방향환의 적층방향으로 큰 캐리어 이동도를 얻는다. 예를 들면, 펜타센을 활성층으로서 사용하는 경우에, 캐리어 이동도는, 약0.5cm2(Vs)-1이며, 아모퍼스 Si-MOSFET의 캐리어 이동도와 같은 것이 보고되고 있다.
그렇지만, 펜타센등의 유기반도체는 열적 안정성이 낮고(<150℃), 실용적인 디바이스는 실현하지 않고 있다.
또한, 최근에는, TFT의 채널층용 산화물재료가 주목받고 있다.
예를 들면, ZnO의 채널을 갖는 TFT가 활발하게 개발되고 있다.
ZnO막에 의해, 비교적 저온으로 성막할 수 있다. 그 박막은, 플라스틱판이나 포일 등의 기판 위에 형성될 수 있다.
그렇지만, ZnO는 실온에서 안정한 아모퍼스막을 형성할 수 없지만, 다결정 상이 된다. 그러므로, 다결정입자 계면의 산란에 의해, 전자 이동도를 증가시킬 수 없다.
또한, 다결정입자의 형상 및 상호접속이 성막방법에 따라 크게 다르다. 이 때문에, 그 특성은, TFT소자마다 및 로트(lot)마다 드문드문 일어나기도 한다.
최근에는, In-Ga-Zn-0계의 아모퍼스 산화물을 사용한 박막트랜지스터가 보고되어 있다(K.Nomura et al, Nature VOL.432, P.488-492(2004-11)).
이 트랜지스터는, 실온에서 플라스틱이나 유리 기판에의 작성이 가능하다. 게다가, 전계 효과 이동도가 6-9정도인 노멀리 오프형의 트랜지스터 특성을 얻는다. 또한, 그 트랜지스터는, 가시광에 대해서 투명하다는 특징을 갖는다.
상술한 K.Nomura et al, Nature VOL.432, P.488-492(2004-11)에는, 구체적으로는, 조성비가 In:Ga:Zn=1.1:1.1:0.9(원자비)인 아모퍼스 산화물을 TFT의 채널층에 사용하는 기술이 기재되어 있다.
이 기술은 In, Ga 및 Zn의 3개의 금속 원소를 사용한 아모퍼스 산화물을 사용한다. 그렇지만, 조성 제어와 재료 준비의 용이성의 관점에서, 그 산화물이 금속 원소의 수가 보다 적은 것이 바람직하다.
한편, 1종의 금속 원소를 사용한 ZnO나 In203 등의 산화물은, 스퍼터링법등의 수법으로 성막하면, 일반적으로, 다결정 박막이 된다. 다결정 상(phase)은, 상술한 것과 같은 상기 TFT소자의 특성 변동을 일으키기 쉽다.
2종의 금속 원소를 사용한 예로서는, In-Zn-0계의 검토 보고가 알려져 있다(예를 들면, Applied Physics Letters 89, 062103(2006)).
그렇지만, In-Zn-0계에 있어서는 대기중 보관동안 저항율이 시간에 따라 변화하므로, 환경 안정성의 향상이 기대된다. 그 밖에도, In-Ga-0계의 보고된 연구에서는, 500℃의 비교적 고온의 열처리를 사용한다.
본 발명의 목적은, 적은 종의 원소로 구성된 아모퍼스 산화물을 사용하고, 플라스틱 기판에 적용할 수 있는 낮은 온도에서 형성가능하고, 대기중 보관등의 환경안정성이 우수한 전계 효과형 트랜지스터를 제공하는데 있다.
본 발명은, 상술한 문제점을 해결하기 위해서, 게이트 전극과, 소스 전극과, 드레인 전극과, 채널층을 구비하여, 상기 게이트 전극에 전압을 인가해서, 상기 소스 전극과 상기 드레인 전극의 사이에 흐르는 전류를 제어하는 전계 효과형 트랜지스터에 있어서, 상기 채널층은, In과 Si를 함유하고, Si/(In+Si)로 나타낸 조성비가 0.05이상 0.40이하인 아모퍼스 산화물로 구성된 것을 특징으로 한다.
또한, 본 발명은, 게이트 전극과, 소스 전극과, 드레인 전극과, 채널층을 구비하여, 상기 게이트 전극에 전압을 인가해서, 상기 소스 전극과 상기 드레인 전극의 사이에 흐르는 전류를 제어하는 전계 효과형 트랜지스터에 있어서, 상기 채널층은, In, Zn 및 Si를 함유하고, Si/(In+Zn+Si)로 나타낸 Si의 조성비가 0.05이상 0.40이하인 산화물재료로 구성된 것을 특징으로 한다.
아울러, 본 발명은, 게이트 전극과, 소스 전극과, 드레인 전극과, 채널층과, 상기 채널층에 접한 게이트 절연층을 구비하여, 상기 게이트 전극에 전압을 인가해서, 상기 소스 전극과 상기 드레인 전극의 사이에 흐르는 전류를 제어하는 전계 효과형 트랜지스터에 있어서, 상기 채널층은, In과 Si를 함유하고, Si/(In+Si)로 나타낸 조성비가 0.05이상 0.40이하인 산화물재료로 구성되고, 상기 게이트 절연층이 Si를 함유하는 산화물 또는 질화물로 구성된 것을 특징으로 한다.
본 발명에 의하면, 상기 채널층은, 신규한 재료, 즉 인듐과 실리콘을 포함하는 아모퍼스 산화물로 형성됨으로써, 양호한 특성을 나타내는 박막트랜지스터를 실현할 수 있다. 특히, 전계 효과 이동도와 S값을 비롯한 트랜지스터 특성이 뛰어나고, 그 환경 안정성이 양호하다.
또한, 실리콘을 주로 함유하므로, 원재료 비용이 싼 것과 환경에의 부하가 작은 것의 이점이 있다.
본 발명의 또 다른 특징은, 첨부된 도면들을 참조하여 예시적 실시예들의 아래의 설명으로부터 명백해질 것이다.
도 1은 스퍼터링법으로 형성한 산화물 반도체막의 시간의 경과에 따른 저항율의 변화를 나타내는 그래프다.
도 2는 본 발명의 실시예로서의 박막트랜지스터의 트랜스퍼(transfer) 특성을 나타내는 그래프다.
도 3a, 3b 및 3c는, 본 발명의 실시예로서의 박막트랜지스터의 구성 예를 나타내는 단면도이다.
도 4는 전계 효과 이동도와 In-Si조성비 의존성의 예를 나타내는 그래프다.
도 5는 In-Si-0계 박막트랜지스터의 한계값전압의 조성 의존성을 검토한 결과를 나타내는 그래프다.
도 6은 S값의 In:Si비 의존성을 나타내는 그래프다.
도 7a 및 7b는 본 발명의 실시예로서의 박막트랜지스터의 특성의 예를 든 그래프다.
도 8은 본 발명의 실시예로서의 박막트랜지스터를 제작하기 위해서 사용되는 박막형성장치의 개략적인 도면이다.
도 9는 여러가지의 조성에 있어서의 Id-Vg특성을 나타내는 그래프다.
도 10은 어닐링 후의 TFT(Id-Vg)특성을 나타내는 그래프다.
이하, 첨부된 도면들을 참조해서 본 발명을 실시하기 위한 최선의 형태에 관하여 설명한다.
본 발명자들은 박막트랜지스터의 채널층의 재료로서, In과 Si를 함유하는 산화물 등의 2종의 금속 원소로 이루어진 산화물재료를 예의 검토했다.
도 1은, 스퍼터링법으로 형성한 일부의 산화물막의 저항율의 시간경과에 따른 변화를 나타내는 그래프이다.
도 1에 있어서, In과 다른 금속 원소M의 조성비 M/(In+M)은, 대략 0.3을 사용하고 있다.
도 1에 나타나 있는 바와 같이,In과 Zn으로 이루어진 산화물(In-Zn-0)과, In과 Sn으로 이루어진 산화물(In-Sn-0)은 저항율의 시간의 경과에 따른 변화가 크다.
한편, In과 Si로 이루어진 산화물(In-Si-0)과, In과 Ga로 이루어진 산화물(In-Ga-0)은 시간의 경과에 따른 저항율의 변화가 거의 없는 것을 안다.
이와 같이, In-Ga-O 및 In-Si-0 산화물은, 저항의 안정성이 뛰어나기 때문에 바람직하다
다음에, 상기 재료를 채널로서 사용해서 박막트랜지스터를 실험적으로 제작했다. In-Zn-O 및 In-Sn-0 산화물은 온/오프비가 다섯(5)자리수이상의 트랜지스터를 실현하는 것이 어려웠다.
한편, In-Ga-O 및 In-Si-0 산화물에 있어서는, 도 2에 트랜스퍼 특성(Id-Vg그래프)을 도시한 바와 같이 온/오프비가 여섯(6)자리수이상의 트랜지스터를 실현할 수 있었다.
특히, 도 2에 나타나 있는 바와 같이, In-Si-0 TFT의 트랜스퍼 특성(Id-Vg그래프)은, In-Ga-0 TFT에 비교하여, 전류Id의 상승이 급준해서, 트랜지스터 특성의 관점에서 보다 바람직하다.
이렇게 하여, 본 발명자들은, In과 Si를 포함하는 산화물이, 채널층에 대해 적합한 재료일 수 있다는 것을 찾아냈다.
본 발명에 있어서는, 산화물 반도체는, (In, Si 및 0 이외의) 원소들을 포함하고, 이들 원소는 불가피하게 포함되거나 또는 특성에 악영향을 주지 않는 정도로만 포함되어도 된다.
다음에, 본 발명의 박막트랜지스터에 대해서 상세하게 설명한다.
(박막트랜지스터)
우선, 본 발명의 산화물 박막트랜지스터가 포함하는 것을 설명한다.
도 3a, 3b 및 3c는, 본 발명의 실시예로서의 박막트랜지스터의 예를 나타낸 단면도다.
도 3a, 3b 및 3c는, 기판(10), 채널층(11), 게이트 절연층(12), 소스 전극(13), 드레인 전극(14) 및 게이트 전극(15)을 포함한다.
전계 효과형 트랜지스터는, 게이트 전극(15), 소스 전극(13) 및 드레인 전극(14)을 구비한 3단자 소자다. 이러한 전자 능동소자는, 게이트 전극(15)에 전압Vg을 인가해서, 채널층에 흐르는 전류Id를 제어하고, 소스 전극(13)과 드레인 전극(14)사이의 전류Id를 스위칭하는 기능을 갖는다.
도 3a는 반도체 채널층(11) 위에 게이트 절연층(12)과 게이트 전극(15)의 순서로 형성하는 톱(top) 게이트 구조의 예를 나타낸다. 도 3b는, 게이트 전극(15) 위에 게이트 절연층(12)과 반도체 채널층(11)의 순서로 형성된 보텀(bottom) 게이트 구조의 예를 나타낸다. 도 3c는 다른 보텀 게이트형 트랜지스터의 예를 나타낸다.
도 3c는, 기판(21)(n+의 Si기판:게이트 전극도 겸한다)과 절연막(22)(Si02)과 채널층(25)(산화물)을 포함한다. 소스 전극(23) 및 드레인 전극(24)도 포함된다.
본 실시예에 있어서, TFT의 구성은 이것들 구성에 한정되지 않지만, 임의의 톱/보텀 게이트 구조, 스태거/역스태거 구조를 사용할 수 있다.
다음에, 각 부재에 관하여 설명한다.
(채널층)
본 실시예의 박막트랜지스터는, 그 채널층에 인듐과 실리콘을 함유하는 아모퍼스 산화물을 적용하는 데에 특징이 있다.
특히, In과 Si로 이루어진 아모퍼스 산화물(In-Si-0)과, In, Si 및 Zn으로 이루어진 아모퍼스 산화물(In-Zn-Si-0)이 바람직한 재료다. 아울러, In, Sn 및 Si를 함유한 아모퍼스 산화물을 사용하여도 된다.
In-Si-0를 채널에 적용할 경우에는, 바람직한 In과 Si조성비(원자비)가 존재한다.
기판온도를 실온으로 유지하면서 스퍼터링 방법으로 아모퍼스 박막을 형성할 수 있으므로, Si/(In+Si)이 0.05(5atom%)이상인 것이 바람직하다. 또한, 300℃의 어닐링 처리 후에, 아모퍼스 박막을 얻는다.
상술한 것처럼, 다결정 상일 경우에, 다결정입자의 형상과 상호접속이 성막방법에 따라 크게 다르다. 그러므로, TFT소자의 특성이 소자마다 변동할 것이다.
한층 더, In과 Si로 이루어진 아모퍼스 산화물(In-Si-0)을 채널층에 적용하여 얻어진 박막트랜지스터를 제작 및 시험했다. 그 결과, TFT 채널에 대한 바람직한 재료조성(In:Si비)이 있는 것을 찾아냈다.
도 4는, 전계 효과 이동도 대 In-Si조성비의 실험 결과를 나타낸 그래프이고, 여기서 TFT 채널의 In:Si 조성 의존성을 검토했다.
도 4에 나타나 있는 바와 같이, Si의 함유량이 감소됨에 따라서, 전계 효과 이동도가 명백히 증가된다.
원하는 전계 효과 이동도의 값은 응용에 의존하고, 액정표시장치에서는 0.1cm2/Vsec이상이고, 유기EL표시장치에서는 1cm2/Vsec이상인 것이 바람직하다.
이러한 관점에서, In과 Si의 비율 Si/(In+Si)는 0.30이하인 것이 바람직하고, 보다 바람직하게는 0.23이하이어도 된다.
한편, 박막트랜지스터의 한계값전압Vth가 OV이상(혹은 0근방)일 때 적절한 회로를 제작하기가 쉽다.
도 5는, In-Si-0계 박막트랜지스터의 한계값전압의 조성 의존성을 검토한 결과를 나타내는 그래프다. 도 6은, S값의 In:Si비 의존성을 나타내는 그래프다.
도 5에 나타나 있는 바와 같이, Si/(In+Si)이 0.15이상이라면, 한계값전압Vth가 정(positive)의 값(혹은 0근방)이 되는 것이, 바람직하다.
또한, 도 6에 나타나 있는 바와 같이, S값에 관해서는 0.15와 0.25의 사이에서 작은 값을 얻을 수 있다.
이상을 근거로 하여, In-Si-0을 박막트랜지스터의 채널층에 적용하는 경우에, In과 Si의 원자비, 즉 Si/(In+Si)이 0.05(5atom％) 이상 0.40이하인 것이 바람직하고, 0.15이상 0.30이하인 것이 보다 바람직하고, 또 0.15 이상 0.23이하인 것이 특히 바람직하다.
추가로, In-Si-Zn-0을 박막트랜지스터의 채널층에 적용하는 경우에는, In, Si 및 Zn의 원자비, 즉 Si/(In+Si+Zn)이 0.05이상 0.40이하인 것이 바람직하다.
본 실시예의 산화물(채널층)은, 10nm로부터 200nm까지의 범위내, 바람직하게는 20nm로부터 100nm까지의 범위내고, 더 바람직하게는, 25nm로부터 70nm까지의 범위내다.
양호한 TFT특성은, 채널층에 10 S/cm이하 0.0001 S/cm이상의 전기전도도를 갖는 아모퍼스 산화물을 적용하여서 얻는 것이 바람직하다.
이러한 전기전도도는, 재료조성에도 의존하지만, 1014∼1018/cm3정도의 전자 캐리어 농도를 갖는 아모퍼스 산화물막을 형성하여 얻는 것이 바람직하다.
전기전도도가 10 S/cm이상일 경우, 노멀리 오프 트랜지스터를 제조할 수 없다. 또한, 온/오프비를 크게 할 수 없다.
극단적일 경우에, 게이트 전압을 인가하는 경우에도, 소스 대 드레인 전극간의 전류 흐름이 온/오프되지 않고, 즉 트랜지스터 동작을 나타내지 않는다.
한편, 절연체, 즉 전기전도도가 0.0001 S/cm이하가 되면, 온 전류를 크게 할 수 없게 된다. 극단적일 경우에는, 게이트 전압을 인가하는 경우에도, 소스 대 드레인 전극간의 전류 흐름이 온/오프되지 않고, 즉 트랜지스터 동작을 나타내지 않는다.
채널층에 적용하는 산화물의 전기전도도는, 금속 원소의 조성비, 성막시의 산소분압, 및 박막형성 후의 어닐링 조건을 제어하여서 제어될 수 있다.
특히, 성막시의 산소분압을 제어하여 주로 박막중의 산소결손량을 제어하고, 이에 따라 전자 캐리어 농도를 제어할 수 있다.
(게이트 절연층)
본 실시예에 적용할 수 있는 트랜지스터에 있어서, 게이트 절연층(12)의 재료는 양호한 절연성을 갖는 것이면, 특별히 제약은 없다. 게이트 절연층(12)으로서 실리콘을 주성분으로서 함유하는 박막을 사용하면, 박막트랜지스터의 특성이 양호해서, 바람직하다.
그 이유는, 확실하지 않지만, 실리콘을 함유한 채널층과 실리콘을 주성분으로 하는 게이트 절연층과의 사이에는, 양호한 계면이 형성되기 때문이라고 생각된다.
예를 들면, 게이트 절연층(12)은, 산화물 또는 질화물로 구성되는 것이 바람직하다. 구체적으로는, 산화실리콘 SiOx, 질화실리콘 SiNx 또는 산질화실리콘 SiOxNy가 바람직하다. 그 밖에도, 실리콘을 주성분으로 한 복합 산화물로서, Si-Hf-0, Si-Al-0 및 Si-Y-0등을 사용할 수도 있다.
이러한 절연성이 양호한 박막을 적용함으로써 소스 대 게이트 전극간 및 드레인 대 게이트 전극간의 리크 전류를 약 10-7암페어로 할 수 있다. 게이트 절연층의 두께는, 예를 들면, 50∼300nm의 정도다.
(전극)
소스 전극(13), 드레인 전극(14) 및 게이트 전극(15)의 재료는, 양호한 전기전도성과 채널층에의 전기적 접속을 가능하게 하는 것이면, 특별히 제약은 없다.
예를 들면, In203:Sn, ZnO등의 투명도전막이나, Au, Ni, W, Mo, Ag, Pt등의 금속전극을 사용할 수 있다. 또, Au와 Ti의 적층구조를 비롯한 임의의 적층구조를 사용해도 된다.
(기판)
기판(10)으로서는, 유리 기판, 플라스틱 기판 및 플라스틱 포일을 사용하여도 된다.
상기의 채널층 및 게이트 절연층은, 가시광에 대해서 투명하다. 상기의 전극 및 기판으로서 투명한 재료를 사용하면, 투명한 박막트랜지스터를 제조할 수 있다.
(제조 방법)
산화물박막의 성막법으로서는, 스퍼터링법(SP법), 펄스레이저 증착법 (PLD법) 및 전자빔증착법등의 기상(gas phase)법을 사용하여도 된다. 여기서, 기상법 중에서도, 양산성의 관점에서 SP법이 보다 적합하다. 그러나, 본 발명에서 사용된 성막법은, 이것들의 방법에 한정되는 것이 아니다.
성막시의 기판의 온도는 의도적으로 가온하지 않는 상태에서, 거의 실온으로 유지할 수 있다.
이 수법은 저온 프로세스에서의 실시가 가능하기 때문에, 박막트랜지스터를 플라스틱판이나 포일등의 기판 위에 작성할 수 있다.
이러한 박막트랜지스터를 배치한 반도체장치(액티브 매트릭스 기판)가 실현되어도 된다. 그 투명한 반도체장치는, 투명한 기판과 아모퍼스 산화물 TFT를 사용하는 경우에 실현되어도 된다. 이 때문에, 투명한 반도체장치가 표시장치에 적용될 때에, 그 개구율을 증가시킬 수 있다.
특히, 반도체장치가 유기EL디스플레이에 사용될 때, 기판측으로부터도 광을 추출하는 구성(보텀 이미션)을 채용하는 것이 가능해진다.
본 실시예의 반도체장치는, ID태그 및 IC태그등의 여러가지의 용도에 사용할 수 있다고 생각된다.
(특성)
여기에서, 도 7a 및 7b를 사용하여, 본 실시예의 전계 효과형 트랜지스터의 특성에 관하여 설명하겠다.
전계 효과형 트랜지스터는, 게이트 전극(15), 소스 전극(13) 및 드레인 전극(14)을 구비한 3단자 소자다.
전계 효과형 트랜지스터는, 게이트 전극(15)에 전압Vg을 인가해서, 채널층에 흐르는 전류Id를 제어하고, 소스 전극(13)과 드레인 전극(14) 사이의 전류Id를 스위칭하는 기능을 다하는 전자 능동 소자다.
소스 대 드레인 전극간에 5∼20V정도의 전압Vd를 인가할 때, 게이트 전압Vg을 OV와 5∼20V의 사이에서 스위칭함으로써, 소스 대 드레인 전극간의 전류Id를 제어한다(온/오프 스위칭한다).
도 7a는 여러가지의 Vg에서의 Id-Vd특성, 도 7b는 Vd=6V에 있어서의 Id-Vg특성(트랜스퍼 특성)의 예다.
트랜지스터 특성은, 예를 들면, 전계 효과 이동도μ, 한계값전압(Vth), 온/오프비 및 S값으로서 표현될 수 있다.
전계 효과 이동도는, 선형영역이나 포화영역의 특성으로부터 결정할 수 있다.
전계 효과 이동도를 결정하는 일부의 방법들을 사용 가능하다. 예를 들면, 전계 효과 이동도는, √Id-Vg의 그래프의 기울기로부터 결정된다. 본 명세서에서는, 달리 언급되지 않는 한, 이 수법으로 평가한다.
한계값전압을 결정하는 일부의 방법이 사용 가능하다. 예를 들면, √Id-Vg의 그래프의 x절편으로부터 한계값전압Vth를 결정하는 방법을 언급할 수도 있다.
온/오프비는, 트랜스퍼 특성에 있어서의, 가장 큰 Id와, 가장 작은 Id의 값의 비로부터 구할 수 있다.
S값은, 트랜스퍼 특성의 결과에 의거하여 만들어진 Log(Id)-Vd의 그래프의 기울기의 역수로부터 결정될 수 있다.
트랜지스터 특성의 차이는, 상기에 한정되는 것이 아니고, 그 밖에도 각종 파라미터로 표현할 수 있다.
[예시]
(예시 1)
본 예시는, 채널층이 In-Si-0계의 아모퍼스 산화물인 도 3a에 나타내는 톱 게이트 형 TFT를 제작한 예다.
우선, 유리 기판(코닝사제 1737) 위에 채널층으로서 In-Si-0계 아모퍼스 산화물막을 형성한다.
본 예시에서는, 아르곤 가스와 산소 가스의 혼합 분위기중에서 고주파 스퍼터링법에 의해, In-Si-0계 아모퍼스 산화물막을 형성한다.
도 8에 나타나 있는 바와 같은 스퍼터링 성막장치를 사용하고 있다.
도 8은, 시료(51), 타겟(52), 진공펌프(53), 진공계(54), 기판유지부(55), 각각의 가스 도입계에 대하여 설치된 가스 유량제어부(56), 압력제어부(57) 및 성막실(58)이다.
진공펌프(53)는 성막실(58) 내부로부터 배기하기 위한 배기부로서의 역할을 한다. 기판유지부(55)는, 산화물막을 형성하는 기판을 성막실내에 유지한다. 고체재료원(타겟)(52)은, 기판유지부에 대해서 배치된다. 한층 더, 고체재료원으로부터 재료를 증발시키기 위한 에너지원(도면에 나타내지 않은 고주파전원)과, 성막실내에 가스를 공급하는 부가 설치된다.
가스 도입계는, 아르곤, 아르곤과 산소의 혼합 가스(Ar:02=95:5)의 2 계통을 포함한다. 각각의 가스유량을 독립적으로 제어 가능하게 하는 가스 유량제어부(56)와, 배기속도를 제어하기 위한 압력제어부(57)에 의해, 성막실내에 소정의 가스 분위기를 얻을 수 있다.
본 예시에서는, 타겟(재료원)으로서는, 2인치 사이즈의 In203과 Si02의 타겟을 사용하고, 동시 스퍼터링에 의해 In-Si-0막을 형성한다. 투입RF파워는, 각각 70W 및 65W이다. 성막시의 분위기는, 총압 0.4Pa이며, 그 때 가스유량비가 Ar:02=100:1이다. 성막 레이트는 12nm/min이다. 또한, 기판온도는 25℃이다. 계속해서, 대기중에서 280℃, 30분의 어닐링 처리를 실시한다.
그 얻어진 막에 대하여, 저각도의 입사 X선회절 측정(입사각 0.5도의 박막법)을 행했다. 명확한 회절 피크는 검출되지 않아, 제작한 In-Si-0계막은 아모퍼스인 것을 알았다.
한층 더, 타원편광 분광 측정을 행하여, 패턴의 해석을 행한다. 박막의 평균 자승 거칠기(Rrms)는 약 0.5nm이며, 그 막두께는 약 40nm인 것을 알았다. 형광 X선(XRF)분석의 결과로서, 박막의 금속조성비는 In:Si=8:2이었다.
또한, 전기전도도는 10-2S/cm정도이며, 전자 캐리어 농도는 4×1016/cm3, 전자 이동도는, 약 3cm2/V·초정도로 어림잡고 있다.
다음에, 포토리소그래피법과 리프트 오프법에 의해, 드레인 전극(14) 및 소스 전극(13)을 패터닝 형성했다. 각각의 전극재료는, Au와 Ti로 이루어진 적층막이며, 각각 두께 40nm와 5nm이다.
다음에, 상기 포토리소그래피법과 리프트 오프법에 의해, 게이트 절연층(12)을 패터닝 형성했다. 게이트 절연층은, Si02막을 스퍼터링법으로 형성하고, 그 두께는 150nm이다. 또, Si02막의 비유전률은 약 3.7이다.
한층 더, 상기 포토리소그래피법과 리프트 오프법에 의해, 게이트 전극(15)을 형성했다. 채널길이는 50㎛이고, 채널 폭은 200㎛이다. 전극재료는 Au이며, 두께는 30nm이다.
(TFT의 특성평가)
도 7a 및 7b는, 실온하에서 측정한 TFT의 전류-전압특성의 예를 나타낸다.
도 7a는 Id-Vd특성이며, 도 7b는 Id-Vg특성이다.
도 7a에 나타나 있는 바와 같이, 일정한 게이트 전압Vg을 인가하고, 드레인전압 Vd의 변화에 따르는 소스 대 드레인간 전류 Id의 드레인 전압Vd의존성을 측정한 결과, Vd=6V정도로 포화(핀치오프)했다.
이득특성을 조사한 바, Vd=6V를 인가했을 때에 게이트 전압VG의 한계값은 약 -0.5V인 것이 밝혀졌다. 또한, Vg=10V일 때에는, Id=1.0×10-4A정도의 전류가 흘렀다.
트랜지스터의 온/오프비는, 107이상이었다. 또한, 출력 특성으로부터 전계 효과 이동도를 산출하고, 포화영역에 있어서 약 5cm2(Vs)-1의 전계 효과 이동도를 얻었다.
본 예시에서는, 재현성이 좋은 TFT를 작성할 수 있고, 복수의 TFT를 작성했을 때의 특성 편차가 작았다.
이와 같이, 신규의 아모퍼스 산화물, 즉 In-Si-0를 채널층에 적용함으로써, 양호한 트랜지스터 특성을 실현할 수 있었다.
특히, In-Ga-Zn-0계와 비교하여, In-Si-0계가 구성 원소수가 적다고 하는 이점이 있다.
또한, 본 발명의 박막트랜지스터는, 실리콘이라고 하는 원재료 비용이 싼 원소를 이용한다. 이 때문에, 재료 비용의 저감이 가능하다. 게다가, 환경에의 부하가 작은 구성 원소로 박막트랜지스터를 실현할 수 있다.
또한, 마찬가지로, 게이트 절연층으로서 알루미나로 이루어진 박막을 사용한 TFT를 실험적으로 제작하고, 평가했다. 이동도는 약 1.5cm2(Vs)-1이었다.
이와 같이, In-Si-0 채널을 갖는 TFT에 대해서는, 실리콘을 주성분으로 하는 게이트 절연층을 사용하는 것이 바람직하다.
본 발명의 재료 비용이 낮고, 안정한 특성을 가진 전계 효과형 트랜지스터는, 유기발광 다이오드 디스플레이를 동작 회로에의 적용되는 것이 기대된다.
(예시 2)
본 예시는, In과 Si를 주성분으로서 함유하는 채널층을 사용한 박막트랜지스터에 있어서, In과 Si의 조성 의존성을 검토한 예다.
또한, 본 예시에서는, 채널층의 재료 조성 의존성을 검토하기 위해서, 성막에 조합법을 사용한다. 즉, 스퍼터링법에 의해 여러가지 조성을 갖는 산화물의 박막을 한번에 한 장의 기판 위에 제작하는 수법을 사용해서 실험적으로 검토한다. 그렇지만, 이 수법은, 그것을 검토하는데 반드시 사용할 필요는 없다. 소정의 조성을 갖는 재료원(타겟)을 준비해서 성막해도 좋다. 복수의 타겟의 각각에의 투입 파워를 제어함으로써, 원하는 조성의 박막을 형성해도 좋다.
In-Si-0막은, 3개의 음극을 갖는 스퍼터링 장치를 사용하여 형성되었다. 그 타겟들이 기판에 대해 경사 방향으로 배치되어 있으므로, 기판면 상의 막의 조성이 타겟으로부터의 거리의 차이에 따라 변화한다(즉, 기판에서의 위치). 이 결과, 기판면내에 2원이고 넓은 조성 분포를 갖는 박막을 얻을 수 있다. In-Si-0막의 막 제조에는, In203 타겟 2개와 Si02의 타겟 1개를 동시에 전원을 투입했다(스퍼터링했다).
In203 타겟과 Si02 타겟에 대한 투입RF파워는 각각 35W와 65W이다. 성막시의 분위기의 총압력이 0.35Pa이다. 그 때 가스유량비는, Ar:02=100:1이다. 기판온도는 25℃이다.
제작된 막의 물성은, 형광X선 분석, 타원편광 분광법, X선 회절 및 4탐침 측정에 의해 평가했다. 또한, 여러 가지 In-Si-0조성을 갖는 보텀 게이트 톱 콘택트형 TFT를 조합법에 의해 실험적으로 제작했다. 실온에서 디바이스 특성을 평가했다.
그 막두께를 타원편광 분광법에 의해 측정했다. 그 결과, 아모퍼스 산화물막의 두께는 약 50nm이었다.
X선 회절(XRD)측정에 의해, 제작한 In-Si-0막은, Si/(In+Si)이 0.05이상의 범위에 있어서 아모퍼스인 것을 확인했다.
한층 더, Si의 조성이 0.05보다 작은 막에 있어서는, 결정질 회절 피크가 관측되는 경우가 있었다. 이에 따라, In-Si-0막에 있어서 Si/(In+Si)을 0.05 이상으로 함으로써, 아모퍼스 박막을 얻을 수 있는 것을 알았다.
In-Si-0막의 시트저항을 4탐침법에 의해, 막 두께를 타원편광 분광법에 의해 측정하여, 그 막의 저항율을 구했다. In-Si조성비에 따라 저항율의 변화가 확인되었다. In-풍부 조성을 갖는 막들이 비교적 저저항을 나타내는 것을 알았다. Si-풍부 조성을 갖는 막들이 비교적 고저항을 나타내는 것을 알았다.
다음에, 성막분위기중의 산소유량을 변화시켜서 형성된 In-Si-0막의 저항율을 구하여, 산소유량이 증가함에 따라 In-Si-0막이 고저항화하고 있는 것을 알았다. 이것은, 산소결손의 감소와 그것에 따르는 전자 캐리어 밀도의 저하에 기인하는 것이라고 생각된다. 또한, TFT활성층에 적합한 저항치를 나타내는 조성 범위가 산소유량에 대해 변화하고 있는 것을 알았다.
저항율의 시간의 경과에 따른 변화의 결과는, 도 1에 도시되어 있다. In-Si-0계 박막에 관해, 넓은 조성 범위에 걸쳐, 저항율의 시간에 따른 변화가 관측되지 않았다. 한편, 같은 방법으로 제작한 In-Zn-0막과 In-Sn-0막은 시간의 경과에 따라 저항율이 감소하는 경향이 보여졌다. 이에 따라, 반 도전성 In-Si-0막은 환경안정성이 뛰어난 것을 알았다.
다음에, In-Si-0막을 n형 채널층으로 한 전계 효과형 트랜지스터(FET)의 특성 및 그 조성 의존성을 조사했다. 트랜지스터의 구성은, 도 3c에 나타낸 보텀 게이트형의 구성이다.
구체적으로는, 열산화막 첨부 Si기판 위에 In-Si-0조성 경사막을 막제조한 후, 패터닝 및 전극형성을 행하여, 조성이 다른 활성층을 갖는 많은 종류의 TFT를 한 장의 기판 위에 형성했다.
3인치 웨이퍼 위에 형성된 많은 수의 FET를 제작하고, 그 특성을 평가했다. 게이트 전극에 N+-Si, 절연막에 Si02 및 소스-드레인 전극에 Au/Ti를 사용한다.
채널폭 및 채널길이는, 각각 150㎛ 및 10㎛이다. FET 평가에 사용된 소스-드레인 전압은 6V이다.
TFT특성평가에 있어서, 전자 이동도는 게이트 전압(Vg)에 대한 √Id(Id:드레인 전류)의 기울기에 의해 구해지고, 전류 온/오프비는 Id-Vg 그래프에서 Id의 최대값과 Id의 최소값의 비에 의해 구해진다.
또한, Vg에 대해서 √Id를 플로트할 때, Vg축의 절편을 한계값전압이라고 한다. dVg/d(logId)의 최소값을 S값(전류를 1자리 상승시키는데 필요한 전압의 값)이라고 한다.
기판상의 여러가지의 위치의 TFT특성을 평가함으로써, In-Si조성비에 따른 TFT특성의 변화를 조사했다.
이것에 의해 밝혀진 것은, 기판상의 위치, 즉, In-Si조성비에 따라, TFT특성이 변화하는 것이다. 도 9는, 여러가지의 조성에 있어서의 Id-Vg특성을 나타내는 그래프다.
In-풍부 조성(예를 들면, A, B)에서는, 온 전류가 크지만, 오프 전류가 크고, 한계값이 부(negative)가 되는 것을 알았다.
한편, Si-풍부 영역(예를 들면, D, E)에서는, 오프 전류가 작지만, 온 전류도 작은 경향이었다. 온 한계값전압은 정(positive)의 값을 취하고, "노멀리 오프 특성"을 얻었다. 그러나, 온시의 드레인 전류가 작고, 전계 효과 이동도는 작다.
Si/(In+Si)이 0.23인 TFT C)일 경우에, 온/오프비가 여섯(6)자리수를 초과하는 비교적 양호한 특성을 얻는다.
상기 TFT를 300℃의 어닐링 처리를 실시하여서 특성을 개선한다.
도 10은, 어닐링 처리 후의 TFT특성(Id-Vg)을 나타내는 그래프다.
특성의 조성 의존성은, 어닐링이 행해지기 전과 같은 경향을 보이고 있다. 그렇지만, 양호한 특성을 나타내는 조성 범위가 확대되는 것을 안다.
예를 들면, b) Si/(In+Si)=0.18과 c)Si/(In+Si)=0.23의 조성비에 있어서, 양호한 특성을 나타낸다.
도 4는, 전계 효과 이동도의 In:Si조성 의존성을 나타낸다.
Si의 함유량을 적게 하는 것에 따라서, 전계 효과 이동도가 커지는 것을 안다. In과 Si의 비율, Si/(In+Si)이 0.3이하이고, 0.1cm2/Vsec이상의 전계 효과 이동도를 얻는다. 또한, Si/(In+Si)이 0.23이하이고, 1cm2/Vsec이상의 전계 효과 이동도를 얻는다.
도 5는, 한계값전압의 조성 의존성을 나타낸다. 한계값전압Vth가 OV이상(혹은 0V근방)의 값인 TFT는, 전기회로를 구성하기 쉽다. 도 5에 나타나 있는 바와 같이, Si/(In+Si)이 0.15이상인 한계값전압Vth가 정(혹은 0근방)의 값을 취하는 것이 바람직하다.
또한, 도 6은, S값의 조성 의존성을 나타낸다. 작은 S값은, Si/(In+Si)가 0.15와 0.30의 사이에서 얻어지는 것이 바람직한 것을 안다.
양호한 트랜지스터 특성이 구비된 TFT의 일례를 도 2에 나타낸다. 전자 이동도, 전류 온/오프비, 한계값 및 S값은 각각 이하와 같다. 즉, 3cm2(V·s)-1, 1×109, OV, 0.5V/dec이다.
또한, 도 2는, 같은 수법으로 실험적으로 검토된 In-Ga-0 TFT의 트랜스퍼 특성도 도시되어 있다. In-Si-0의 TFT가, In-Ga-0의 TFT와 비교하여, 트랜지스터의 상승(서브한계값) 특성이 뛰어나고, S값이 작은 것을 안다.
(예시 3)
본 예시는, 아모퍼스 In-Zn-Si-0 산화물반도체를 채널층에 적용한 예다.
또한, 본 예시는, 플라스틱 기판 위에 도 3b의 구성을 갖는 TFT를 제작하는 예다.
기판으로서, 폴리에틸렌 테레프탈레이트(PET)필름을 사용한다. 트랜지스터의 채널길이는 60㎛이다. 채널 폭은 180㎛이다.
우선, PET기판(10) 위에, 포토리소그래피법과 리프트 오프법에 의해, 게이트 전극(15)과, 게이트 절연층(12)을 패터닝 형성한다.
게이트 전극(15)은, 두께 50nm의 Ta막으로 이루어진다. 게이트 절연층은, SiOxNy막을 스퍼터링법에 의해 성막하고, 두께는 150nm이다. 또, SiOxNy막의 비유전률은 약 6이다.
다음에, 포토리소그래피법과 리프트 오프법에 의해, 트랜지스터의 채널층을 패터닝 형성했다. 그 채널층은, In-Zn-Si-0계의 아모퍼스 산화물(11a)로 이루어진다. 그 금속 조성은 In:Zn:Si=4:6:1이다.
상기의 In-Si-0계 아모퍼스 산화물막은, 아르곤 가스와 산소 가스의 혼합 분위기중에서 고주파 스퍼터링법에 의해 형성된다.
본 예시에서는, 3개의 타겟(재료원)을 사용해서 성막한다. 3개의 타겟은, 각각 2인치 사이즈의 In203, Si02 및 ZnO의 소결체다. 각각의 타겟으로의 투입RF파워를 제어함으로써, 원하는 In:Zn:Si조성비의 산화물박막을 얻을 수 있다. 그 분위기의 총압력은 0.5Pa이며, 그 때 가스유량비는 Ar:02=100:1이다. 또한, 기판온도는 25℃이다.
산화물막(11a, 11b)은, X선회절(입사각 0.5도를 사용한 박막법)에 있어서 명확한 회절 피크는 검출되지 않으므로, 아모퍼스 막이다. 아모퍼스 산화물막의 두께는 약 30nm이다.
또한, 광흡수 스펙트럼의 해석의 결과로서, 그 제작한 아모퍼스 산화물막의 광학 밴드갭은, 약 3eV이며, 가시광에 대해서 투명하다.
또한, In203:Sn으로 이루어진 투명도전막이라고 하는 소스 전극 및 드레인 전극을 형성한다. 그 두께는 100nm이다.
(TFT의 특성평가)
PET필름 위에 형성한 TFT는 실온에서 측정한다. 트랜지스터의 온/오프비는, 109이상이다. 또한, 전계 효과 이동도를 산출하여, 약 7cm2(Vs)-1인 것을 알았다.
또한, 본 실시예의 In-Zn-Si를 채널로서 적용한 박막트랜지스터는, 높은 성능을 갖고, 환경에 대한 안정성이 높다.
본 발명을 예시적 실시예들을 참조하여 기재하였지만, 본 발명은 상기 개시된 예시적 실시예들에 한정되지 않는다는 것을 알 것이다. 아래의 청구항의 범위는, 모든 변형, 동등한 구조 및 기능을 포함하도록 아주 넓게 해석해야 한다.
본 출원은 2007년 9월 5일에 출원된 일본특허출원 제2007-230381호와, 2008년 6월 4일에 출원된 제2008-146890호의 이점을 청구하고, 여기서는 이것들이 전체적으로 참고로 포함된다.

Claims (7)

  1. 게이트 전극과, 소스 전극과, 드레인 전극과, 채널층을 구비하여, 상기 게이트 전극에 전압을 인가해서, 상기 소스 전극과 상기 드레인 전극의 사이에 흐르는 전류를 제어하는 전계 효과형 트랜지스터에 있어서,
    상기 채널층은, In과 Si를 함유하고, Si/(In+Si)로 나타낸 조성비가 0.05이상 0.40이하인 아모퍼스 산화물로 구성된 것을 특징으로 하는 전계 효과형 트랜지스터.
  2. 제 1 항에 있어서,
    상기 Si/(In+Si)로 나타낸 조성비가, 0.15이상 0.30이하인 것을 특징으로 하는 전계 효과형 트랜지스터.
  3. 제 2 항에 있어서,
    상기 Si/(In+Si)로 나타낸 조성비가, 0.15이상 0.23이하인 것을 특징으로 하는 전계 효과형 트랜지스터.
  4. 게이트 전극과, 소스 전극과, 드레인 전극과, 채널층을 구비하여, 상기 게이트 전극에 전압을 인가해서, 상기 소스 전극과 상기 드레인 전극의 사이에 흐르는 전류를 제어하는 전계 효과형 트랜지스터에 있어서,
    상기 채널층은, In, Zn 및 Si를 함유하고, Si/(In+Zn+Si)로 나타낸 Si의 조성비가 0.05이상 0.40이하인 산화물재료로 구성된 것을 특징으로 하는 전계 효과형 트랜지스터.
  5. 게이트 전극과, 소스 전극과, 드레인 전극과, 채널층과, 상기 채널층에 접한 게이트 절연층을 구비하여, 상기 게이트 전극에 전압을 인가해서, 상기 소스 전극과 상기 드레인 전극의 사이에 흐르는 전류를 제어하는 전계 효과형 트랜지스터에 있어서,
    상기 채널층은, In과 Si를 함유하고, Si/(In+Si)로 나타낸 조성비가 0.05이상 0.40이하인 산화물재료로 구성되고, 상기 게이트 절연층이 Si를 함유하는 산화물 또는 질화물로 구성된 것을 특징으로 하는 전계 효과형 트랜지스터.
  6. 제 5 항에 있어서,
    상기 게이트 절연층은 산화실리콘으로 구성된 것을 특징으로 하는 전계 효과형 트랜지스터.
  7. 제 6 항에 있어서,
    상기 채널층 및 상기 게이트 절연층은, 스퍼터링법을 이용한 성막에 의해 형성되는 것을 특징으로 하는 전계 효과형 트랜지스터.
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