KR20100061459A - Ｐｗｍ 신호생성장치 및 이 ｐｗｍ 신호생성장치를 구비한 인버터 장치 - Google Patents

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요시토 오타
켄지 히라타
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가부시키가이샤 다이헨
고쿠리츠 다이가쿠 호진 교토 다이가쿠
고쿠리츠다이가쿠호진 나가오카기쥬츠가가쿠다이가쿠
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Abstract

본 발명의 PWM 신호생성장치는, 제1 온 시간 연산부(401)가 산출한 제1 온 시간(ΔT1)을 온 기간으로 하는 제1 펄스파형과, 제1 온 시간(ΔT1)의 연산 개시로부터 미리 설정된 지연시간이 경과했을 때에 제2 온 시간 연산부(402)가 산출한 제2 온 시간(ΔT2)을 온 기간으로 하는 제2 펄스파형을 생성한다. 또한, 생성된 제1 펄스파형과 제2 펄스파형으로부터 합성된 합성 펄스에 의거해서, 펄스신호 생성부(413)에 PWM 신호를 생성시켜, 합성 펄스파형의 종료 시 제1 온 시간 연산부(401)에 제1 온 시간(ΔT1)을 산출시킨다.

Description

ＰＷＭ 신호생성장치 및 이 ＰＷＭ 신호생성장치를 구비한 인버터 장치{PWM SIGNAL GENERATOR, AND INVERTER EQUIPPED WITH THIS PWM SIGNAL GENERATOR}
본 발명은, 펄스파형을 생성하는 PWM(Pulse Width Modulation: 펄스 폭 변조) 신호생성장치 및 이 PWM 신호생성장치를 구비한 인버터 장치에 관한 것이다.
종래, 연료전지나 태양 전지 등에 의해서 생성되는 직류전력을 상용전력계통에 연계시켜서 전력을 공급하는 계통연계 인버터 장치가 개발되어 있다. 이 계통연계 인버터 장치에 있어서, 스위칭 소자의 스위칭 횟수를 저감시킴으로써 스위칭 손실을 저감시키는 기술이 제안되어 있다.
예를 들어, 일본국 공개특허 평11-53042호 공보에는, 인버터 출력 전력(Pout)이 정격치(Pr)의 30%∼80%의 범위 외에서는 스위칭 소자의 온·오프(ON·OFF) 동작을 제어하는 PWM 신호를 생성하기 위한 삼각파의 주파수를 20㎑로 하고, 인버터 출력 전력(Pout)이 정격치(Pr)의 30%∼80%의 범위(이하, 「실제 사용 영역」이라 칭함)에서는 삼각파의 주파수를 그것보다도 낮은 주파수(예를 들어, 15㎑)로 전환시킴으로써, 실제 사용 영역에 있어서의 스위칭 소자의 스위칭 횟수를 저감시켜, 스위칭 손실을 저감시키는 기술이 기재되어 있다.
또, 일본국 공개특허 평11-53042호 공보에 기재된 방법보다도 스위칭 소자의 스위칭 횟수를 보다 저감시키는 것이 가능한 방법으로서, 히스테리시스 방식에 의한 전류제어법이라 불리는 방법이 알려져 있다.
히스테리시스 방식에 의한 전류제어법이란, 도 15에 나타낸 방법에 의해서 PWM 신호를 생성하고, 이 PWM 신호에 의해서 스위칭 소자의 온·오프를 제어하는 것이다.
도 15에 있어서, 실선의 곡선(A)은 출력 전류의 기본파 성분의 제어 목표치의 파형을 나타내고, 점선으로 표시된 곡선(AU), (AD)은 각각 출력 전류의 기본파 성분이 변동한 경우의 허용범위의 상한과 하한의 파형을 나타내고 있다. 또, 일점쇄선으로 표시된 꺾인 선(B)은 인버터 장치로부터 출력되는 전류치의 파형이다.
히스테리시스 방식에 의한 전류제어법에서는, 인버터 장치로부터 출력되는 전류치가 허용범위(ΔI)의 상한치(Iup)까지 상승하면, PWM 신호의 레벨이 직류전력의 인버터에의 공급을 정지시키도록 스위칭 소자를 제어하는 레벨(도 15에서는 「로 레벨」(low level)로 표시)로 전환되고, 인버터 장치로부터 출력되는 전류치가 허용범위(ΔI)의 하한치(Idown)까지 하강하면, PWM 신호의 레벨이 인버터에 직류전력을 공급하도록 스위칭 소자를 제어하는 레벨(도 15에서는 「하이 레벨」(high level)로 표시)로 전환된다.
특허문헌 1: 일본국 공개특허 평11-53042호 공보.
계통연계 인버터 장치에는, 계통에 연계시키기 위한 가이드 라인이 마련되어 있다. 예를 들어, 출력 전류에 대해서, 기본파 성분(칸사이(關西) 지역에서는 60㎐, 칸토(關東) 지역에서는 50㎐)의 실효치를 소정의 허용범위 내에 유지하는 것이나, 5차, 7차, 13차의 고조파 성분을 각각 1% 이내, 총합해서 3% 이내로 억제하는 것이 요구되고 있다.
인버터 장치의 성능에 대해서는, 일반적으로 출력의 고정밀도화, 고속응답성, 고효율 등이 요구된다. 계통연계 인버터 장치는 계통에의 전력공급을 주목적으로 하므로, 모터 제어용의 인버터 장치와는 달리, 고효율화의 요구가 출력의 고정밀도화나 고속응답성보다도 우선시되고 있다. 따라서, 계통연계 인버터 장치에 있어서는, 상기의 가이드 라인을 충족시키는 것을 조건으로, 가능한 한 스위칭 횟수를 저감시켜 고효율화를 도모하는 것이 요망된다.
히스테리시스 방식에 의한 전류제어법은, 계통연계 인버터 장치로부터 출력되는 전류치가 제어 목표치의 허용범위(ΔI) 내(예를 들어, 제어 목표치±3% 내)에서 가능한 한 스위칭 소자의 스위칭 주파수를 저하시켜, 스위칭 손실을 저감시키는 방법이므로, 가이드 라인을 충족시키는 것을 조건으로 하는 고효율화의 관점에서 보면, 일본국 공개특허 평11-53042호 공보에 기재된 방법보다도 계통연계 인버터 장치에 적합한 PWM 신호생성방법이라고 할 수 있다.
그러나, 히스테리시스 방식에 의한 전류제어법에는, 이하와 같은 문제가 있다.
(1) 계통연계 인버터 장치로부터 실제로 출력되는 교류 전류가 허용범위를 일탈하는지의 여부를 항상 감시하기 위한 회로를 필요로 한다.
(2) 계통연계 인버터 장치로부터 실제로 출력되는 교류 전류가 허용범위를 일탈하는지의 여부에 의해서 PWM 신호의 패턴을 생성하는 구성을, 디지털 제어계 에 의해서 구성하는 것이 곤란하다. 이 때문에, 디지털 제어계의 설계에 있어서의 고범용성, 고유연성이라고 하는 이점을 살릴 수 없다.
본 발명은, 전술한 사정에 의거해서 안출해낸 것으로, 히스테리시스 방식의 전류제어법의 결점을 해소하고, 또한, 디지털화된 제어계에 의해 주기를 길게 한 PWM 신호를 생성하는 PWM 신호생성장치 및 이 PWM 신호생성장치를 구비한 인버터 장치를 제공하는 것을 목적으로 한다.
상기 과제를 해결하기 위해서, 본 발명에서는, 이하의 기술적 수단을 강구하고 있다.
본 발명의 제1 측면에 의해서 제공되는 PWM 신호생성장치는, 제1 펄스파형을 생성하는 제1 펄스파형 생성수단과, 상기 제1 펄스파형의 생성 개시 시로부터 미리 설정된 지연시간이 경과했을 때에, 제2 펄스파형을 생성하는 제2 펄스파형 생성수단과, 상기 제1 펄스파형 생성수단에 의해 생성된 상기 제1 펄스파형과 상기 제2 펄스파형 생성수단에 의해 생성된 상기 제2 펄스파형을 합성한 합성 펄스파형에 의거해서 PWM 신호를 생성하는 PWM 신호 생성수단을 구비하고, 상기 제1 펄스파형 생성수단은, 상기 합성 펄스파형의 종료 시 다음의 제1 펄스파형을 생성한다.
이 구성에 의하면, 상기 제1 펄스파형 생성수단이 생성하는 제1 펄스파형보다 주기가 긴 합성 펄스파형이 생성되므로, 주기가 긴 PWM 신호를 생성할 수 있다.
본 발명의 바람직한 실시형태에 있어서는, 상기 제1 펄스파형은, 미리 설정된 제1 펄스 주기를 지니고, 그 제1 펄스 주기 내의 중간 부분에서 하이 레벨로 되며, 양단 부분에서 로 레벨로 되는 파형이고, 상기 제2 펄스파형은, 미리 설정된 제2 펄스 주기를 지니고, 그 제2 펄스 주기 내의 앞쪽 부분에서 하이 레벨로 되며, 뒤쪽 부분에서 로 레벨로 되는 파형이고, 상기 합성 펄스파형은, 상기 제1 펄스파형의 하이 레벨 기간에 상기 제2 펄스파형을 접속한 해당 제1 펄스파형과 같은 타입의 파형이다.
본 발명의 바람직한 실시형태에 있어서는, 상기 제1 펄스 주기와 상기 제2 펄스 주기가 동일하다.
본 발명의 바람직한 실시형태에 있어서는, 상기 제1 펄스파형의 하이 레벨 기간은 상기 제1 펄스 주기의 중앙에 배치되어 있다.
본 발명의 바람직한 실시형태에 있어서는, 상기 지연시간은, 상기 제1 펄스파형 생성수단에 의해 생성되는 상기 제1 펄스파형이 하이 레벨로 되고 있는 기간에 상기 제2 펄스파형의 생성을 개시한다고 하는 조건을 충족시키는 시간이다.
본 발명의 바람직한 실시형태에 있어서는, 상기 지연시간은 상기 제1 펄스 주기의 1/2의 시간이다.
본 발명의 바람직한 실시형태에 있어서는, 상기 제1 펄스파형 생성수단은, 상기 제1 펄스 주기의 개시 시, 상기 제1 펄스파형이 하이 레벨로 되어야 할 제1 온(ON) 시간을 연산하는 제1 온 시간 연산 수단과, 상기 제1 온 시간과 상기 제1 펄스 주기에 있어서의 상기 하이 레벨의 위치에 의거해서, 상기 제1 펄스 주기에 있어서 상기 제1 펄스파형의 레벨이 로 레벨로부터 하이 레벨로 반전하는 제1 반전 타이밍을 결정하는 제1 반전 타이밍 결정수단을 구비하고, 상기 제2 펄스파형 생성수단은, 상기 제1 펄스 주기의 개시로부터 상기 지연시간이 경과했을 때에, 상기 제2 펄스파형이 하이 레벨로 되어야 할 제2 온 시간을 연산하는 제2 온 시간 연산 수단과, 상기 제2 온 시간에 의거해서, 상기 제2 온 시간이 연산된 제2 펄스 주기에 있어서 상기 제2 펄스파형의 레벨이 하이 레벨로부터 로 레벨로 반전하는 제2 반전 타이밍을 결정하는 제2 반전 타이밍 결정수단을 구비하며, 상기 PWM 신호 생성수단은, 상기 제1 펄스 주기의 개시 시를 기준으로 한 상기 제1 및 제2 반전 타이밍을 검출하는 반전 타이밍 검출수단과, 상기 제1 펄스 주기의 개시 시에는 출력 레벨을 로 레벨로 하고, 그 후에 상기 제1 반전 타이밍이 검출되면 상기 출력 레벨을 하이 레벨로 반전시키며, 그 후에 상기 제2 반전 타이밍이 검출되면 상기 출력 레벨을 로 레벨로 반전시키고, 상기 제1 펄스파형과 상기 제2 펄스파형을 합성한 펄스신호를 생성하여, 상기 PWM 신호의 각 펄스로서 출력하는 PWM 신호 출력수단을 구비하고 있다.
본 발명의 바람직한 실시형태에 있어서는, 상기 제1 반전 타이밍 결정수단은, 상기 제1 온 시간이 연산될 때마다, 상기 제1 펄스 주기에 있어서의 상기 하이 레벨의 중심의 위치까지의 시간으로부터 그 연산된 제1 온 시간의 1/2의 시간을 뺀 나머지 시간이 상기 제1 온 시간의 연산 개시 시로부터 경과했을 때를 상기 제1 반전 타이밍으로서 결정하고, 상기 제2 반전 타이밍 결정수단은, 상기 제2 온 시간이 연산될 때마다, 상기 제2 온 시간의 연산 개시 시로부터 연산된 제2 온 시간이 경과했을 때를 상기 제2 반전 타이밍으로서 결정한다.
본 발명의 바람직한 실시형태에 있어서는, 상기 제1 펄스파형의 주기가 종료할 때마다, 상기 제2 펄스파형의 레벨이 하이 레벨인지의 여부를 판별하는 판별 수단과, 상기 제1 펄스파형의 주기의 종료 시 상기 제2 펄스파형의 레벨이 하이 레벨인 경우에 한해서, 상기 제1 펄스파형의 주기의 종료 시 상기 제2 펄스파형 생성수단에 재차 제2 펄스파형을 생성시키는 펄스파형 재생성수단을 추가로 구비하고, 상기 PWM 신호 생성수단은, 상기 제1 펄스파형에 상기 생성된 제2 펄스파형과 상기 재차 생성된 제2 펄스파형을 합성한 합성 펄스파형에 의거해서 PWM 신호를 생성한다.
본 발명의 바람직한 실시형태에 있어서는, 상기 펄스파형 재생성수단에 의해 재차 상기 제2 펄스파형의 생성이 행해진 경우, 앞서 생성된 제2 펄스파형의 주기의 종료 시 재차 생성된 제2 펄스파형의 레벨이 하이 레벨인지의 여부를 판별하는 제2 판별 수단을 추가로 구비하고, 상기 펄스파형 재생성수단은, 상기 앞서 생성된 제2 펄스파형의 주기의 종료 시 상기 재차 생성된 제2 펄스파형의 레벨이 로 레벨로 될 때까지, 상기 앞서 생성된 제2 펄스파형의 주기의 종료 시 상기 제2 펄스파형 생성수단에 재차 제2 펄스파형을 생성시키는 동작을 반복하며, 상기 PWM 신호 생성수단은, 상기 제1 펄스파형에 상기 생성된 제2 펄스파형과 상기 재차 생성된 1 또는 2 이상의 제2 펄스파형을 합성한 합성 펄스파형에 의거해서 PWM 신호를 생성한다.
본 발명의 바람직한 실시형태에 있어서는, 상기 제1 펄스파형 생성수단은, 상기 제1 펄스 주기의 개시 시, 상기 제1 펄스파형이 하이 레벨로 되어야 할 제1 온 시간을 연산하는 제1 온 시간 연산 수단과, 상기 제1 온 시간과 상기 제1 펄스 주기에 있어서의 상기 하이 레벨의 위치에 의거해서, 상기 제1 펄스 주기에 있어서 상기 제1 펄스파형의 레벨이 로 레벨로부터 하이 레벨로 반전하는 제1 반전 타이밍을 결정하는 제1 반전 타이밍 결정수단을 구비하고, 상기 제2 펄스파형 생성수단은, 상기 제1 펄스 주기의 개시로부터 상기 지연시간이 경과했을 때와, 상기 펄스파형 재생성수단에 의해 상기 제2 펄스파형의 생성이 재차 행해질 경우에는, 상기 제1 펄스 주기의 종료 시 및 앞서 생성된 제2 펄스파형의 주기가 종료했을 때에, 상기 제2 펄스파형이 하이 레벨로 되어야 할 제2 온 시간을 연산하는 제2 온 시간 연산 수단과, 상기 제2 온 시간 연산 수단에 의해 최후에 연산된 제2 온 시간에 의거해서, 상기 제2 온 시간이 연산된 제2 펄스 주기에 있어서 상기 제2 펄스파형의 레벨이 하이 레벨로부터 로 레벨로 반전하는 제2 반전 타이밍을 결정하는 제2 반전 타이밍 결정수단을 구비하며, 상기 PWM 신호 생성수단은, 상기 제1 펄스 주기의 개시 시를 기준으로 한 상기 제1 및 제2 반전 타이밍을 검출하는 반전 타이밍 검출수단과, 상기 제1 펄스 주기의 개시 시에는 출력 레벨을 로 레벨로 하고, 그 후에 상기 제1 반전 타이밍이 검출되면 상기 출력 레벨을 하이 레벨로 반전시켜, 생성된 1 또는 2 이상의 상기 제2 펄스파형에 의거해서 상기 출력 레벨을 하이 레벨로 유지하며, 그 후에 상기 제2 반전 타이밍이 검출되면 상기 출력 레벨을 로 레벨로 반전시키고, 상기 제1 펄스파형과 1 또는 2 이상의 상기 제2 펄스파형을 합성한 펄스신호를 생성하여, 상기 PWM 신호의 각 펄스로서 출력하는 PWM 신호 출력수단을 구비하고 있다.
본 발명의 바람직한 실시형태에 있어서는, 상기 제1 반전 타이밍 결정수단은, 상기 제1 온 시간이 연산될 때마다, 상기 제1 펄스 주기에 있어서의 상기 하이 레벨의 중심의 위치까지의 시간으로부터 그 연산된 제1 온 시간의 1/2의 시간을 뺀 나머지 시간이 상기 제1 온 시간의 연산 개시 시로부터 경과했을 때를 상기 제1 반전 타이밍으로서 결정하고, 상기 제2 반전 타이밍 결정수단은, 최후의 제2 온 시간의 연산 개시 시로부터 상기 최후에 연산된 제2 온 시간이 경과했을 때를 상기 제2 반전 타이밍으로서 결정한다.
본 발명의 바람직한 실시형태에 있어서는, 상기 제1 온 시간 연산 수단은, 제어 대상에 입력되는 상태변수가 상기 제1 펄스파형인 상태방정식으로부터 도출되는 상기 제1 펄스파형의 제1 온 시간을 입력 변수로 한 제1 상태방정식의 해를 구하는 제1 연산식을 이용해서, 상기 제1 온 시간을 연산하고, 상기 제2 온 시간 연산 수단은, 상기 제어 대상에 입력되는 상기 상태변수가 상기 제2 펄스파형인 상태방정식으로부터 도출되는 상기 제2 펄스파형의 제2 온 시간을 입력 변수로 한 제2 상태방정식의 해를 구하는 제2 연산식을 이용해서, 상기 제2 온 시간을 연산한다.
본 발명의 제2 측면에 의해서 제공되는 인버터 장치는, 직류전압을 출력하는 직류전원과, 상기 직류전원으로부터 출력되는 직류전압을 교류전압으로 역변환시키기 위한, 복수의 스위칭 소자를 브리지 접속해서 이루어진 브리지 회로와, 상기 복수의 스위칭 소자의 온·오프 동작을 제어함으로써 상기 브리지 회로의 역변환동작을 제어하는 제어회로와, 상기 브리지 회로로부터 출력되는 교류전압에 포함되는 스위칭 노이즈를 제거하는 필터 회로와, 상기 필터 회로로부터 출력되는 교류전압을 변성시켜 부하에 출력하는 변압기를 구비한 인버터 장치로서, 상기 제어회로는, 청구항 제1항에 기재된 PWM 신호생성장치를 구비하고, 상기 PWM 신호생성장치가 생성하는 PWM 신호에 의해 상기 복수의 스위칭 소자의 온·오프 동작을 제어하는 것을 특징으로 한다.
본 발명의 바람직한 실시형태에 있어서는, 상기 직류전원은 태양 전지로 이루어진 동시에, 상기 브리지 회로는 3상 브리지 회로로 이루어지고, 상기 변압기로부터 출력되는 교류전압은 상용전력계통에 연계시켜서 출력되는 3상 교류전압이다.
도 1은 본 발명에 따른 단상의 인버터 장치의 일 실시예의 회로 구성을 도시한 도면;
도 2는 인버터 제어부에서 생성되는 PWM 신호의 생성방법을 설명하기 위한 도면;
도 3은 PWM 신호의 생성에 있어서 사용되는 2종류의 펄스파형을 설명하기 위한 도면;
도 4는 인버터 출력 전압을 나타낸 펄스 전압을 설명하기 위한 도면;
도 5는 간략화한 인버터 장치의 모델을 나타낸 회로도;
도 6은 인버터 제어부의 PWM 신호 생성 기능을 나타낸 블록도;
도 7은 전환부의 기능을 설명하기 위한 도면;
도 8은 인버터 제어부에 있어서의 PWM 신호의 생성 순서를 나타낸 순서도;
도 9는 제2실시예의 출력 펄스파형을 설명하기 위한 도면;
도 10은 제3실시예의 출력 펄스파형을 설명하기 위한 도면;
도 11은 제4실시예의 출력 펄스파형을 설명하기 위한 도면;
도 12는 본 발명에 따른 3상 인버터 장치의 일 실시형태의 회로 구성을 도시한 도면;
도 13은 종래의 3상 인버터 장치의 PWM 신호 생성부의 기본 구성을 나타낸 블록도;
도 14는 본 발명에 따른 3상 인버터 장치의 PWM 신호 생성부의 기본 구성을 나타낸 블록도;
도 15는 히스테리시스 방식에 의한 전류제어법을 설명하기 위한 도면.
이하, 본 발명의 바람직한 실시예를, 도면을 참조해서 구체적으로 설명한다.
도 1은 본 발명에 따른 인버터 장치의 일 실시예의 회로 구성을 나타낸 도면이다. 동 도면에 나타낸 인버터 장치(1)는, 직류전력을 상용전력계통에 연계시켜서 전력을 공급하는 단상의 계통연계 인버터 장치이다.
인버터 장치(1)는, 직류전력을 출력하는 직류전원(2), 이 직류전원(2)으로부터 출력되는 직류전력을 교류전력으로 변환하는 인버터 회로(3), 이 인버터 회로(3) 내의 스위칭 소자(TR1)∼(TR4)의 온·오프 동작을 제어하는 인버터 제어부(4), 이 인버터 회로(3)로부터 출력되는 교류전압에 포함되는 스위칭 노이즈를 제거하는 필터 회로(5), 이 필터 회로(5)로부터 출력되는 교류전압을 계통전압에 맞춰서 계통(9)(인버터 장치(1)에 대한 부하에 상당)에 출력하기 위한 변압기(6) 및 이 변압기(6)로부터 출력되는 전류(이하, 「출력 전류」라 칭함)를 검출하는 출력 전류 검출기(7) 및 계통(9)(인버터 장치(1)에 대한 부하에 상당)의 전압을 검출하는 계통전압 검출기(8)를 포함하고 있다.
인버터 장치(1)는, 인버터 제어부(4)가 인버터 회로(3)로부터의 발생 전압을 제어함으로써, 출력 전류를 계통에 연계시키기 위한 목표 전류로 제어하고 있다. 인버터 제어부(4)는, 출력 전류 및 목표 전류를 출력 전압 및 목표 전압으로 변환하고, 이들을 이용한 소정의 연산에 의해 생성한 신호를 이용해서, 인버터 회로(3)로부터의 발생 전압을 제어한다. 본 발명은, 인버터 제어부(4)에서의 출력 전압 및 목표 전압을 이용한 연산에 특징이 있으므로, 이하의 설명에서는, 출력 전류 및 목표 전류를 출력 전압 및 목표 전압으로 변환하는 처리는 설명을 간단하게 하기 위해서 생략하고 있다.
직류전원(2)은, 태양광 에너지를 전기 에너지로 변환하는 태양광 전지(211)를 포함하고 있다. 또한, 태양광 전지(211)의 출력 라인에 설치된 다이오드(D1)는, 인버터 회로(3) 측에서부터 태양광 전지(211)로 전류가 역류하는 것을 방지하기 위한 것이다.
인버터 회로(3)는, 전압제어형 인버터 회로로 구성되어 있다. 즉, 인버터 회로(3)는, 4개의 스위칭 소자(TR1)∼(TR4)가 브리지 접속된 것이다. 각 스위칭 소자(TR1), (TR2), (TR3), (TR4)에는 각각 귀환 다이오드(D2), (D3), (D4), (D5)가 병렬로 접속되어 있다. 스위칭 소자로서는, 예를 들어, 바이폴라 트랜지스터, 전계 효과형 트랜지스터, 사이리스터(thyristor) 등의 반도체 스위칭 소자가 이용되고, 도 1은 트랜지스터를 이용한 예를 나타내고 있다.
스위칭 소자(TR1)와 스위칭 소자(TR2)의 직렬접속과, 스위칭 소자(TR3)와 스위칭 소자(TR4)의 직렬접속의 양단에 직류전원(2)으로부터 출력되는 직류전압(Vdc)이 공급되어, 스위칭 소자(TR1)와 스위칭 소자(TR2)의 접속점(a)과, 스위칭 소자(TR3)와 스위칭 소자(TR4)의 접속점(b)으로부터 인버터 회로(3)에 의해서 변환된 교류전압이 출력된다.
4개의 스위칭 소자(TR1)∼(TR4)는, 인버터 제어부(4)로부터 출력되는 PWM 신호에 의해 각각 온·오프 동작이 제어된다. 구체적으로는, 인버터 제어부(4)로부터는 상호 위상이 반전된 2개의 PWM 신호를 1조로 해서, 펄스폭이 다른 2조의 PWM 신호가 출력된다. 한쪽 조의 PWM 신호를 (S11), (S12)라 하고, 다른 쪽 조의 PWM 신호를 (S21), (S22)라 하면, PWM 신호(S11), (S12)는 각각 스위칭 소자(TR1)와 스위칭 소자(TR2)의 제어 단자(도 1에서는, 트랜지스터의 베이스)에 입력되고, PWM 신호(S21), (S22)는 각각 스위칭 소자(TR3)와 스위칭 소자(TR4)의 제어 단자(도 1에서는, 트랜지스터의 베이스)에 입력된다.
스위칭 소자(TR1)∼(TR4)의 온(ON) 상태를 「도통 상태」라 하고, 오프(OFF) 상태를 「차단 상태」라 하면, 인버터 회로(3)의 스위칭 소자(TR1) 및 스위칭 소자(TR2)의 직렬접속(이하, 이 회로 부분을 「제1암」(arm)이라 칭함)은, 동작 상태에 있어서, (TR1, TR2) = (ON, OFF)인 상태와 (TR1, TR2) = (OFF, ON)인 상태가 교대로 반복된다. 도 1의 브리지 접속으로부터 명백한 바와 같이, (TR1, TR2) = (ON, OFF)인 상태는, 태양광 전지(211)로부터 직류전력을 인버터 회로(3)에 공급하는 회로 상태이며, (TR1, TR2) = (OFF, ON)인 상태는, 그 직류전력을 인버터 회로(3)에 공급하는 것을 차단하는 회로 상태이다.
마찬가지로, 스위칭 소자(TR3) 및 스위칭 소자(TR4)의 직렬접속(이하, 이 회로 부분을 「제2암」이라 칭함)도, 동작 상태에 있어서, (TR3, TR4) = (ON, OFF)인 상태와 (TR3, TR4) = (OFF, ON)인 상태가 교대로 반복된다. (TR3, TR4) = (ON, OFF)인 상태는, 태양광 전지(211)로부터 직류전력을 인버터 회로(3)에 공급하는 회로 상태이며, (TR3, TR4) = (OFF, ON)인 상태는, 그 직류전력을 인버터 회로(3)에 공급하는 것을 차단하는 회로 상태이다.
또한, PWM 신호(S11), (S12)와 PWM 신호(S21), (S22)는, 주기는 변화되지만, 그 주기는 서로 동기해서 변화되고, 듀티비만이 서로 다르다. 예를 들어, 어떤 주기에 있어서, PWM 신호(S11), (S12)의 듀티비가 PWM 신호(S21), (S22)의 듀티비보다도 클 경우(PWM 신호(S11)의 ON 기간이 PWM 신호(S21)의 ON 기간보다도 길 경우)에는, (TR1, TR2) = (ON, OFF)인 회로 상태가 (TR3, TR4) = (ON, OFF)인 회로 상태보다도 길어지므로, 스위칭 소자(TR1)와 스위칭 소자(TR2)의 접속점(a)의 전압(Va)은 스위칭 소자(TR3)와 스위칭 소자(TR4)의 접속점(b)의 전압(Vb)보다도 높아지고, 예를 들어, 접속점(b)을 전압의 기준점(0V)이라 하면, 인버터 회로(3)로부터는 (Va-Vb)(> 0)의 전압이 출력되게 된다.
한편, 반대로, PWM 신호(S11), (S12)의 듀티비가 PWM 신호(S21), (S22)의 듀티비보다도 작을 경우에는, (TR1, TR2) = (ON, OFF)인 회로 상태가 (TR3, TR4) = (ON, OFF)인 회로 상태보다도 짧아지므로, 접속점(a)의 전압(Va)은 접속점(b)의 전압(Vb)보다도 낮아져, 인버터 회로(3)로부터는 (Va-Vb)(< 0)의 전압이 출력되게 된다.
그리고, PWM 신호(S11), (S12)의 듀티비와 PWM 신호(S21), (S22)의 듀티비는 주기마다 연속적으로 변화되므로, 이것에 의해 인버터 회로(3)로부터 출력되어, 필터 회로(5)를 통과한 전압(vout)은 정현파 형상으로 변화되게 된다.
인버터 제어부(4)는, 전술한 바와 같이, 제1암 및 제2암에 대응해서 2개의 PWM 신호 생성부(41), (42)를 구비하고, 이들 PWM 신호 생성부(41), (42)에서 4개의 PWM 신호(S11), (S12), (S21), (S22)를 생성하고, 이들 PWM 신호(S11), (S12), (S21), (S22)에 의해서 인버터 회로(3)의 직류-교류 변환 동작을 제어한다. 인버터 제어부(4)는, 주로 마이크로컴퓨터에 의해서 구성되어 있다. 인버터 제어부(4)는, 출력 전류 검출기(7)에 의해 입력되는 출력 전류로부터 변환된 출력 전압의 데이터를 이용해서, 미리 설정된 프로그램에 의해 소정의 연산 처리를 실행함으로써 PWM 신호(S11), (S21)의 온 타이밍과 오프 타이밍을 산출하고, 이 산출 결과에 의거해서 실시간에 레벨을 하이 레벨과 로 레벨로 전환시킴으로써 PWM 신호(S11), (S21)를 생성한다. 또, 인버터 제어부(4)는, 이들 PWM 신호(S11), (S21)의 위상을 반전시켜 PWM 신호(S12), (S22)를 생성한다. PWM 신호(S11) 또는 PWM 신호(S21)의 생성방법에 대해서는 후술한다.
필터 회로(5)는, 2개의 인덕터(LF1), (LF2)를 1쌍의 출력 라인의 각각에 직렬접속하고, 출력측에 커패시터(CF)를 병렬접속해서 이루어진 저역 통과 필터(low-pass filter)로 구성되어 있다. 도 1에서는, 필터 회로(5)를 평형 회로로 나타내고 있으므로, 동일한 인덕터(LF1), (LF2)가 각각 1쌍의 출력 라인에 각각 직렬접속된 구성으로 되어 있지만, 불평형 회로로 나타낸 경우에는, 인덕터(LF)(=LF1 + LF2)와 커패시터(CF)를 역L자형으로 접속한 회로로 된다.
인버터 회로(3)로부터 출력되는 교류전압에는, PWM 신호에 의한 스위칭 소자(TR1)∼(TR4)의 스위칭 노이즈가 포함되므로, 그 스위칭 노이즈를 제거하기 위하여, 필터 회로(5)의 컷오프 주파수는 PWM 신호의 최저주파수 이하로 설정되어야 한다. 그러나, 후술하는 바와 같이, 본 실시예에 따른 PWM 신호의 주기는 상황에 따라 연장되어 가므로, 최저주파수를 특정할 수는 없다. 따라서, 경험상 취할 수 있는 범위의 최저주파수(예를 들어, 2㎑)보다도 작고, 계통전압의 주파수(50㎐ 또는 60㎐)보다도 큰 적당한 주파수가, 필터 회로(5)의 컷오프 주파수로서 설정되고 있다.
변압기(6)는, 필터 회로(5)로부터 출력되는 교류전압(정현파 전압)을 계통전압과 거의 동일한 레벨로 승압 또는 강압한다. 출력 전류 검출기(7)는, 변압기(6)의 1쌍의 출력 라인의 한쪽에 설치되어, 상기 출력 라인에 흐르는 교류 전류(출력 전류)를 검출한다. 계통전압 검출기(8)는, 변압기(6)의 1쌍의 출력 라인의 양단 간에 설치되어, 상기 출력 라인으로부터 출력되는 교류전압(출력 전압)을 검출한다. 또, 인버터 장치(1)의 출력 전압은 계통(9)의 전압과 거의 동일해지도록 제어되므로, 계통전압 검출기(8)에 의해서 검출되는 전압은, 계통(9)의 전압이라고도 말할 수 있다. 출력 전류 검출기(7)에 의해서 검출된 출력 전류는, 인버터 제어부(4)에 입력되어, 출력 전압으로 변환되어서, PWM 신호(S11), (S21)를 생성하기 위하여 이용된다. 계통전압 검출기(8)에 의해서 검출된 출력 전압도 인버터 제어부(4)에 입력되어, 위상을 검출하기 위하여 이용된다.
다음에, 인버터 제어부(4)에 있어서의 PWM 신호의 생성방법에 대해서 설명한다.
인버터 장치(1)는, 비선형 동작을 행하는 인버터 회로(3)와 선형 동작을 행하는 필터 회로(5) 및 변압기(6)를 결합한 시스템(즉, 선형 회로와 비선형 회로의 혼합 시스템)이다. 현대제어이론에 의하면, 제어시스템을 선형 시스템으로 모델화하는 동시에, 그 선형 시스템 모델을 표시하는 상태방정식을 작성하고, 그 상태방정식의 해로서 제어값을 구하는 방법에 의해서 디지털 제어계를 구축하는 것이 제창되어 있다.
본 발명에서는, 인버터 장치(1)의 선형 회로에 입력되는 전압이 펄스 전압인 것에 주목하고, 펄스 전압의 주기와 파형을 미리 설정함으로써, PWM 홀드법을 적용한다. 즉, 미리 설정된 샘플링 기간(T)에 있어서의 펄스 전압이 하이 레벨로 되는 시간(이하, 「온 시간」이라 칭함)(TON)을 상태변수로 하고, 이 온 시간(TON)의 하이 레벨 기간(이하, 「온 기간」이라 칭함)의 위치에 의거한 상태방정식으로, 인버터 장치(1)의 제어시스템을 표현하고, 이 상태방정식을 이산 시간 시스템의 상태방정식으로 변환해서 푸는 것에 의해서 온 시간(TON)을 구한다. 또한, 이 상태방정식 및 그 해법에 대해서는 후술한다. 산출된 온 시간(TON), 샘플링 기간(T) 및 온 기간의 주기 내에 있어서의 위치로부터 PWM 신호의 각 펄스를 생성하는 방법을 채용함으로써 인버터 장치(1)의 제어계(PWM 신호를 생성하는 제어계)를 디지털 제어계로 구축할 수 있다.
그러나, 상기 방법에서는, 샘플링 주기(T)를 펄스 전압의 주기(T)로서 선택할 필요가 있고, 이 주기(T)는 고정이기 때문에, PWM 신호의 각 펄스의 주기를 변동시킬 수는 없다. 이것은, 샘플링 주기(T)의 개시 시 온 시간(TON)을 연산하면, 그 산출 시의 인버터 시스템의 상태가 샘플링 주기(T) 내에서 변화되지 않는 것으로 가정하여, 산출한 온 시간(TON)의 온 기간을 갖는 펄스 전압으로 샘플링 주기(T) 내를 제어하는 것을 전제로 하고 있기 때문이다.
본 발명은, 샘플링 기간(T)의 개시 시 온 시간(TON)을 연산해서 다음의 샘플링 기간(T)의 개시 시까지의 펄스 전압의 파형을 결정하지만, 샘플링 기간(T)의 기간 내에서 온 시간(TON)을 재연산하고, 펄스 전압의 온 기간이 종료하는 타이밍(오프 타이밍)의 수정을 행한다. 샘플링 기간(T) 내에서 상태가 변화되고 있지 않으면, 재연산한 온 시간(TON)에 의해서 얻어지는 오프 타이밍(수정 오프 타이밍)은 최초에 연산한 온 시간(TON)에 의해서 얻어지는 오프 타이밍(초기의 오프 타이밍)과 대략 동일하게 될 것이지만, 샘플링 기간(T) 내에서 상태가 변화되고 있으면, 수정 오프 타이밍은 초기의 오프 타이밍과 다른 것으로 된다. 수정 오프 타이밍이 초기의 오프 타이밍에 대해서 변화되는지의 여부에 관계없이, 앞서 결정된 펄스파형은, 재연산된 온 시간(TON)에 의해서 결정된 펄스파형에 의해서 수정된다. 이것에 의해, PWM 신호의 각 펄스의 주기가 샘플링 주기(T)보다도 긴 것으로 된다.
펄스파형에는,
[1] 1주기의 양쪽은 로 레벨이고, 중간 부분에서 하이 레벨로 되는 파형(주기의 도중에 하이 레벨로 반전된 후, 로 레벨에 되돌아가는 타입. 이하, 「A 타입」이라 칭함)
[2] 1주기의 앞쪽 부분에서 하이 레벨로 되고, 뒤쪽 부분에서 로 레벨로 되는 파형(주기 개시 시 하이 레벨로 반전되고, 주기의 중간에서 로 레벨로 반전되는 타입. 이하, 「B 타입」이라 칭함)
[3] 1주기의 앞쪽 부분에서 로 레벨이 되고, 뒤쪽 부분에서 하이 레벨로 되는 파형(주기 개시 시 로 레벨로 반전되고, 주기의 중간에서 하이 레벨로 반전되는 타입. 이하, 「C 타입」이라 칭함)
이 있다.
앞서 결정되는 펄스파형과 재연산에 의해 결정되는 펄스파형의 조합에는, 이들 A, B, C 타입의 조합이 고려된다. 그러나, 예를 들어, 앞서 결정되는 펄스파형 및 재연산에 의해 결정되는 펄스파형이 모두 A 타입인 경우, 수정된 펄스파형은 주기 중에 2개의 펄스를 지니는 것으로 되고, PWM 신호의 각 펄스의 주기는 샘플링 주기(T)보다 짧은 것으로 된다. 따라서, PWM 신호의 각 펄스의 주기를 길게 하기 위해서는, 앞서 결정되는 펄스파형의 온 기간에 재연산이 행해지고, 또한, 재연산에 의해 결정되는 펄스파형이 주기의 개시 시 하이 레벨로 되고 있는 B 타입일 필요가 있다.
또한, 예를 들어, 앞서 결정되는 펄스파형 및 재연산에 의해 결정되는 펄스파형이 모두 B 타입인 경우, 앞서 결정되는 펄스파형의 온 기간은 주기의 앞쪽 부분에서 온 기간의 종료 시기가 일정하지 않으므로, 재연산을 행하는 타이밍은 앞서 결정되는 펄스파형의 주기의 앞쪽의 한정된 기간으로 한정된다. 이 경우, 앞서 행해진 연산과 재연산의 간격이 짧아져, 수정된 펄스파형의 주기를 그다지 길게 할 수 없다. 또한, 앞서 결정되는 펄스파형이 C 타입이고, 재연산에 의해 결정되는 펄스파형이 B 타입인 경우, 앞서 결정되는 펄스파형의 온 기간은 주기의 뒤쪽 부분에서 온 기간의 개시 시기가 일정하지 않으므로, 재연산을 행하는 타이밍은 앞서 결정되는 펄스파형의 주기의 뒤쪽의 한정된 기간으로 한정된다. 이들로부터, 앞서 결정되는 펄스파형이 A 타입이며, 재연산에 의해 결정되는 펄스파형이 B 타입인 경우가, 가장 적합한 조합으로 된다.
앞서 결정되는 펄스파형과 재연산에 의해 결정되는 펄스파형의 각각의 주기는, 다른 주기로 해도 무방하지만, 연산 처리의 간략화를 위해서는 동일 주기로 하는 것이 바람직하다. 또, 앞서 결정되는 펄스파형의 온 기간의 위치는 한정되지 않지만, 연산 처리의 정밀도를 향상시키기 위해서, 주기의 중앙에 배치되는 것이 바람직하다. 또한, 재연산의 타이밍도, 앞서 결정되는 펄스파형의 온 기간 내이면 한정되지 않지만, 앞서의 연산과 재연산의 연산 주기를 일정하게 하기 위해서는, 앞서 결정되는 펄스파형의 주기의 중간의 타이밍으로 하는 것이 바람직하다.
이하에, 도 2 및 도 3을 참조하여, 인버터 제어부(4)에서 생성되는 PWM 신호의 생성방법에 대해서 상세히 설명한다. 이하에서는, 앞서 결정되는 펄스파형이 A 타입이고, 재연산에 의해 결정되는 펄스파형이 B 타입이며, 각각의 펄스파형의 주기가 동일 주기이고, 앞서 결정되는 펄스파형의 온 기간의 위치가 주기의 중앙에 배치되며, 재연산의 타이밍이 앞서 결정되는 펄스파형의 주기의 중간의 타이밍으로 되어 있을 경우를 제1실시예로서 설명한다.
도 2는 인버터 제어부(4)에서 생성되는 PWM 신호의 생성방법을 설명하기 위한 도면이다. 도 2의 (a)는, 2종류의 펄스파형으로부터 출력 펄스파형이 합성되는 양상을 나타낸 파형도이다. 또한, 도 2의 (b)는, 출력 펄스파형과 인버터 회로(3)의 출력 전류(I)와의 관계를 도시한 도면으로, 도 15에 상당하는 도면이다.
도 3은 PWM 신호의 생성에 있어서 사용되는 2종류의 펄스파형을 설명하기 위한 도면이다. 또한, 이하의 설명에서는, PWM 신호(S11)에 대해서 설명하지만, 마찬가지의 방법이 PWM 신호(S21)의 생성에도 적용된다.
우선, 도 2에 있어서, 시각 t = t0에 있어서, 미리 설정된 초기 주기(T)(예를 들어, 0.17ms)를 1주기로 했을 경우의 온 시간이 연산에 의해 산출된다. 이 연산은 출력 전류(I)를 허용범위 내에 유지하기 위한 PWM 신호의 펄스파형의 온 시간을 구하기 위한 것으로, 온 시간은, 전회 산출한 온 시간과, 출력 전류 검출기(7)에 의해 검출된 출력 전류로부터 변환된 출력 전압과, 목표 전압으로부터 산출된다. 또한, 이 온 시간의 연산식은, 인버터 회로(1)의 상태방정식으로부터 구해진 것이며, 이 연산식의 산출 방법은 후술한다.
다음에, 산출된 온 시간의 온 기간이 중앙에 위치하는 펄스파형(도 3(a) 참조. 이하, 「제1 펄스파형」이라 칭함. 또한, 제1 펄스파형을 생성하기 위해서 연산되는 온 시간을 「제1 온 시간」이라 칭함)이 생성된다. 이 제1 펄스파형은, 산출된 제1 온 시간을 (ΔT1)이라고 하면, 이 (ΔT1)을 연산한 시각(t0)으로부터 시간 (1/2)·(T-ΔT1) 경과 후에 온으로 되고, 시간 (1/2)·(T+ΔT1) 경과 후에 오프로 된다(도 2의 패턴 1의 왼쪽의 펄스 파형 참조).
다음에, 시각(t0)으로부터 시간 (1/2)·T 경과 후의 t = t1에 있어서, 재차 (T)를 1주기로 한 경우의 온 시간이 연산된다.
도 2(b)의 예에서는, t = t1일 때의 출력 전류(I)는 (I1)이며, 이때 출력 전류(I)가 허용범위(ΔI)에 들어가는 바와 같은 최적의 온 시간이 산출된다. 또한, 연산 시간이 충분하지 않고, 온 시간이 산출되지 않은 경우에는, 앞서 생성된 제1 펄스파형을 연장할 수 없으므로, 이하의 처리를 행하지 않고 상기 생성된 제1 펄스파형이 출력 펄스파형으로 된다.
t = t1의 연산에서 온 시간이 산출된 경우, 산출된 온 시간의 온 기간이 선단측에 위치하는 펄스파형(도 3(b) 참조. 이하, 「제2 펄스파형」이라 칭함. 또한, 제2 펄스파형을 생성하기 위해서 연산되는 온 시간을 「제2 온 시간」이라 칭함)이 생성된다. 이 제2 펄스파형은, 산출된 제2 온 시간을 (ΔT2)라 하면, 온 시간을 연산한 시각(t1)으로부터 온으로 되고, ΔT2 경과 후에 오프로 된다(도 2의 패턴 2의 왼쪽의 펄스파형 참조).
그리고, 인버터 제어부(4)에서는 상기 2개의 펄스파형이 합성된 출력 펄스파형이 생성되고, 이 출력 펄스파형에 의거해서 PWM 신호가 출력된다(도 2의 출력 펄스파형의 왼쪽의 펄스파형 참조). 이 출력 펄스파형은, 시각(t = t0)로부터 시간 (1/2)·(T-ΔT1) 경과 후(이하, 이 시각을 「ta」라 칭함)에 온으로 되고, 시간 (1/2)·T+ΔT1 경과 후(이하, 이 시각을 「tb」라 칭함)에 오프로 되는, 온 시간이 (1/2)·ΔT1+ΔT2인 펄스파형이다. 또한, 도 2로부터 명백한 바와 같이, 이 출력 펄스파형의 주기는 (3/2)·T로 된다.
또한, t = t0에서는, 전회의 연산 처리에 의해서 생성된 출력 펄스파형에 의거해서 인버터 제어부(4)로부터 출력되는 PWM 신호의 레벨이 제어되고 있고, 도 2에서는 로 레벨로 되어 있다. t = t0 이후는, 기본적으로 t = t0의 연산 처리에서 산출된 제1 펄스파형에 의거해서 인버터 제어부(4)로부터 출력되는 PWM 신호의 레벨이 제어되지만, 제1 펄스파형은 t = t0∼ta에서 로 레벨이므로, 인버터 제어부(4)로부터 출력되는 PWM 신호는 로 레벨로 유지되고, t = t0에서의 연산 결과에 의거해서 t = ta에서 PWM 신호의 레벨이 로 레벨로부터 하이 레벨에 반전된다.
하이 레벨로 반전된 PWM 신호의 레벨은, t = ta+ΔT1까지 계속되게 되므로, t = t1에서는 PWM 신호의 레벨은 하이 레벨로 유지되고 있다. t = t1의 연산 처리에서 (ΔT2)가 산출되는 경우에는, 그 (ΔT2)에 의거하는 제2 펄스파형은, t = t1로부터 t = tb(= t1+ΔT2)까지 하이 레벨이고, t = tb로부터 t = t3까지 로 레벨로 되므로, PWM 신호의 레벨은, t = t1 이후에도 하이 레벨이 유지되고, t = tb에서 제2 펄스파형에 의거하는 로 레벨로 반전된다.
그리고, 인버터 제어부(4)로부터 출력되는 PWM 신호의 레벨이 제어됨으로써, 인버터 회로(3)의 출력 전류(I)는, 도 2(b)의 실선으로 나타낸 N과 같이 된다. 또한, t = t1에서 온 시간의 수정을 하기 위한 연산 처리를 하지 않고, t = t2에서 다음의 펄스파형의 연산 처리를 행한 경우에는, 인버터 회로(3)의 출력 전류(I)는, 도 2(b)의 점선으로 나타낸 N'와 같이 된다.
전술한 바와 같이, 제1 펄스파형은, 주기(T)의 중앙부에서 하이 레벨로 되고, 양단부에서 로 레벨로 되므로, 제1 펄스파형을 구하는 연산 처리는, PWM 신호가 로 레벨로 되고 있는 타이밍에서 행할 필요가 있다. 한편, 제2 펄스파형은, 전술한 바와 같이, 주기(T)의 선단측에서 하이 레벨로 되고, 후단측에서 로 레벨로 되므로, 본원 발명은, 기본적으로 제1 펄스파형을 생성한 후, 상기 제1 펄스파형에 의거해서 PWM 신호가 하이 레벨로 되는 기간에 제2 펄스파형을 생성하는 연산 처리를 행하고, 제2 펄스파형이 얻어진 경우에는, 그 제2 펄스파형을 제1 펄스파형에 합성함으로써 출력 펄스파형의 주기를 연장한다.
이와 같이, 재연산에 의해 제2 온 시간(ΔT2)이 산출된 경우에는, 출력 펄스파형의 주기는 초기 주기(T)보다 (1/2)·T 연장된다. 이것에 의해, 인버터 제어부(4)는, 각 펄스의 주기가 연장된 PWM 신호를 생성할 수 있다. 따라서, 본 실시예에 따른 인버터 장치(1)에서는, PWM 신호의 각 펄스의 주기를 (T)로 고정한 경우에 비해서, 스위칭 소자(TR1)∼(TR4)의 스위칭 횟수가 저감되어, 스위칭 손실을 저감할 수 있어서, 전압의 변환 효율을 양호하게 할 수 있다.
또, 본 실시예에서는 각 온 시간의 연산 타이밍이 고정되어 있고, 외부에서 입력되는 측정치는 각 온 시간의 연산 시에만 사용되므로, 그 측정치를 항상 감시할 필요는 없다. 또한, 인버터 제어부(4)를 디지털 제어계에 의해서 구성할 수 있으므로, 설계에 있어서의 범용성, 유연성을 향상시킬 수 있다.
또, 본 실시예에 있어서는, 제1 펄스파형의 온 기간이 주기의 중앙에 배치된다. 따라서, 제1 온 시간(ΔT1)이 산출되었을 때에 제1 펄스파형의 온 기간의 개시시각을 경과하고 있거나, 그 온 기간이 1주기를 벗어나는 결과가 되는 등의 문제가 생기기 어렵다. 또한, 제1 온 시간(ΔT1)의 연산식에 있어서의 오차가 가장 작아지므로, 산출된 제1 온 시간(ΔT1)의 정밀도가 양호해진다.
또한, 본 실시형태에 있어서는, 제2 온 시간(ΔT2)의 연산이 제1 펄스파형의 주기의 중앙에서 행해진다. 따라서, 제2 펄스파형의 온 기간의 개시시각에 제1 펄스파형의 온 기간이 종료하고 있는 등의 문제가 생기기 어렵다. 또, 제1 온 시간(ΔT1)과 제2 온 시간(ΔT2)의 연산 주기가 일정하게 되므로, 제어 정밀도가 양호해진다.
또, 본 실시형태에 있어서는, 출력 펄스파형의 주기를 더욱 연장시키기 위한 방법을 채용하고 있다.
제2 온 시간(ΔT2)이 (1/2)·T보다도 짧을 경우, 제1 펄스파형의 연산에 이용한 주기(T)의 종료 시점에서 PWM 신호는 로 레벨로 된다. 또한, 주기(T)의 종료 시점으로부터 연장된 (1/2)·T 기간에 대해서도, 제2 펄스파형에 의해 PWM 신호를 로 레벨로 하는 출력 펄스파형이 구해지고 있다. 따라서, 이 연장기간 (1/2)·T가 종료한 시점에서, 다음의 제1 펄스파형의 연산 처리가 행해지게 된다(도 2(a)의 t = t0~t3의 패턴 1 및 2의 파형 참조).
한편, 제2 펄스파형의 온 시간(ΔT2)이 (1/2)·T보다도 긴 경우에는, 제1 펄스파형의 연산에 이용한 주기(T)의 종료 시점에서는 PWM 신호는 하이 레벨로 되고 있으므로, 이 주기(T)의 종료 시점에서 재차 제2 펄스파형의 연산 처리를 하는 것이 가능하다. 그래서, 본 실시예에서는 제1 펄스파형의 주기(T)의 종료 시점에서 제2 펄스파형이 하이 레벨로 될 경우에는, 재차 제2 펄스파형의 연산 처리를 행하고, 그 연산 처리에서 온 시간이 산출되면, 1회째의 제2 펄스파형이 합성된 펄스파형에 더욱 2회째의 제2 펄스파형을 합성함으로써, 출력 펄스파형의 주기를 더욱 연장하도록 하고 있다.
즉, 도 2의 t = t3에 있어서, 다음의 제1 펄스파형의 연산 처리가 행해지고, 제1 온 시간(ΔT1')을 지니는 제1 펄스파형이 생성된 후, t = t4(= t3+(1/2)·T)에 있어서, 제2 펼스파형의 연산 처리가 행해진다. 이 연산 처리에서 산출되는 제2 온 시간(ΔT2')은 (1/2)·T 이상으로 되므로, t = t5에 있어서 재차 제2 온 시간(ΔT3')이 연산되고 있다. 이때, (ΔT3')가 산출되지 않을 경우에는, 온 시간(ΔT1')의 제1 펄스파형(도 2의 패턴 1의 오른쪽의 펄스파형 참조)과 온 시간(ΔT2')의 제2 펄스파형(도 2의 패턴 2의 오른쪽의 펄스파형 참조)을 합성한 펄스파형이 출력 펄스파형으로서 생성된다.
t = t5에 있어서 (ΔT3')가 산출된 경우에, (ΔT3')가 (1/2)·T보다 짧은 경우에는, 온 시간(ΔT1')의 제1 펄스파형, 온 시간(ΔT2')의 제2 펄스파형 및 온 시간(ΔT3')의 제2 펄스파형을 합성한 펄스파형이 출력 파형으로서 생성된다(도 2의 출력 펄스파형의 오른쪽의 펄스파형 참조). 이 출력 펄스파형은, 시각 t = t3로부터 시간 (1/2)·(T-ΔT1') 경과 후(이하, 이 시각을 「tc」라 칭함)에 온 상태로 되고, 시간 (T+ΔT3') 경과 후(이하, 이 시각을 「td」라 칭함)에 오프 상태로 되는, 온 시간이 (1/2)·T+(1/2)·ΔT1'+ΔT3'의 펄스파형으로 된다. 또한, 도 2로부터 명백한 바와 같이, 이 출력 펄스파형의 주기는 2·T로 된다.
그리고, 인버터 회로(3)의 출력 전류(I)는, 도 2(b)의 실선으로 나타낸 N과 같이 된다. 또한, t = t4에서 온 시간의 수정을 하기 위한 연산 처리를 하지 않은 경우에는, 인버터 회로(3)의 출력 전류(I)는, 도 2(b)의 점선으로 나타낸 N"와 같이 된다. 또한, t = t5에서 온 시간의 수정을 하기 위한 연산 처리를 하지 않은 경우에는, 인버터 회로(3)의 출력 전류(I)는, 도 2(b)의 점선으로 나타낸 N"'와 같이 된다.
ΔT3'가 (1/2)·T 이상인 경우에는, 제2 펄스파형의 연산에 이용한 주기(T)의 종료 시점에서는, PWM 신호는 하이 레벨로 되고 있으므로, 이 주기(T)의 종료시점 t = t6(= t5+(1/2)·T)에 있어서 재차 제2 온 시간이 연산된다. 이하, 마찬가지로, 제2 온 시간이 산출되고, 그 온 시간이 (1/2)·T 이상이면, 그 연산처리가 행해진 시각으로부터 (1/2)·T 경과한 시각에서 재차 제2 온시간의 연산이 행해진다. 이 제2 온 시간의 연산 처리는, 제2 온 시간이 산출되지 않거나, 산출된 제2 온 시간이 (1/2)·T 이하로 될 때까지 반복된다.
이와 같이, 본 실시예에서는 제2 온 시간이 산출되어, 그 제2 온 시간이 (1/2)·T 이상인 한, 즉, 앞서의 제2 펄스파형의 주기(T)의 종료시점에서 나중의 제2 펄스파형이 하이 레벨로 되는 한, 출력 펄스파형의 온 시간 및 주기는 연장된다. 이것에 의해, PWM 신호의 각 펄스의 주기의 길이는 (1/2)·mT(m은 2 이상의 자연수)로 되고, PWM 신호의 주기를 T로 고정한 경우에 비해서, 스위칭 소자(TR1)~(TR4)의 평균적인 스위칭 횟수가 저감되어, 스위칭 손실을 저감하는 것이 가능하여, 전압의 변환효율을 양호하게 할 수 있다.
다음에, 온 시간의 연산에 대해서 설명한다.
본 실시예에서는, PWM 신호의 생성을 주로 해서 연산 처리에 의해 행하기 위해서, 전술한 바와 같이, PWM 홀드법을 이용해서, 인버터 장치(1)의 인버터 회로(3)∼변압기(6)의 회로를 선형 시스템으로 모델화하고 있다. 즉, 본 실시예에서는, 인버터 회로의 출력 전압(펄스 전압)을 입력으로 하는 상태방정식을 변형시켜, 상기 출력 전압의 펄스의 온 시간을 입력으로 하는 상태방정식(선형 시스템 모델을 나타낸 상태방정식)을 유도하고, 이 상태방정식으로부터 해를 얻는 식을 구하고, 그 식을 이용해서 온 시간을 거의 실시간으로 연산하고 있다.
우선, 인버터 출력 전압을 입력으로 하는 상태방정식으로부터, 출력 펄스의 온 시간을 입력으로 하는 상태방정식을 유도하는 방법을 설명한다.
현대제어이론에 있어서는, 제어 대상의 수식 모델과 그 수식 모델의 입출력 관계를 구하고, 동작 상태에 있어서의 방정식(상태방정식)을 유도하여, 이 상태방정식을 푸는 것에 의해 제어 대상의 동작 특성을 해석하는 각종 수법이 연구되어 있다.
그리고, 제어 대상이 하기 수학식 1 및 2의 미분 상태방정식으로 표시되는 1입력 1출력 시스템인 경우, 상태변수 x(t), 출력 y(t)의 해는 하기 수학식 3 및 4로 표시되는 것이 알려져 있다.
Figure pct00001
Figure pct00002
Figure pct00003
Figure pct00004
Figure pct00005
Figure pct00006
또한, 인버터 장치에 있어서 입력벡터 u(t)는 인버터 회로로부터 출력되는 펄스 전압(vi(t))이다. 이 입력 펄스의 주기를 (T)로 하고, t0 = kT인 상태로부터 t=(k+1)·T일 때의 상태를 고려한다. 상기 수학식 3에 있어서, u(t)를 vi(t)로 하고, t0 = kT, t = (k+1)·T로 놓으면, 하기 수학식 5가 얻어진다.
Figure pct00007
여기서, 입력량인 인버터 출력 전압은, 도 4에 나타낸 바와 같이, 크기(VDC), 폭(ΔT)의 펄스 전압으로, 그 펄스파형은 온 기간이 중앙에 위치된 A 타입의 펄스파형이다. 따라서, kT ≤ τ < kT+(1/2)·(T-ΔT), kT+(1/2)·(T-ΔT) ≤ τ < (k+1)·T인 경우, vi(τ) = 0으로 되고, kT+(1/2)·(T-ΔT) ≤ τ < (k+1)·(1/2)·(T+ΔT)인 경우, vi(τ) = VDC로 된다. 이것에 의해, 상기 수학식 5는 하기 수학식 6으로 변형된다. 이와 같이 해서, 입력 파라미터를 인버터의 전압으로부터 펄스폭으로 변환할 수 있다.
Figure pct00008
상기 수학식 6을 변형해서 하기 수학식 7로 하고, x[k] = x(kT)로 하면, 하기 수학식 8이 얻어진다. 이상으로부터, 인버터 장치(1)는, 입력을 온 시간(ΔT)으로 한 선형 시스템으로서 표현되었다.
Figure pct00009
Figure pct00010
다음에, 구체적인 인버터 장치의 상태방정식으로부터 온 시간을 연산하는 식을 구한다. 도 5에 나타낸 간략화된 인버터 장치의 모델의 전기회로식은, 키르히호프(Kirchhoff)의 법칙으로부터, 하기 수학식 9로 표시된다. 또한, vi(t), v0(t)는, 각각 도 5에 있어서의 점(Vi), (V0)의 시간(t)에 있어서의 전압치이다.
Figure pct00011
상기 수학식 9에 상기 PWM 홀드법을 적용해서, 입력을 온 시간(ΔT[k])이라 하면, 하기 수학식 10으로 된다. 또한, 행렬의 각 요소를 계산의 간략화를 위하여, φ11, φ12, φ21, φ22, g1, g2로 표시하고 있다.
Figure pct00012
본 실시예에서는 데드비트제어에 의해 제어를 행하고 있다. 데드비트제어의 경우, 상기 수학식 10을 전개함으로써, 온 시간(ΔT[k])을 연산하는 식을 구할 수 있다. 상기 수학식 10을 전개하면, 하기 수학식 11 및 수학식 12로 된다. 하기 수학식 11 및 수학식 12의 양변에 각각 φ22, φ12를 곱하고, (k+1)을 k로 치환하면, 하기 수학식 13 및 수학식 14로 된다.
Figure pct00013
Figure pct00014
Figure pct00015
Figure pct00016
상기 수학식 13 및 수학식 14를 정리하면, 하기 수학식 15가 얻어지고, 상기 수학식 11에 대입하여, 변형하면, 하기 수학식 16이 얻어진다.
Figure pct00017
Figure pct00018
상기 수학식 16에 의해, 금회의 샘플링 시의 온 시간(ΔT[k])은, 전회의 샘플링 시의 온 시간(ΔT[k-1])과 출력 전압(v0[k-1]), 금회의 샘플링 시의 출력 전압(v0[k]), 다음 회의 샘플링 시의 목표 출력 전압(v0[k+1])으로부터 연산할 수 있다.
상기 설명한 온 시간(ΔT[k])의 연산식은, 도 3(a)의 온 기간이 중앙에 위치하는 제1 펄스파형의 제1 온 시간(ΔT1[k])의 연산을 위한 것이다. 도 3(b)의 온 기간이 선단측에 위치하는 B 타입의 펄스파형을 지닌 제2 펄스파형의 제2 온 시간(ΔT2[k])의 연산식은, 수학식 8에 있어서 BT = eAT·B·VDC로 한 식을 이용해서, 마찬가지로 구할 수 있다.
또한, 상기 연산식은, 데드비트제어를 이용하는 경우인 것이다. 본 발명은, 다른 제어에 있어서도 적용할 수 있지만, 다른 제어를 이용할 경우에는 그 제어에 따른 방법으로, 온 시간(ΔT[k])을 연산할 필요가 있다.
상기 설명에 있어서는, PWM 신호의 생성방법을 개념적으로 설명하기 위하여, 2개의 펄스파형을 생성해서 합성한 출력 펄스파형을 생성하는 것으로 설명하였다. 실제로는, 인버터 제어부(4)는 도 6의 블록도에 나타낸 기능 블록으로 구성되어 있고, 연산된 제1 온 시간(ΔT1[k])으로부터 온 타이밍을 설정하고, 최후에 연산된 제2 온 시간(ΔT2[k+r])(r는 제2 온 시간이 최연산된 횟수)로부터 오프 타이밍을 설정하고, 이들 타이밍에서 PWM 신호의 출력 레벨을 전환시켜 출력하고 있다.
도 6은 인버터 제어부(4)의 PWM 신호 생성 기능을 나타낸 블록도이다.
인버터 제어부(4)는, PWM 신호를 생성하기 위한 기능 블록으로서, 제1 온 시간 연산부(401), 제2 온 시간 연산부(402), 기억부(403), 목표 전압치 설정부(404), 전환조정부(405), 전환부(406), 비교부(407), 카운터(408), 초기 주기 설정부(409), 온 타이밍 설정부(410), 오프 타이밍 설정부(411), 계시부(計時部)(412) 및 펄스신호 생성부(413)를 구비하고 있다.
제1 온 시간 연산부(401)는, 제1 온 시간(ΔT1[k])을 연산하는 것이다. 제1 온 시간 연산부(401)는, 전환부(406)로부터 선택신호가 입력되어 있을 경우에, 계시부(412)로부터 계시신호가 입력되었을 때에, 제1 온 시간(ΔT1[k])을 연산한다. 제1 온 시간 연산부(401)는, 제1 온 시간(ΔT1[k])의 연산식인 상기 수학식 16을 이용해서, 출력 전류 검출기(7)로부터 입력되어 변환된 출력 전압신호로부터 A/D변환된 출력 전압치(v0[k]), 기억부(403)로부터 입력되는 전회의 연산에 사용된 출력 전압치(이하, 「전회출력 전압치」이라 칭함)(v0[k-1])과 전회 산출된 온 시간(이하, 「전회 온 시간」이라 칭함)(ΔT[k-1]) 및 목표 전압치 설정부(404)로부터 입력된 목표 전압치(v0[k+1])로부터, 금회의 샘플링 시의 제1 온 시간(ΔT1[k])을 연산한다.
제1 온 시간 연산부(401)는, 연산에 의해 산출한 제1 온 시간(ΔT1[k])을 온 타이밍 설정부(410) 및 오프 타이밍 설정부(411)에 출력하고, 전환부(406)에 전환 신호를, 카운터(408)에 리셋 신호를 출력한다. 또한, 제1 온 시간 연산부(401)는, 산출한 제1 온 시간(ΔT1[k])과 연산에 이용한 출력 전압치(v0[k])를 기억부(403)에 출력한다. 이들 제1 온 시간(ΔT1[k]) 및 출력 전압치(v0[k])는, 다음 회의 샘플링 시의 제1 온 시간(ΔT1[k+1]) 또는 제2 온 시간(ΔT2)[k+1]을 연산할 때에 전회 온 시간(ΔT1[k]), (ΔT2[k])과 전회출력 전압치(v0[k])로서 이용된다.
제2 온 시간 연산부(402)는, 제2 온 시간(ΔT2[k])을 연산하는 것이다. 제2 온 시간 연산부(402)는, 전환부(406)로부터 선택신호가 입력되어 있을 경우에, 계시부(412)로부터 계시신호가 입력되었을 때에, 제2 온 시간(ΔT2[k])을 연산한다. 제2 온 시간 연산부(402)는, 상기 수학식 16과 마찬가지의 제2 온 시간(ΔT2[k])의 연산식을 이용해서, 출력 전압신호로부터 A/D변환된 출력 전압치(v0[k]), 기억부(403)로부터 입력되는 전회 출력 전압치(v0[k-1])와 전회 온 시간(ΔT[k-1]), 및 목표 전압치 설정부(404)로부터 입력된 목표 전압치(v0[k+1])로부터 제2 온 시간(ΔT2[k])을 연산한다.
제2 온 시간 연산부(402)는, 제2 온 시간(ΔT2[k])을 산출했을 때에 카운터(408)에 카운트 신호를 출력하고, 산출한 제2 온 시간(ΔT2[k])을 비교부(407) 및 오프 타이밍 설정부(411)에 출력한다. 또한, 제2 온 시간 연산부(402)는, 산출한 제2 온 시간(ΔT2[k])과 연산에 이용한 출력 전압치(v0[k])를, 기억부(403)에 출력한다. 이들 제2 온 시간(ΔT2[k]), 출력 전압치(v0[k])는, 다음 회의 샘플링 시의 제1 온 시간(ΔT1[k+1]) 또는 제2 온 시간(ΔT2[k+1])을 연산할 때에 전회 온 시간(ΔT1[k]), (ΔT2[k])과 전회 출력 전압치(v0[k])로서 이용된다.
기억부(403)는, 제1 온 시간 연산부(401) 또는 제2 온 시간 연산부(402)로부터 입력되는 온 시간(ΔT1[k]), (ΔT2[k])과 출력 전압치(v0[k])를, 기억하고 있는 온 시간(전회 온 시간(ΔT1[k-1]), (ΔT2[k-1])과 출력 전압치(전회출력 전압치(v0[k-1]))에 덮어 써서 기억한다. 또, 기억부(403)는, 기억하고 있는 온 시간(ΔT1[k]), (ΔT2[k])과 출력 전압치(v0[k])를, 전회 온 시간과 전회출력 전압치로서, 제1 온 시간 연산부(401) 및 제2 온 시간 연산부(402)에 출력한다.
목표 전압치 설정부(404)는, 계시부(412)로부터 계시신호가 입력되었을 때에, 미리 설정되어 있는 출력 전압의 목표 파형이 대응하는 목표 전압치를 제1 온 시간 연산부(401) 및 제2 온 시간 연산부(402)에 출력한다.
전환조정부(405)는, 제2 온 시간 연산부(402)에서 제2 펄스파형의 온 시간(ΔT2)을 연산한 후, 제1 온 시간 연산부(401)에서 제1 펄스파형의 온 시간(ΔT1)을 연산할 때까지의 시간을 조정하므로, 전환부(406)의 전환을 조정하기 위한 것이다. 전환조정부(405)는, 전환부(406)로부터 선택신호가 입력되어 있을 경우에, 계시부(412)로부터 계시신호가 입력되었을 때에, 전환부(406)에 전환 신호를 출력한다.
전환부(406)는, 온 시간을 연산하는 방법을 전환하기 위한 것이다. 전환부(406)는, 제1 온 시간 연산부(401), 제2 온 시간 연산부(402) 및 전환조정부(405) 중 선택되어 있는 것에 선택신호를 출력한다. 전환부(406)는, 제1 온 시간 연산부(401), 전환조정부(405), 비교부(407) 및 계시부(412)로부터 전환 신호가 입력되면, 선택신호의 출력처를 변경한다.
전환부(406)는, 제1 온 시간 연산부(401)가 선택되어 있을 때에, 제1 온 시간 연산부(401)로부터 전환 신호가 입력되면, 선택처를 제2 온 시간 연산부(402)로 변경한다. 또, 제2 온 시간 연산부(402)가 선택되어 있을 때에, 비교부(407)로부터 전환 신호가 입력되면 선택처를 전환조정부(405)로 변경하고, 계시부(412)로부터 전환 신호가 입력되면 선택처를 제1 온 시간 연산부(401)로 변경한다. 또한, 전환조정부(405)가 선택되어 있을 때에, 전환조정부(405)로부터 전환 신호가 입력되면 선택처를 제1 온 시간 연산부(401)로 변경한다.
도 7은 전환부(406)의 기능을 설명하기 위한 도면이다. 또한, 도 7에서는, 제1 온 시간을 (ΔTa)로 나타내고, 제2 온 시간을 (ΔTb)로 나타내고 있다. 도 7에서는, 제2 온 시간(ΔTb)이 산출되지 않은 경우(출력 펄스파형 A)와, 산출된 제2 온 시간(ΔTb)이 초기 주기(T)의 절반 정도보다도 짧을 경우(출력 펄스파형 B)와, 초기 주기(T)의 절반 정도보다도 길 경우(출력 펄스파형 C)의 출력 펄스파형을 나타내고 있다.
출력 펄스파형 A는, 제1 온 시간(ΔTa)의 산출 후, 제2 온 시간(ΔTb)이 산출되지 않은 경우의 출력 펄스파형이다. 이 출력 펄스파형 A가 생성될 때의 전환부(406)의 선택 전환에 대해서 설명한다.
최초, 전환부(406)는, 제1 온 시간 연산부(401)를 선택하고 있다. 따라서, t = t0일 때, 계시부(412)로부터 계시신호가 입력되면, 제1 온 시간 연산부(401)는 제1 온 시간(ΔTa)을 연산한다. 제1 온 시간 연산부(401)가 제1 온 시간(ΔTa)을 산출하고, 전환부(406)에 전환 신호를 출력하면, 전환 신호가 입력된 전환부(406)는 선택처를 제2 온 시간 연산부(402)로 변경한다. 다음에, t = t1일 때 계시부(412)로부터 계시신호가 입력되면, 제2 온 시간 연산부(402)는 제2 온 시간(ΔTb)을 연산한다. 그러나, 제2 온 시간(ΔTb)이 산출되지 않고 오프 타이밍에 도달했으므로, 계시부(412)는 전환부(406)에 전환 신호를 출력한다. 전환 신호가 입력된 전환부(406)는 선택처를 제1 온 시간 연산부(401)로 변경한다. 다음에, t = t2일 때 계시부(412)로부터 계시신호가 입력되면, 제1 온 시간 연산부(401)는 제1 온 시간(ΔTa)을 연산한다.
도 6으로 되돌려, 비교부(407)는, 제2 온 시간 연산부(402)로부터 입력된 제2 온 시간(ΔT2)과 초기 주기 설정부(409)에 설정되어 있는 초기 주기(T)를 비교하는 것이다. 비교부(407)는, 제2 온 시간(ΔT2)이 (1/2)·T보다 작을 경우, 전환부(406)에 전환 신호를 출력하고, 오프 타이밍 설정부(411)에 제2 온 시간(ΔT2)을 출력한다. 또, 제2 온 시간(ΔT2)이 (1/2)·T 이상인 경우, 재차 제2 온 시간 연산부(402)에서 제2 온 시간(ΔT2)을 연산하므로 전환 신호는 출력하지 않는다.
도 7에 있어서, 출력 펄스파형 B는, 제1 온 시간(ΔTa)의 산출 후, 제2 온 시간(ΔTb)이 산출되어, 그 (ΔTb)가 (1/2)·T보다 짧은 경우의 출력 펄스파형이다. t = t1일 때에 제2 온 시간 연산부(402)가 제2 온 시간(ΔTb)을 연산할 때까지는, 상기의 출력 펄스파형 A의 생성 시의 설명과 마찬가지이다. 제2 온 시간(ΔTb)이 산출되었으므로, 제2 온 시간(ΔTb)이 비교부(407)에 입력된다. 제2 온 시간(ΔTb)이 (1/2)·T보다 작으므로, 비교부(407)는, 전환부(406)로 전환 신호를 출력한다. 전환 신호가 입력된 전환부(406)는 선택처를 전환조정부(405)로 변경한다. t = t2일 때 계시부(412)로부터 계시신호가 입력된 전환조정부(405)는, 전환부(406)에 전환 신호를 출력한다. 전환부(406)는, 전환조정부(405)로부터 전환 신호가 입력되면 선택처를 제1 온 시간 연산부(401)로 변경한다. 다음에, t = t3일 때 계시부(412)로부터 계시신호가 입력되면, 제1 온 시간 연산부(401)는 제1 온 시간(ΔTa)을 연산한다.
출력 펄스파형 C는, 제1 온 시간(ΔTa)의 산출 후, 제2 온 시간(ΔTb)이 산출되어, 그 (ΔTb)가 (1/2)·T 이상이고, 재차 제2 온 시간이 연산되었지만, (ΔTb)가 산출되지 않았을 경우의 출력 펄스파형이다. t = t1일 때에 산출된 제2 온 시간(ΔTb)이 비교부(407)에 입력될 때까지는, 상기의 출력 펄스파형 B의 생성 시의 설명과 마찬가지이다. (ΔTb)가 (1/2)·T 이상이므로, 비교부(407)는, 전환부(406)에 전환 신호를 출력하지 않는다. t = t2일 때 계시부(412)로부터 계시신호가 입력되면, 제2 온 시간 연산부(402)는 제2 온 시간(ΔTb)을 연산한다. 그러나, 제2 온 시간(ΔTb)이 산출되지 않고 오프 타이밍에 도달하였으므로, 계시부(412)는 전환부(406)로 전환 신호를 출력한다. 전환 신호가 입력된 전환부(406)는 선택처를 제1 온 시간 연산부(401)로 변경한다. 다음에, t = t3일 때 계시부(412)로부터 계시신호가 입력되면, 제1 온 시간 연산부(401)는 제1 온 시간(ΔTa)을 연산한다.
도 6으로 되돌려, 카운터(408)는, 제2 온 시간 연산부(402)가 제2 온 시간을 산출한 횟수를 카운트하는 것이다. 카운트수는, 제1 온 시간 연산부(401)로부터 리셋 신호가 입력되면 n = 0으로 초기화되고, 제2 온 시간 연산부(402)로부터 카운트 신호가 입력될 때마다 1씩 증가된다.
초기 주기 설정부(409)는, PWM 신호의 기본 주기인 초기 주기(T)를 설정하는 것이다. 또, 초기 주기(T)는, 미리, 사용자에 의해 경험에 의거해서 결정되며, 본 실시예에서는 0.17ms가 설정되어 있다.
온 타이밍 설정부(410)는, 다음의 온 타이밍 시각을 설정하는 것이며, 오프 타이밍 설정부(411)는, 다음의 오프 타이밍 시각을 설정하는 것이다.
온 타이밍 설정부(410)는, 제1 온 시간 연산부(401)로부터 입력된 제1 온 시간(ΔT1)과 초기 주기 설정부(409)에 설정되어 있는 초기 주기(T)로부터 시간 (1/2)·(T-ΔT1)을 연산한다. 이 시간을, 제1 온 시간(ΔT1)을 연산한 시각에 가산해서 얻은 다음의 온 타이밍 시각을 설정한다. 예를 들어, 도 2(a)에 있어서는, 산출된 시각(ta), (tc)이 설정된다. 설정된 온 타이밍 시각은, 계시부(412)에 입력된다.
오프 타이밍 설정부(411)는, 제1 온 시간 연산부(401)로부터 제1 온 시간(ΔT1)이 입력되었을 때에, 입력된 제1 온 시간(ΔT1)과 초기 주기 설정부(409)에 설정되어 있는 초기 주기(T)로부터 시간 (1/2)·(T+ΔT1)을 연산한다. 이 시간을, 제1 온 시간(ΔT1)을 연산한 시각에 가산해서 얻은 다음의 온 타이밍 시각을 설정한다. 설정된 오프 타이밍 시각은 계시부(412)에 입력된다.
또한, 오프 타이밍 설정부(411)는, 설정된 오프 타이밍 시각이 되기 전에, 제2 온 시간 연산부(402)로부터 제2 온 시간(ΔT2)이 입력되었을 때에, 입력된 제2 온 시간(ΔT2)과 초기 주기 설정부(409)에 설정되어 있는 초기 주기(T)와 카운터(408)로부터 입력된 카운트수(n)로부터 시간 (1/2)·n·T+ΔT2를 연산한다. 이 시간을, 제2 온 시간(ΔT2)을 연산한 시각에 가산해서 얻어진 다음의 오프 타이밍 시각을 설정한다. 예를 들어, 도 2(a)에 있어서는, 산출된 시각(tb), (td)가 설정된다. 설정된 오프 타이밍 시각은 계시부(412)에 입력된다. 또한, 설정된 오프 타이밍 시간이 되기 전에, 새롭게 제2 온 시간 연산부(402)로부터 제2 온 시간(ΔT2)이 입력된 경우에는, 오프 타이밍이 재설정된다.
계시부(412)는, 온 타이밍 설정부(410)로부터 입력되는 온 타이밍 시각과 오프 타이밍 설정부(411)로부터 입력되는 오프 타이밍 시각을 계시한다. 계시부(412)는, 온 타이밍 시각을 계시할 때마다, 그 계시신호를 펄스신호 생성부(413)에 출력한다. 계시부(412)는, 오프 타이밍 시각을 계시할 때마다, 그 계시신호를 펄스신호 생성부(413)에 출력하고, 전환 신호를 전환부(406)에 출력한다. 또한, 계시부(412)는, 초기 주기 설정부(409)에 설정되어 있는 초기 주기(T)의 절반 정도의 시간 (1/2)·T 경과마다 계시신호를, 제1 온 시간 연산부(401), 제2 온 시간 연산부(402), 목표 전압치 설정부(404) 및 전환조정부(405)에 출력한다.
펄스신호 생성부(413)는, 계시부(412)로부터 온 타이밍 계시신호가 입력되면, 레벨을 하이 레벨로 전환시키고, 계시부(412)로부터 오프 타이밍 계시신호가 입력되면, 레벨을 로 레벨로 전환함으로써 펄스신호를 생성한다. 이 펄스신호는, PWM 신호(S11)로서 인버터 회로(3)의 스위칭 소자(TR1)에 출력된다. 또한, 그 펄스신호는 반전되어서 인버터 회로(3)의 스위칭 소자(TR2)에 출력된다.
다음에, 인버터 제어부(4)에 있어서의 PWM 신호의 생성 순서를, 도 8의 순서도를 이용해서 설명한다. 또한, 이하의 설명에서는, PWM 신호(S11)를 예로 들어 설명한다.
도 8에 나타낸 순서도는, 실제의 시간 경과에 있어서의 인버터 제어부(4)에서의 PWM 신호의 생성 처리를 나타내고 있다.
우선, 미리 설정된 초기 주기(T)를 1주기로 했을 경우의 제1 온 시간(ΔT1)이 연산된다(S1). 산출된 제1 온 시간(ΔT1)의 온 기간이 중앙에 위치하는 제1 펄스파형이 생성되어 출력된다(S2).
다음에, 제1 온 시간(ΔT1)이 연산되고 나서 (1/2)·T 시간이 경과하였는지의 여부가 판별된다(S3). 경과하고 있지 않으면(S3: 아니오), 스텝 S3으로 되돌아가고, 경과하고 있으면(S3: 예), 제2 온 시간(ΔT2)이 연산된다(S4). 즉, 제1 온 시간(ΔT1)이 연산되고 나서, (1/2)·T 경과 후에 제2 온 시간(ΔT2)이 연산된다.
다음에, 제2 온 시간(ΔT2)이 산출되었는지의 여부가 판별된다(S5). 출력 펄스파형을 연장하는 것이 가능한 경우에는, 제2 온 시간(ΔT2)이 산출되고, 출력 펄스파형을 연장하는 것이 불가능한 경우에는, 제2 온 시간(ΔT2)이 산출되지 않는다. 제2 온 시간(ΔT2)이 산출된 경우(S5: 예)에는, 산출된 제2 온 시간(ΔT2)의 온 기간이 선단측에 위치하는 제2 펄스파형이 생성되어 출력된다(스텝 S6). 즉, 출력 펄스파형의 온 기간이 연장되게 된다.
다음에, 제2 온 시간(ΔT2)이 (1/2)·T 이상인지의 여부가 판별된다(S7). ΔT2 ≥ (1/2)·T인 경우(S7: 예), 출력 펄스파형의 오프 타이밍보다 제2 온 시간(ΔT2)의 연산으로부터 (1/2)·T 경과한 쪽이 빠르므로, 재차 출력 펄스파형의 연장이 가능한지의 여부를 판별하기 위해서, 스텝 S3으로 진행된다. 즉, 제2 온 시간(ΔT2)이 연산되고 나서, (1/2)·T 경과 후에, 재차 제2 온 시간(ΔT2)이 연산된다. 이것은, 산출되는 제2 온 시간(ΔT2)이 (1/2)·T 이상인 한 반복되어, 출력 펄스파형은 연장된다.
도 2(a)의 오른쪽의 출력 펄스파형은, 최초에 산출된 제2 온 시간(ΔT2)이 (1/2)·T 이상이고, 재차 제2 온 시간(ΔT2)이 연산된 것이다.
스텝 S7에 있어서, ΔT2 <(1/2)·T인 경우(S7: 아니오), 제2 온 시간(ΔT2)의 연산으로부터 (1/2)·T 경과하기 전에 출력 펄스파형이 오프로 되므로, 재차 제2 온 시간(ΔT2)을 연산하는 일없이, 스텝 S8로 진행된다.
스텝 S8에 있어서, 제2 온 시간(ΔT2)이 연산되고 나서 T의 시간이 경과하였는지의 여부가 판별된다(S8). 경과하고 있지 않으면(S8: 아니오), 스텝 S8로 되돌아가고, 경과하고 있으면(S8: 예), 스텝 S1로 되돌아간다. 즉, 최후의 제2 온 시간(ΔT2)이 연산되고 나서 T 경과 후에, 다음의 출력 펄스파형을 생성하기 위해서 제1 온 시간(ΔT1)이 연산된다.
도 2(a)의 왼쪽의 출력 펄스파형은, 최초에 산출된 제2 온 시간(ΔT2)이 (1/2)·T보다 작아진 경우인 것이다. 또, 도 2(a)의 오른쪽의 출력 펄스파형은, 2회째에 산출된 제2 온 시간(ΔT2)이 (1/2)·T보다 작아진 경우인 것이다.
스텝 S5에 있어서, 제2 온 시간(ΔT2)이 산출되지 않을 경우(S5: 아니오)에는, 제2 온 시간(ΔT2)이 연산되고 나서, (1/2)·T 시간이 경과하였는지의 여부가 판별된다(S9). 경과하고 있지 않으면(S9: 아니오), 스텝 S9로 되돌아가고, 경과하고 있으면(S9: 예), 스텝 S1로 되돌아간다. 즉, 제2 온 시간(ΔT2)이 연산되고 나서 (1/2)·T 경과 후, 다음의 출력 펄스파형을 생성하기 위해서 제1 온 시간(ΔT1)이 연산된다.
전술한 바와 같이, 본 발명에 따른 인버터 장치(1)에 의하면, 미리 설정된 초기 주기(T)를 PWM 신호의 각 주기의 기본 주기로 해서, 연산에 의해 산출한 온 시간에 의거해서 PWM 신호의 각 주기의 길이를 연장해간다. 초기 주기(T)를 비교적 짧게 설정하고 있으면, 온 타이밍으로 되는 시간까지 제1 온 시간(ΔT1) 의 연산이 종료되지 않거나, 오프 타이밍까지 연산을 종료하지 못하고 주기를 연장할 수 없게 된다. 한편, 초기 주기(T)를 비교적 길게 설정하고 있으면, 출력 전류를 허용범위 내에 유지하기 위한 온 시간을 구할 수 없게 될 가능성이 있다.
따라서, 초기 주기(T)는, 실험이나 시뮬레이션 등에 의해서 적절한 값이 설정되지만, 인버터 장치(1)에 초기 주기(T)를 변경하기 위한 조작 부재를 설치하고, 유저가 적절한 값으로 조정할 수 있도록 해도 된다.
또한, 본 발명에 따른 인버터 장치(1)에 의하면, PWM 신호의 각 주기의 길이는 연장되어 있지만, 제어 주기는 연장되지 않는 초기 주기(T)의 경우와 마찬가지로 되므로, 이론적으로는 제어 정밀도의 저하는 생기지 않는다. 또한, 주기의 연장이 행해질 경우, 제2 온 시간(ΔT2)의 연산은 출력 펄스파형이 온 기간의 계속 중에 행해지므로, 실질적인 연산 지연이 생기지 않는다.
시뮬레이션에 의하면, 초기 주기 T = 0.17ms로 주기의 연장을 행하지 않았을 경우에는, 출력 전압의 1주기 내에 120회의 스위칭이 행해졌지만, 본 실시예의 인버터 장치에 있어서는 동일한 조건에서 74회의 스위칭으로 되어, 스위칭 횟수가 저감되었다. 또한, 다른 제어(피드백 제어, 2자유도 제어)에 있어서도, 동일한 효과가 얻어졌다.
상기 제1실시예에서는 제1 펄스파형은 온 기간이 1주기의 중앙에 위치하는 펄스파형으로서 생성되어 있지만, 이것으로 한정되는 것은 아니다. 즉, 온 기간이 1주기 내의 임의의 위치에 있는 펄스파형을 제1 펄스파형으로 할 수 있다.
상기 수학식 1 내지 수학식 8의 식 전개에 의해서, 인버터 장치(1)는, 입력을 온 시간(ΔT)으로 한 선형 시스템으로서 표현할 수 있는 것을 나타냈지만, 그 식 전개에서는, 제1 펄스파형을 온 기간이 1주기의 중앙에 위치하는 펄스파형으로 했으므로, 수학식 6의 제2항의 적분의 범위는 ((1/2)·(T-ΔT), (1/2)·(T+ΔT))로 되어 있다.
본 발명에 있어서는, 제1 펄스파형은, 온 기간이 주기(T) 내의 임의의 위치에 배치된 펄스파형으로서 정의할 수 있다. 즉, 제1 펄스파형은, 온 기간의 중앙이 ｈ·T(0 < h < 1)에 위치하는 펄스파형으로서 정의할 수 있고, 그 펄스파형을 구하기 위한 수학식 8은, 수학식 6의 제2항의 적분범위를 ((ｈ·T-(1/2)·ΔT), h·T+(1/2)ΔT)로서 구하는 것이 가능하다.
따라서, 수학식 6의 제2항의 적분의 범위를, 예를 들어, ((1/3)·T-(1/2)·ΔT), ((1/3)·T+(1/2)·ΔT)로서 수학식 8에 상당하는 식을 구하여, 수학식 9 내지 수학식 16의 식 전개와 마찬가지 방식으로 그 식으로부터 ΔT를 구하는 식을 구하면, 그 ΔT의 산출식은 제1 펄스파형의 기간의 중앙이 1주기 내의 (1/3)·T에 위치하는 펄스파형으로 한 때의 것으로 된다.
또한, 제1 펄스파형은, 산출되는 온 시간(ΔT)의 온 기간의 중앙을 주기(T) 내의 ｈ·T(0 < h <1)에 배치했을 때에 그 온 기간이 주기(T)로부터 벗어나는 것은 허용되지 않기 때문에, 0 < h < 1/2에서는, 0 < h·T-(1/2)·ΔT, 1/2 < h < 1에서는, h·T+(1/2)·ΔT < T를 충족시킬 필요가 있다. 예를 들어, 온 기간의 중앙이 1주기 내의 (1/3)·T에 위치하는 펄스파형을 제1 파형으로 할 경우에는, 0 <(1/3)·T-(1/2)·ΔT, 즉, ΔT < (2/3)·T를 충족시킬 필요가 있다.
도 9는, 제1 펄스파형을 온 기간이 1주기의 중앙으로부터 어긋난 펄스파형으로 할 경우(이하, 이 경우를 「제2실시예」라 칭함)를 설명하기 위한 도면이다.
동 도면 (a)에 나타낸 바와 같이, 제1 펄스파형은, 제1 온 시간(ΔT1)의 온 기간의 중앙이 (1/3)·T에 위치하는 펄스파형으로서 생성된다. 이 제1 펄스파형은, 제1 온 시간(ΔT1)을 연산한 시각(1주기(T)의 개시시각)으로부터 시간 {(1/3)·T-(1/2)·ΔT1} 경과 후에 온으로 되고, 시간 {(1/3)·T-(1/2)·ΔT1} 경과 후에 오프로 된다. 이 경우도, 시간 (1/2)·T 경과 후에 T를 1주기로 한 경우의 제2 온 시간(ΔT2)이 연산된다.
도 9(b)는, 제2 온 시간(ΔT2)의 온 기간을 지니는 제2 펄스파형이다. 이 제2 펄스파형은, 제2 온 시간(ΔT2)을 연산한 시각(1주기(T) 내의 (1/2)·T의 시각))에 온으로 되고, 시간(ΔT2) 경과 후에 오프로 된다. 그리고, 인버터 제어부(4)로부터는 상기 2개의 펄스파형이 합성된 출력파형(도 9(c) 참조)이 출력된다. 이 출력파형은 제1 온시간(ΔT1)을 연산한 시각(1주기(T)의 개시시각)으로부터 시간{(1/3)·T-(1/2)·ΔT1} 경과 후에 온으로 되고, 시간{(1/2)·T+ΔT2} 경과 후에 오프로 되는, 온 시간이 {(1/6)·T+(1/2)·ΔT1+ΔT2}의 펄스파형이다.
또, 도 9(c)로부터 명백한 바와 같이, 이 출력 펄스파형의 주기는 (3/2)·T로 된다. 또한, 제2 온 시간(ΔT2)이 (1/2)·T보다 길 경우, 즉, 제1펄스파형의 주기(T)의 종료시점에서 제2 펄스파형이 하이 레벨로 될 경우에는, 제1 실시예와 마찬가지로 재차 제2 온시간(ΔT2)이 연산되고, 출력 펄스파형의 주기가 더욱 연장되게 된다.
전술한 바와 같이, 본 발명은, 미리 설정된 주기(T)의 미리 설정된 위치에 배치된 온 시간ΔT를 구함으로써 PWM 신호의 펄스파형을 1펄스 분량씩 생성한다. 그리고, 그 1펄스 분량의 펄스파형의 생성 처리에 있어서, 각 주기로 T/2가 경과할 때마다 온 시간ΔT를 재연산하고, 그 재연산 결과에 의거해서 각 주기를 T/2 단위로 연장시키도록 하는 것이다.
따라서, 제2실시예에 있어서도, 제1실시예와 마찬가지로, 출력 펄스파형의 주기를 연장할 수 있다. 또한, 주기를 연장하기 위한 제1 온 시간(ΔT1)과 제2 온 시간(ΔT2)의 연산 주기가 일정하다.
그러나, 제1 펄스파형의 온 기간이 1주기의 중앙에 위치하지 않음으로써, 제1 온 시간(ΔT1)의 연산식에 있어서의 오차가 증가하므로, 제2실시예는, 제1실시예에 비해서, 산출된 제1 온 시간의 정밀도가 나빠진다. 또한, 본 발명에 있어서는, 제1 펄스파형의 온 기간의 위치를 주기의 어느 위치로 할지를 미리 정하지 않으면 안되지만(즉, h의 값을 미리 정하지 않으면 안되지만), 이 위치를 선단측 부근에 설정하면(즉, h를 0에 가깝게 하면), 제1 온 시간(ΔT1)이 산출된 때에는 제1 펄스파형의 온 기간의 개시시각을 경과해버리고 있을 경우나 그 온 기간이 1주기를 벗어나는 결과가 될 경우가 생긴다고 하는 문제가 있다.
본 발명에 있어서는, 제1 펄스파형의 온 기간을 주기(T) 내의 어느 위치에 배치할지는 PWM 신호에 있어서의 펄스 주기(T)를 연장할 수 있는지의 여부에는 직접 관계되지 않는다. 따라서, 상기의 문제를 가급적 회피하기 위해서, 제1 펄스파형은 온 기간이 1주기의 중앙에 위치하는 펄스파형으로서 생성되는 것이 바람직하다.
또한, 제1실시예 및 제2실시예에서는 제2 온 시간(ΔT2)의 연산 타이밍을 제1 온 시간(ΔT1)의 연산으로부터 시간 (1/2)·T 경과 후로 하고 있지만, 이 타이밍으로 한정되지 않는다. 제2 온 시간(ΔT2)의 연산을 제1 온 시간(ΔT1)의 연산으로부터 미리 정한 소정의 타이밍으로 행하는 구성으로 해도 된다.
도 10은, 제2 온 시간(ΔT2)의 연산을 제1 온 시간(ΔT1)의 연산으로부터 미리 정한 소정의 타이밍에서 행하는 경우(이하, 「제3실시예」라 칭함)를 설명하기 위한 도면이다.
도 10(a)는, 온 기간이 1주기의 중앙에 위치하는 펄스파형으로 한 제1 온 시간(ΔT1)의 온 기간을 지니는 제1 펄스파형이다. 이 제1 펄스파형은, 제1 온 시간(ΔT1)을 연산한 시각(제1 펄스파형의 주기(T)의 개시시각)으로부터 시간 (1/2)·(T-ΔT1) 경과 후에 온으로 되고, 시간 (1/2)·(T+ΔT1) 경과 후에 오프로 된다.
이 예에서는, 제1 펄스파형의 주기(T)의 개시시각으로부터 시간 (1/3)·T 경과 후에 (T)를 1주기로 한 경우의 제2 온 시간(ΔT2)이 연산된다. 도 10(b)는 제2 온 시간(ΔT2)의 온 기간을 지니는 제2 펄스파형이다. 이 제2 펄스파형은, 제2 온 시간(ΔT2)을 연산한 시각에 온으로 되고, 시간(ΔT2) 경과 후에 오프로 된다. 그리고, 인버터 제어부(4)로부터는 상기 2개의 펄스파형이 합성된 출력 펄스파형(도 10(c) 참조)이 출력된다. 이 출력 펄스파형은, 제1 온 시간(ΔT1)을 연산한 시각(제1 펄스파형의 주기(T)의 개시시각)으로부터 시간 (1/2)·(T-ΔT1) 경과 후에 온으로 되고, 시간{(1/3)·T+ΔT2} 경과 후에 오프로 되는, 온 시간이 {-(1/6)·T+(1/2)·ΔT1+ΔT2}의 펄스파형이다.
또한, 도 10(c)로부터 명백한 바와 같이, 이 출력 펄스파형의 주기는 (4/3)·T(= (1/3)·T+T)로 된다. 또, 제2 온 시간(ΔT2)이 (2/3)·T보다 긴 경우, 즉, 제1 펄스파형의 주기(T)의 종료시점에서 제2 펄스파형이 하이 레벨로 될 경우에는, 제1실시예와 마찬가지로 재차 제2 온 시간(ΔT2)이 연산되고, 출력 펄스파형의 주기가 더욱 연장되게 된다.
제2 온 시간(ΔT2)의 연산을 하는 타이밍을, 제1 온 시간(ΔT1)을 연산한 시각(제1 펄스파형의 주기(T)의 개시시각)으로부터 시간 (1/2)·T 경과 후 보다 멀어진 시각으로 하면, 제2 펄스파형의 온 기간의 개시시각에 제1 펄스파형의 온 기간이 종료하고 있는 경우가 생긴다고 하는 문제가 있다. 이 문제를 회피하기 위하여, 제2 온 시간(ΔT2)의 연산을 하는 타이밍은 제1 온 시간(ΔT1)을 연산한 시각으로부터 시간 (1/2)·T 경과 후에 가까운 시각으로 해야 한다.
제3실시예에 있어서도, 출력 펄스파형의 주기를 연장할 수 있다. 그러나, 주기를 연장하기 위한 제1 온 시간(ΔT1)과 제2 온 시간(ΔT2)의 연산 주기가 일정하지 않으므로, 제1실시예와 비교해서, 제어 정밀도가 나빠진다. 따라서, 제2 온 시간(ΔT2)을 연산하는 타이밍은, 제1 온 시간 연산으로부터 시간 (1/2)·T 경과 후로 하는 것이 바람직하다.
또, 제1 펄스파형이, 온 기간의 위치가 중앙으로부터 어긋난 펄스파형으로서 생성되고, 제2 온 시간(ΔT2)의 연산을 제1 펄스파형의 온 기간의 중앙의 위치의 타이밍에서 행하는 구성으로 해도 된다.
도 11은 이 구성(이하, 「제4실시예」라 칭함)으로서 설명하기 위한 도면이다.
도 11(a)는, 제1 온 시간(ΔT1)의 온 기간의 위치가 중앙으로부터 어긋나서 생성된 제1 펄스파형이며, 온 기간의 중앙이 (1/3)·T에 위치하는 펄스파형인 경우의 예이다. 이 제1 펄스파형은, 제1 온 시간(ΔT1)을 연산한 시각(1주기(T)의 개시시각)으로부터 시간 {(1/3)·T-(1/2)·ΔT1} 경과 후에 온으로 되고, 시간 {(1/3)·T+(1/2)·ΔT1} 경과 후에 오프로 된다.
이 예에서는, 제1 펄스파형의 주기(T)의 개시시각으로부터 시간 (1/3)·T 경과 후에 (T)를 1주기로 한 경우의 제2 온 시간(ΔT2)이 연산된다. 도 11(b)는 제2 온 시간(ΔT2)의 온 기간을 지니는 제2 펄스파형이다. 이 제2 펄스파형은, 제2 온 시간(ΔT2)을 연산한 시각에 온으로 되고, 시간(ΔT2) 경과 후에 오프로 된다. 그리고, 인버터 제어부(4)로부터는 상기 2개의 펄스파형이 합성된 출력 펄스파형(도 11(c) 참조)이 출력된다. 이 출력 펄스파형은, 제1 온 시간(ΔT1)을 연산한 시각(제1 펄스파형의 주기(T)의 개시시각)으로부터 시간 (1/3)·T-(1/2)·ΔT1) 경과 후에 온으로 되고, 시간{(1/3)·T+ΔT2} 경과 후에 오프로 되는, 온 시간이 {(1/2)·ΔT1+ΔT2}의 펄스파형이다.
또, 도 11(c)로부터 명백한 바와 같이, 이 출력 펄스파형의 주기는 (4/3)·T(= (1/3)·T+T)로 된다. 또, 제2 온 시간(ΔT2)이 (2/3)·T보다 긴 경우, 즉, 제1 펄스파형의 주기(T)의 종료시점에서 제2 펄스파형이 하이 레벨로 될 경우에는, 제1실시예와 마찬가지로 재차 제2 온 시간(ΔT2)이 연산되고, 출력 펄스파형의 주기가 더욱 연장되게 된다.
또, 제2실시예의 설명에서 언급한, 제1 펄스파형의 온 기간의 위치를 1주기의 선단측 부근을 회피하는 점은, 제4실시예에 있어서도 마찬가지이다. 또한, 제4실시예에 있어서도, 출력 펄스파형의 주기를 연장할 수 있지만, 제1 온 시간(ΔT1)과 제2 온 시간(ΔT2)의 연산 주기가 일정하지 않은 점은 제3실시예와 마찬가지이므로, 제1실시예와 비교해서, 제어 정밀도가 나빠진다. 따라서, 이들 사정을 고려해서 제4실시예에 있어서도, 제1 펄스파형은 온 기간이 1주기의 중앙에 위치하는 펄스파형으로서 생성되는 것이 바람직하다.
또한, 제4실시예에 있어서, 제2 온 시간(ΔT2)의 연산을 제1 펄스파형의 온 기간의 중앙의 위치의 타이밍이 아니라, 제1 펄스파형의 주기의 개시점으로부터 임의의 타이밍으로 해도 된다.
전술한 실시예에서는 설명의 편의상, 단상의 계통연계 인버터 장치에 대해서 설명했지만, 본 발명을 도 12에 나타낸 3상의 인버터 장치(1')에 적용할 수 있는 것은 말할 필요도 없다.
또, 도 12에 있어서, 도 1의 인버터 장치(1)와 동일한 기능을 하는 회로에는 동일한 부호를 붙이고 있다. 인버터 회로(3)에는, 제1, 제2암에 부가해서 스위칭 소자(TR5) 및 스위칭 소자(TR6)의 직렬접속으로 이루어진 제3암이 설치되어 있다. 제1암, 제2암 및 제3암의 각 접속점(a), (b), (c)으로부터 U상, V상, W상의 출력 전압의 출력 라인이 출력되어 있다. 3개의 출력 라인에는 각각 인덕터(LF)가 직렬로 접속되는 동시에, 각 출력 라인 간에 커패시터(CF)가 접속되어 있다. 각 출력 라인 간의 인덕터(LF)와 커패시터(CF)의 역L자형 접속에 의해 U상, V상, W상의 각 상의 출력 라인의 저역 통과 필터가 구성되어 있다. 따라서, 필터 회로(5)는, U상, V상, W상의 각 상에 대응해서 3개의 저역 통과 필터를 구비하고 있다.
마찬가지로, 출력 전류 검출기(7) 및 계통전압 검출기(8)도 각각 3개의 검출기를 구비하고, 각 검출기에 의해 U상, V상, W상의 출력 전류를 검출하며, 그들의 검출치를 인버터 제어부(4)에 입력한다.
또, 인버터 제어부(4)는, 제1암, 제2암 및 제3암에 대응해서 3개의 PWM 신호 생성부(41), (42), (43)를 구비하고 있다. 즉, 인버터 제어부(4)는, U상, V상, W상의 각 출력 전류를 제어하기 위한 PWM 신호를 생성하는 3개의 PWM 신호 생성부(41), (42), (43)를 구비하고 있다. PWM 신호 생성부(41), (42), (43)로부터 출력되는 3개의 PWM 신호는, 서로 120도씩 위상이 어긋나 있는 점을 제외하고 동일하다. 따라서, PWM 신호 생성부(41), (42), (43)의 구체적인 기능 블록은, 도 6에 나타낸 것과 동일하므로, 인버터 제어부(4)에 대한 상세한 설명은 생략한다.
3상의 인버터 장치(1')에 있어서도, 상기 실시예의 인버터 장치(1)와 마찬가지로, 인버터 제어부(4)가 각 펄스의 주기가 연장된 PWM 신호를 생성한다. 따라서, 인버터 장치(1')의 스위칭 소자(TR1)∼(TR6)의 스위칭 횟수는 저감되어, 스위칭 손실을 저감할 수 있고, 전압의 변환 효율을 양호하게 할 수 있다.
3상의 인버터 장치(1')의 PWM 신호 생성부는, 일반적으로, 도 13의 피드백제어를 적용하고 있는 PWM 신호 생성부의 블록도에 나타낸 바와 같이 dq 변환기(11), FB(피드백) 제어기(12) 및 역dq 변환기(13)를 구비하고, 3상을 2상으로 변환해서 dq축 상에서 제어신호를 생성하는 기능을 구비하고 있다. 동 도면에 나타낸 PWM 신호 생성부에서는, 피드백된 U상, V상, W상의 출력 전압의 검출치(vU), (vV), (vW)가 dq 변환기(11)에 의해 하기 수학식 17에 의해 2상의 전압치(vd), (vq)로 변환되고, 이들 전압치(vd), (vq)와 제어 목표치(vdo), (vqo)와의 편차량을 이용해서 FB 제어기(12)에 의해 제어신호(ed), (eq)가 생성된다. 이들 제어신호(ed), (eq)는, 역dq 변환기(13)에 의해 3상의 제어신호(eU), (eV), (eW)로 변환되어, 이들 제어신호(eU), (eV), (eW)로부터 PWM 회로(14)에 의해 U상, V상, W상의 각 출력 전류를 제어하기 위한 PWM 신호가 생성된다.
Figure pct00019
본 발명에 따른 3상의 인버터 장치(1')에서는, PWM 신호를 생성하기 위한 연산 처리를 dq축 상에서도 행하는 것이 가능하므로, 도 13에 대응하는 블록도는 도 14와 같게 된다. 또, 동 도면에 있어서, 온 시간 연산 회로(15)와 펄스파형 생성 회로(16)가, 도 6에 나타낸 인버터 제어부(4)의 기능 블록도 전체에 대응하는 것이며, 산출된 2상의 온 시간(ΔTd), (ΔTq)이 역dq 변환기(13)에 의해 3상의 온 시간(ΔTｕ), (ΔTv), (ΔTw)으로 변환된다.
본 발명에 따른 3상 인버터 장치(1')에 있어서도 출력 전류의 제어 목표치를 dq축 상의 제어 목표치로서 입력할 수 있으므로, 종래의 3상 인버터 장치와 마찬가지로 dq 변환의 고려 방식을 본 발명에 따른 3상 인버터 장치에도 적용할 수 있다. 또, dq 변환을 이용해서 제어신호의 기본파 성분을 DC성분으로 변환함으로써, 출력 전압을 이산화할 경우에 생기는 모델화 오차는 억제되므로, 스위칭 주기가 긴 시스템에 대해서도 오차를 작게 실현할 수 있다.
또한, 전술한 실시예에서는 계통을 부하로 하는 계통연계 인버터 장치에 대해서 설명했지만, 본 발명은, 계통 이외의 부하에 교류전력을 공급하기 위한 인버터 장치, 예를 들어, 모터 구동용의 인버터 장치에도 적용하는 것이 가능하다. 단, 본 발명은, 고효율화의 요구가 출력의 고정밀도화나 고속응답성보다도 우선시 되고 있을 경우에, 보다 유효하게 기능한다.
또, 본 발명의 PWM 신호생성장치는, 인버터 장치에 한하지 않고, 입력되는 PWM 신호의 주기를 설정된 조건 하에서 가급적 길게 하는 것에 효과가 있는 시스템에도 적용할 수 있다.
또한, 전술한 실시예에서는 계통연계 인버터 장치에 본 발명의 PWM 신호생성장치를 이용했을 경우에 대해서 설명했지만, 종래의 PWM 신호생성장치에 전술한 방법으로 PWM 신호를 생성시키는 프로그램을 컴퓨터 판독가능하게 기록한 ROM 등의 기록매체로부터 상기 프로그램을 컴퓨터에 읽어들여, 그 프로그램을 실행시킴으로써, 본 발명의 PWM 신호생성장치를 실현해도 된다.
1, 1': 인버터 장치 2: 직류전원
3: 인버터 회로 4: 인버터 제어부
5: 필터 회로 6: 변압기
7: 출력 전류 검출기 8: 계통전압 검출기
9: 계통 11: dq 변환기
12: FB(피드백) 제어기 13: 역dq 변환기
14: PWM 회로 15: 온 시간 연산 회로
16: 펄스파형 생성 회로 41, 42, 43: PWM 신호 생성부

Claims (15)

  1. 제1 펄스파형을 생성하는 제1 펄스파형 생성수단;
    상기 제1 펄스파형의 생성 개시 시로부터 미리 설정된 지연시간이 경과했을 때에, 제2 펄스파형을 생성하는 제2 펄스파형 생성수단; 및
    상기 제1 펄스파형 생성수단에 의해 생성된 상기 제1 펄스파형과 상기 제2 펄스파형 생성수단에 의해 생성된 상기 제2 펄스파형을 합성한 합성 펄스파형에 의거해서 PWM 신호를 생성하는 PWM 신호 생성수단을 포함하되,
    상기 제1 펄스파형 생성수단은, 상기 합성 펄스파형의 종료 시 다음의 제1 펄스파형을 생성하는 것인 PWM 신호생성장치.
  2. 제1항에 있어서, 상기 제1 펄스파형은, 미리 설정된 제1 펄스 주기를 지니고, 그 제1 펄스 주기 내의 중간 부분에서 하이 레벨(high level)로 되며, 양단 부분에서 로 레벨(low level)로 되는 파형이고,
    상기 제2 펄스파형은, 미리 설정된 제2 펄스 주기를 지니고, 그 제2 펄스 주기 내의 앞쪽 부분에서 하이 레벨로 되며, 뒤쪽 부분에서 로 레벨로 되는 파형이고,
    상기 합성 펄스파형은, 상기 제1 펄스파형의 하이 레벨 기간에 상기 제2 펄스파형을 접속한 해당 제1 펄스파형과 같은 타입의 파형인 것인 PWM 신호생성장치.
  3. 제2항에 있어서, 상기 제1 펄스 주기와 상기 제2 펄스 주기가 동일한 것인 PWM 신호생성장치.
  4. 제2항에 있어서, 상기 제1 펄스파형의 하이 레벨 기간은 상기 제1 펄스 주기의 중앙에 배치되어 있는 것인 PWM 신호생성장치.
  5. 제4항에 있어서, 상기 지연시간은, 상기 제1 펄스파형 생성수단에 의해 생성되는 상기 제1 펄스파형이 하이 레벨로 되고 있는 기간에 상기 제2 펄스파형의 생성을 개시한다고 하는 조건을 충족시키는 시간인 것인 PWM 신호생성장치.
  6. 제5항에 있어서, 상기 지연시간은 상기 제1 펄스 주기의 1/2의 시간인 것인 PWM 신호생성장치.
  7. 제2항에 있어서, 상기 제1 펄스파형 생성수단은,
    상기 제1 펄스 주기의 개시 시, 상기 제1 펄스파형이 하이 레벨로 되어야 할 제1 온(ON) 시간을 연산하는 제1 온 시간 연산 수단; 및
    상기 제1 온 시간과 상기 제1 펄스 주기에 있어서의 상기 하이 레벨의 위치에 의거해서, 상기 제1 펄스 주기에 있어서 상기 제1 펄스파형의 레벨이 로 레벨로부터 하이 레벨로 반전하는 제1 반전 타이밍을 결정하는 제1 반전 타이밍 결정수단을 포함하고,
    상기 제2 펄스파형 생성수단은,
    상기 제1 펄스 주기의 개시로부터 상기 지연시간이 경과했을 때에, 상기 제2 펄스파형이 하이 레벨로 되어야 할 제2 온 시간을 연산하는 제2 온 시간 연산 수단; 및
    상기 제2 온 시간에 의거해서, 상기 제2 온 시간이 연산된 제2 펄스 주기에 있어서 상기 제2 펄스파형의 레벨이 하이 레벨로부터 로 레벨로 반전하는 제2 반전 타이밍을 결정하는 제2 반전 타이밍 결정수단을 포함하며,
    상기 PWM 신호 생성수단은,
    상기 제1 펄스 주기의 개시 시를 기준으로 한 상기 제1 및 제2 반전 타이밍을 검출하는 반전 타이밍 검출수단; 및
    상기 제1 펄스 주기의 개시 시에는 출력 레벨을 로 레벨로 하고, 그 후에 상기 제1 반전 타이밍이 검출되면 상기 출력 레벨을 하이 레벨로 반전시키며, 그 후에 상기 제2 반전 타이밍이 검출되면 상기 출력 레벨을 로 레벨로 반전시키고, 상기 제1 펄스파형과 상기 제2 펄스파형을 합성한 펄스신호를 생성하여, 상기 PWM 신호의 각 펄스로서 출력하는 PWM 신호 출력수단을 포함하는 것인 PWM 신호생성장치.
  8. 제7항에 있어서, 상기 제1 반전 타이밍 결정수단은, 상기 제1 온 시간이 연산될 때마다, 상기 제1 펄스 주기에 있어서의 상기 하이 레벨의 중심의 위치까지의 시간으로부터 그 연산된 제1 온 시간의 1/2의 시간을 뺀 나머지 시간이 상기 제1 온 시간의 연산 개시 시로부터 경과했을 때를 상기 제1 반전 타이밍으로서 결정하고,
    상기 제2 반전 타이밍 결정수단은, 상기 제2 온 시간이 연산될 때마다, 상기 제2 온 시간의 연산 개시 시로부터 연산된 제2 온 시간이 경과했을 때를 상기 제2 반전 타이밍으로서 결정하는 것인 PWM 신호생성장치.
  9. 제2항에 있어서, 상기 제1 펄스파형의 주기가 종료할 때마다, 상기 제2 펄스파형의 레벨이 하이 레벨인지의 여부를 판별하는 판별 수단과,
    상기 제1 펄스파형의 주기의 종료 시 상기 제2 펄스파형의 레벨이 하이 레벨인 경우에 한해서, 상기 제1 펄스파형의 주기의 종료 시 상기 제2 펄스파형 생성수단에 재차 제2 펄스파형을 생성시키는 펄스파형 재생성수단을 추가로 포함하고,
    상기 PWM 신호 생성수단은, 상기 제1 펄스파형에 상기 생성된 제2 펄스파형과 상기 재차 생성된 제2 펄스파형을 합성한 합성 펄스파형에 의거해서 PWM 신호를 생성하는 것인 PWM 신호생성장치.
  10. 제9항에 있어서, 상기 펄스파형 재생성수단에 의해 재차 상기 제2 펄스파형의 생성이 행해진 경우, 앞서 생성된 제2 펄스파형의 주기의 종료 시 재차 생성된 제2 펄스파형의 레벨이 하이 레벨인지의 여부를 판별하는 제2 판별 수단을 추가로 포함하고,
    상기 펄스파형 재생성수단은, 상기 앞서 생성된 제2 펄스파형의 주기의 종료 시 상기 재차 생성된 제2 펄스파형의 레벨이 로 레벨로 될 때까지, 상기 앞서 생성된 제2 펄스파형의 주기의 종료 시 상기 제2 펄스파형 생성수단에 재차 제2 펄스파형을 생성시키는 동작을 반복하며,
    상기 PWM 신호 생성수단은, 상기 제1 펄스파형에 상기 생성된 제2 펄스파형과 상기 재차 생성된 1 또는 2 이상의 제2 펄스파형을 합성한 합성 펄스파형에 의거해서 PWM 신호를 생성하는 것인 PWM 신호생성장치.
  11. 제10항에 있어서, 상기 제1 펄스파형 생성수단은,
    상기 제1 펄스 주기의 개시 시, 상기 제1 펄스파형이 하이 레벨로 되어야 할 제1 온 시간을 연산하는 제1 온 시간 연산 수단; 및
    상기 제1 온 시간과 상기 제1 펄스 주기에 있어서의 상기 하이 레벨의 위치에 의거해서, 상기 제1 펄스 주기에 있어서 상기 제1 펄스파형의 레벨이 로 레벨로부터 하이 레벨로 반전하는 제1 반전 타이밍을 결정하는 제1 반전 타이밍 결정수단을 포함하고,
    상기 제2 펄스파형 생성수단은,
    상기 제1 펄스 주기의 개시로부터 상기 지연시간이 경과했을 때와, 상기 펄스파형 재생성수단에 의해 상기 제2 펄스파형의 생성이 재차 행해질 경우에는, 상기 제1 펄스 주기의 종료 시 및 앞서 생성된 제2 펄스파형의 주기가 종료했을 때에, 상기 제2 펄스파형이 하이 레벨로 되어야 할 제2 온 시간을 연산하는 제2 온 시간 연산 수단; 및
    상기 제2 온 시간 연산 수단에 의해 최후에 연산된 제2 온 시간에 의거해서, 상기 제2 온 시간이 연산된 제2 펄스 주기에 있어서 상기 제2 펄스파형의 레벨이 하이 레벨로부터 로 레벨로 반전하는 제2 반전 타이밍을 결정하는 제2 반전 타이밍 결정수단을 포함하며,
    상기 PWM 신호 생성수단은,
    상기 제1 펄스 주기의 개시 시를 기준으로 한 상기 제1 및 제2 반전 타이밍을 검출하는 반전 타이밍 검출수단; 및
    상기 제1 펄스 주기의 개시 시에는 출력 레벨을 로 레벨로 하고, 그 후에 상기 제1 반전 타이밍이 검출되면 상기 출력 레벨을 하이 레벨로 반전하며, 생성된 1 또는 2 이상의 상기 제2 펄스파형에 의거해서 상기 출력 레벨을 하이 레벨로 유지하고, 그 후에 상기 제2 반전 타이밍이 검출되면 상기 출력 레벨을 로 레벨로 반전시켜서, 상기 제1 펄스파형과 1 또는 2 이상의 상기 제2 펄스파형을 합성한 펄스신호를 생성하여, 상기 PWM 신호의 각 펄스로서 출력하는 PWM 신호 출력수단을 포함하는 것인 PWM 신호생성장치.
  12. 제11항에 있어서, 상기 제1 반전 타이밍 결정수단은, 상기 제1 온 시간이 연산될 때마다, 상기 제1 펄스 주기에 있어서의 상기 하이 레벨의 중심의 위치까지의 시간으로부터 그 연산된 제1 온 시간의 1/2의 시간을 뺀 나머지 시간이 상기 제1 온 시간의 연산 개시 시로부터 경과했을 때를 상기 제1 반전 타이밍으로서 결정하고,
    상기 제2 반전 타이밍 결정수단은, 최후의 제2 온 시간의 연산 개시 시로부터 상기 최후에 연산된 제2 온 시간이 경과했을 때를 상기 제2 반전 타이밍으로서 결정하는 것인 PWM 신호생성장치.
  13. 제7항에 있어서, 상기 제1 온 시간 연산 수단은, 제어 대상에 입력되는 상태변수가 상기 제1 펄스파형인 상태방정식으로부터 도출되는 상기 제1 펄스파형의 제1 온 시간을 입력 변수로 한 제1 상태방정식의 해를 구하는 제1 연산식을 이용해서, 상기 제1 온 시간을 연산하고,
    상기 제2 온 시간 연산 수단은, 상기 제어 대상에 입력되는 상기 상태변수가 상기 제2 펄스파형인 상태방정식으로부터 도출되는 상기 제2 펄스파형의 제2 온 시간을 입력 변수로 한 제2 상태방정식의 해를 구하는 제2 연산식을 이용해서, 상기 제2 온 시간을 연산하는 것인 PWM 신호생성장치.
  14. 직류전압을 출력하는 직류전원;
    상기 직류전원으로부터 출력되는 직류전압을 교류전압으로 역변환시키기 위한, 복수의 스위칭 소자를 브리지 접속해서 이루어진 브리지 회로;
    상기 복수의 스위칭 소자의 온·오프 동작을 제어함으로써 상기 브리지 회로의 역변환동작을 제어하는 제어회로;
    상기 브리지 회로로부터 출력되는 교류전압에 포함되는 스위칭 노이즈를 제거하는 필터 회로; 및
    상기 필터 회로로부터 출력되는 교류전압을 변성시켜 부하에 출력하는 변압기를 포함하는 인버터 장치로서,
    상기 제어회로는, 제1항에 기재된 PWM 신호생성장치를 구비하고, 상기 PWM 신호생성장치가 생성하는 PWM 신호에 의해 상기 복수의 스위칭 소자의 온·오프 동작을 제어하는 것을 특징으로 하는 인버터 장치.
  15. 제14항에 있어서, 상기 직류전원은 태양 전지로 이루어진 동시에, 상기 브리지 회로는 3상 브리지 회로로 이루어지고, 상기 변압기로부터 출력되는 교류전압은 상용전력계통에 연계시켜서 출력되는 3상 교류전압인 것인 인버터 장치.
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102227867B (zh) * 2009-05-27 2013-08-07 松下电器产业株式会社 变换器控制装置和变换器控制方法
EP2481147A4 (en) * 2009-09-22 2017-09-06 Jönsson, Ragnar Method and system for hysteresis control of a power circuit
US20120024552A1 (en) * 2010-07-30 2012-02-02 Hitachi Koki Co., Ltd. Inverter Device and Electrical Power Tool
DE102010064168A1 (de) 2010-12-27 2012-06-28 Infineon Technologies Ag Verfahren zur Ansteuerung der Schalttransistoren eines Gleichrichters
EP2800266A4 (en) * 2011-12-28 2015-08-19 Panasonic Ip Man Co Ltd INVERTER DEVICE WITH MULTIPLE LEVELS
JP5968649B2 (ja) * 2012-03-12 2016-08-10 株式会社ダイヘン インバータの制御装置及びモータ駆動装置
JP5562380B2 (ja) * 2012-06-15 2014-07-30 株式会社日本自動車部品総合研究所 電力変換装置
US9099932B2 (en) 2013-01-07 2015-08-04 Analog Devices Global Duty cycle balance module for switch mode power converter
TWI497882B (zh) 2013-05-17 2015-08-21 Upi Semiconductor Corp 電源轉換器及其操作方法
CN105530004B (zh) * 2014-09-29 2019-11-08 比亚迪股份有限公司 脉冲宽度调制pwm控制延时时间的获取方法和装置
JP6479419B2 (ja) * 2014-11-04 2019-03-06 国立大学法人宇都宮大学 Ｐｗｍ制御装置、及び、ｐｗｍ制御方法
US9692320B2 (en) * 2015-06-19 2017-06-27 Sparq Systems Inc. Adaptive control method for grid-connected inverters used with distributed power generation
JP6666551B2 (ja) * 2016-04-07 2020-03-18 富士通株式会社 コンデンサ寿命診断装置、コンデンサ寿命診断方法及びプログラム
JP6745659B2 (ja) * 2016-07-07 2020-08-26 キヤノン株式会社 モータ制御装置、シート搬送装置及び画像形成装置
EP3841662A1 (en) * 2018-08-21 2021-06-30 General Electric Company System and method for generating a high frequency switching signal for a power converter
CN112688544B (zh) * 2020-12-28 2022-07-05 漳州科华电气技术有限公司 逆变电路的谐波补偿方法、装置及终端设备

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5944975A (ja) * 1982-09-03 1984-03-13 Hitachi Ltd Ｐｗｍインバ−タの制御方法および装置
JPH01153042A (ja) 1987-12-08 1989-06-15 Tsutomu Nagamatsu ムース状飲食物
JPH02146963A (ja) * 1988-11-28 1990-06-06 Hitachi Ltd 電圧型ｐｗｍインバータの制御装置
JPH0656691B2 (ja) * 1989-06-12 1994-07-27 株式会社東芝 複数チャネル並列転送方式によるディスク装置
JP2893753B2 (ja) 1989-10-09 1999-05-24 株式会社安川電機 パルス幅変調インバータ制御装置
JP3128677B2 (ja) 1993-11-05 2001-01-29 三井造船株式会社 誘電体共振器付スロットアンテナ
JPH1153042A (ja) 1997-07-31 1999-02-26 Matsushita Electric Works Ltd 太陽光発電インバータ装置
JP3994243B2 (ja) * 1998-09-21 2007-10-17 株式会社安川電機 電力変換装置とそのｐｗｍパルス発生方法
CN2464010Y (zh) * 2000-12-12 2001-12-05 北京通力环电气有限公司 全桥移相驱动信号启动时序控制器
US6661269B2 (en) * 2001-02-23 2003-12-09 Intel Corporation Selectively combining signals to produce desired output signal
JP2003018859A (ja) * 2001-06-27 2003-01-17 Japan Storage Battery Co Ltd 太陽光発電用パワーコンディショナ
US7247955B2 (en) * 2002-09-06 2007-07-24 Eaton Power Quality Corporation PWM power supplies using controlled feedback timing and methods of operating same
US7026798B2 (en) * 2003-10-27 2006-04-11 Intersil Americas Inc. Multi-channel driver interface circuit for increasing phase count in a multi-phase DC-DC converter
JP4683386B2 (ja) 2005-03-07 2011-05-18 国立大学法人長岡技術科学大学 絶縁形直接電力変換器の制御装置
US7595615B2 (en) * 2005-04-05 2009-09-29 Texas Instruments Incorporated Systems and methods for providing over-current protection in a switching power supply
US7443103B2 (en) * 2005-06-24 2008-10-28 General Electric Company High pressure lamp with lamp flicker suppression and lamp voltage control
US7812581B2 (en) * 2007-05-04 2010-10-12 Intersil Americas Inc. Pulse adding scheme for smooth phase dropping at light load conditions for multiphase voltage regulators
US7863956B2 (en) * 2008-10-06 2011-01-04 Telefonaktiebolaget L M Ericsson (Publ) Pulse-elimination pulse-width modulation

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