KR20100061290A - 반도체 소자 및 그 제조방법 - Google Patents
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Abstract
반도체 소자 및 그 제조방법에 관해 개시되어 있다. 개시된 반도체 소자는 p형 산화물 박막트랜지스터 및 n형 산화물 박막트랜지스터를 포함하는 상보성(complementary) 소자일 수 있다. 예컨대, 개시된 반도체 소자는 인버터(inverter), NAND 소자, NOR 소자 등과 같은 논리소자일 수 있다.
Description
본 개시는 반도체 소자 및 그 제조방법에 관한 것이다.
트랜지스터는 전자 기기 분야에서 스위칭 소자(switching device)나 구동 소자(driving device)로 널리 사용되고 있다. 특히, 박막 트랜지스터(Thin film transistor)는 유리 기판이나 플라스틱 기판 상에 제조할 수 있기 때문에, 액정표시장치 또는 유기발광표시장치 등과 같은 평판표시장치 분야에서 유용하게 사용된다.
트랜지스터의 동작 특성을 향상시키기 위해, 캐리어 이동도(carrier mobility)가 높은 산화물층, 예컨대, ZnO 계열의 물질층을 채널층으로 적용하는 방법이 시도되고 있다. 이러한 방법은 주로 평판표시장치용 박막 트랜지스터에 적용된다.
채널층으로 실리콘층을 사용하는 경우, 채널층에 도핑하는 원소의 종류를 달리함으로써, NMOS(n-channel metal-oxide semiconductor) 트랜지스터 및 PMOS(p-channel metal-oxide semiconductor) 트랜지스터를 용이하게 제조할 수 있고, 따라 서 CMOS(complementary metal oxide semiconductor) 소자의 구현이 용이하다. 그러나 산화물층을 채널층으로 갖는 트랜지스터의 경우, 상보성(complementary) 소자의 구현이 쉽지 않은 문제가 있다.
본 개시의 일 측면(aspect)은 적어도 두 개의 서로 다른 산화물 트랜지스터를 포함하는 반도체 소자를 제공한다.
본 개시의 다른 측면은 상기 반도체 소자의 제조방법을 제공한다.
본 발명의 일 실시예는 제1소오스, 제1드레인, 제1채널층 및 제1게이트를 포함하는 제1박막트랜지스터; 및 제2소오스, 제2드레인, 제2채널층 및 제2게이트를 포함하는 제2박막트랜지스터;를 구비하고, 상기 제1 및 제2채널층 중 하나는 p형 산화물층이고, 다른 하나는 n형 산화물층인 반도체 소자를 제공한다.
상기 제1 및 제2박막트랜지스터는 바텀게이트 구조 또는 탑게이트 구조를 가질 수 있다.
상기 제1 및 제2박막트랜지스터 중 하나는 바텀게이트 구조일 수 있고, 다른 하나는 탑게이트 구조일 수 있다.
상기 제1 및 제2박막트랜지스터 중 적어도 하나는 다른 게이트를 더 포함하는 듀얼게이트 구조일 수 있다.
상기 제1소오스 및 상기 제1드레인은 상기 제1채널층 양단의 상면 또는 하면에 접촉될 수 있다.
상기 제2소오스 및 상기 제2드레인은 상기 제2채널층 양단의 상면 또는 하면에 접촉될 수 있다.
상기 제1소오스 및 상기 제1드레인은 상기 제1채널층 양단에 접촉된 제1물질층을 포함할 수 있고, 상기 제2소오스 및 상기 제2드레인은 상기 제2채널층 양단에 접촉된 제2물질층을 포함할 수 있다. 상기 제1 및 제2물질층을 서로 다른 물질층일 수 있다.
상기 제1물질층은 상기 제1채널층 양단의 상면에 접촉될 수 있고, 상기 제2물질층은 상기 제2채널층 양단의 상면 또는 하면에 접촉될 수 있다.
상기 제1소오스 및 상기 제1드레인은 이중층 구조일 수 있다. 이 경우, 상기 제2소오스 및 상기 제2드레인은 단층 구조이거나, 상기 제1소오스 및 상기 제1드레인과 동일한 이중층 구조일 수 있다.
상기 제1드레인과 상기 제2드레인은 서로 접촉되어 공통드레인을 구성할 수 있다.
상기 반도체 소자는 인버터(inverter), NAND 소자, NOR 소자, 인코더(encoder), 디코더(decorder), MUX(multiplexer), DEMUX(de multiplexer) 및 센스 엠프(sense amplifier) 중 하나일 수 있다.
본 발명의 다른 실시예는 제1소오스, 제1드레인, 제1채널층 및 제1게이트를 포함하는 제1박막트랜지스터 및 제2소오스, 제2드레인, 제2채널층 및 제2게이트를 포함하는 제2박막트랜지스터를 구비하는 반도체 소자의 제조방법에 있어서, 하부층 상에 제1도전형 산화물로 상기 제1채널층을 형성하는 단계; 상기 하부층 및 상기 제1채널층 상에 제2도전형 산화물층을 형성하는 단계; 및 상기 제2도전형 산화물층을 패터닝하여 상기 제1채널층과 이격된 상기 제2채널층을 형성하는 단계;를 포함 하는 반도체 소자의 제조방법을 제공한다.
본 발명의 다른 실시예는 제1소오스, 제1드레인, 제1채널층 및 제1게이트를 포함하는 제1박막트랜지스터 및 제2소오스, 제2드레인, 제2채널층 및 제2게이트를 포함하는 제2박막트랜지스터를 구비하는 반도체 소자의 제조방법에 있어서, 하부층 상에 제1도전형 산화물로 상기 제1채널층을 형성하는 단계; 상기 하부층 상에 상기 제1채널층을 덮는 제1전극층 및 상기 제1전극층과 이격된 제2전극층을 형성하는 단계; 상기 제1 및 제2전극층 사이의 상기 하부층 상에 제2도전형 산화물로 상기 제1 및 제2전극층에 접촉된 상기 제2채널층을 형성하는 단계; 및 상기 제1전극층을 패터닝하는 단계;를 포함하고, 상기 제2전극층은 상기 제2소오스이고, 상기 제1전극층의 패터닝에 의해 상기 제1소오스, 상기 제1드레인 및 상기 제2드레인이 형성되는 반도체 소자의 제조방법을 제공한다.
본 발명의 다른 실시예는 제1소오스, 제1드레인, 제1채널층 및 제1게이트를 포함하는 제1박막트랜지스터 및 제2소오스, 제2드레인, 제2채널층 및 제2게이트를 포함하는 제2박막트랜지스터를 구비하는 반도체 소자의 제조방법에 있어서, 하부층 상에 서로 다른 도전형 산화물로 상기 제1 및 제2채널층을 형성하는 단계; 상기 하부층 상에 상기 제1채널층을 덮는 제1물질층을 형성하는 단계; 상기 하부층 상에 상기 제1물질층 및 상기 제2채널층을 덮는 제2물질층을 형성하는 단계; 상기 제1 및 제2물질층을 패터닝하여 상기 제1소오스, 상기 제1드레인, 상기 제2소오스 및 상기 제2드레인을 형성하는 단계;를 포함하는 반도체 소자의 제조방법을 제공한다.
본 발명의 다른 실시예는 제1소오스, 제1드레인, 제1채널층 및 제1게이트를 포함하는 제1박막트랜지스터 및 제2소오스, 제2드레인, 제2채널층 및 제2게이트를 포함하는 제2박막트랜지스터를 구비하는 반도체 소자의 제조방법에 있어서, 하부층 상에 제1도전형 산화물로 상기 제1채널층을 형성하는 단계; 상기 하부층 상에 상기 제1채널층을 덮는 제1물질층을 형성하는 단계; 상기 제1물질층 상에 제2물질층을 형성하는 단계; 상기 제2 및 제1물질층을 1차 패터닝하여 상기 제1채널층과 이격된 상기 하부층의 제1영역을 노출시키는 단계; 상기 하부층의 제1영역 상에 제2도전형 산화물로 상기 제1영역 양측의 상기 제2물질층과 접촉된 상기 제2채널층을 형성하는 단계; 및 상기 제2 및 제1물질층을 2차 패터닝하는 단계;를 포함하고, 상기 제2 및 제1물질층의 상기 1차 및 2차 패터닝에 의해 상기 제1소오스, 상기 제1드레인, 상기 제2소오스 및 상기 제2드레인이 형성되는 반도체 소자의 제조방법을 제공한다.
본 발명의 다른 실시예는 전원에 병렬로 연결된 제1 및 제2트랜지스터; 및 상기 제1 및 제2트랜지스터의 드레인에 직렬로 연결된 제3 및 제4트랜지스터;를 포함하고, 상기 제1 및 제2트랜지스터는 p형 산화물 트랜지스터이고, 상기 제3 및 제4트랜지스터는 n형 산화물 트랜지스터인 NAND 소자를 제공한다.
상기 제3 및 제4트랜지스터는 n형 산화물채널층을 공유할 수 있다. 이 경우, 상기 제3트랜지스터의 게이트와 상기 제4트랜지스터의 게이트 사이의 상기 n형 산화물채널층에 접촉된 연결배선이 구비될 수 있으며, 상기 연결배선은 상기 제3트랜지스터의 게이트 또는 상기 제4트랜지스터의 게이트에 연결될 수 있다.
상기 제3트랜지스터의 게이트와 상기 제4트랜지스터의 게이트 사이의 상기 n 형 산화물채널층의 도핑농도는 나머지 영역의 도핑농도보다 높을 수 있다.
본 발명의 다른 실시예는 전원에 병렬로 연결된 제1 및 제2트랜지스터; 및 상기 제1 및 제2트랜지스터의 드레인에 직렬로 연결된 제3 및 제4트랜지스터;를 포함하고, 상기 제1 및 제2트랜지스터는 n형 산화물 트랜지스터이고, 상기 제3 및 제4트랜지스터는 p형 산화물 트랜지스터인 NOR 소자를 제공한다.
상기 제3 및 제4트랜지스터는 p형 산화물채널층을 공유할 수 있다. 이 경우, 상기 제3트랜지스터의 게이트와 상기 제4트랜지스터의 게이트 사이의 상기 p형 산화물채널층에 접촉된 연결배선이 구비될 수 있고, 상기 연결배선은 상기 제3트랜지스터의 게이트 또는 상기 제4트랜지스터의 게이트에 연결될 수 있다.
상기 제3트랜지스터의 게이트와 상기 제4트랜지스터의 게이트 사이의 상기 p형 산화물채널층의 도핑농도는 나머지 영역의 도핑농도보다 높을 수 있다.
본 발명의 실시예에 따르면, 산화물반도체층을 채널층으로 적용한 적어도 두 개의 트랜지스터를 포함하는 상보성(complementary) 반도체 소자를 구현할 수 있다.
이하, 본 발명의 실시예에 따른 반도체 소자 및 그 제조방법을 첨부된 도면을 참조하여 상세하게 설명한다. 첨부된 도면에 도시된 층이나 영역들의 폭 및 두께는 명세서의 명확성을 위해 다소 과장되게 도시된 것이다. 상세한 설명 전체에 걸쳐 동일한 참조번호는 동일한 구성요소를 나타낸다.
도 1 내지 도 4는 본 발명의 실시예들에 따른 반도체 소자를 보여준다.
도 1을 참조하면, 기판(SUB10) 상에 제1 및 제2바텀게이트(BG10, BG20)가 구비될 수 있고, 제1 및 제2바텀게이트(BG10, BG20)를 덮는 게이트절연층(GI10)이 구비될 수 있다. 게이트절연층(GI10) 상에 제1 및 제2산화물채널층(C10, C20)이 구비될 수 있다. 제1산화물채널층(C10)은 제1바텀게이트(BG10) 위쪽에, 제2산화물채널층(C20)은 제2바텀게이트(BG20) 위쪽에 구비될 수 있다. 제1 및 제2산화물채널층(C10, C20) 중 하나는 p형 산화물층일 수 있고, 다른 하나는 n형 산화물층일 수 있다. 상기 p형 산화물층은, 예컨대, Ni 산화물, Nb 산화물, Cu 산화물, α가 도핑된 Cu 산화물(여기서, α는 보론, 알루미늄, 갈륨 또는 인듐), SrCu 산화물, β가 도핑된 LaCu 산화물(여기서, β는 황 또는 셀레늄) 및 PbS 산화물 중 적어도 하나를 포함할 수 있다. 상기 n형 산화물층은, 예컨대, ZnO 계열의 산화물층일 수 있고, 이 경우, 인듐(In)을 더 포함하거나, 인듐(In) 및 갈륨(Ga)을 더 포함하거나, 주석(Sn)과 같은 4족 원소 또는 그 밖의 다른 원소를 더 포함할 수 있다. 제1 및 제2산화물채널층(C10, C20)은 전술한 바와 같은 산화물로 형성하기 때문에, 저온 공정으로 용이하게 형성할 수 있다.
게이트절연층(GI10) 상에 제1소오스전극(S10), 공통드레인전극(D10) 및 제2소오스전극(S20)이 구비될 수 있다. 제1소오스전극(S10)은 제1산화물채널층(C10)의 일단에 접촉될 수 있고, 공통드레인전극(D10)은 제1산화물채널층(C10)의 타단 및 제2산화물채널층(C20)의 일단에 접촉될 수 있으며, 제2소오스전극(S20)은 제2산화물채널층(C20)의 타단에 접촉될 수 있다. 공통드레인전극(D10)은 제1산화물채널 층(C10)의 타단에 접촉된 제1드레인전극과 제2산화물채널층(C20)의 일단에 접촉된 제2드레인전극으로 분리될 수도 있다. 도시하지는 않았지만, 게이트절연층(GI10) 상에 제1 및 제2산화물채널층(C10, C20), 제1 및 제2소오스전극(S10, S20), 그리고 공통드레인전극(D10)을 덮는 보호층(passivation layer)이 더 구비될 수 있다. 상기 보호층은 실리콘산화물 및 실리콘질화물과 같은 절연층으로 형성할 수 있다.
도 1에서 제1바텀게이트(BG10), 게이트절연층(GI10), 제1산화물채널층(C10), 제1소오스전극(S10) 및 공통드레인전극(D10)은 제1트랜지스터(T10)를 구성할 수 있고, 제2바텀게이트(BG20), 게이트절연층(GI10), 제2산화물채널층(C20), 제2소오스전극(S20) 및 공통드레인전극(D10)은 제2트랜지스터(T20)를 구성할 수 있다. 제1 및 제2트랜지스터(T10, T20) 중 하나는 p-채널 트랜지스터이고, 다른 하나는 n-채널 트랜지스터이다. 따라서, 본 실시예의 반도체 소자는 상보성 소자일 수 있다.
도 1에서는 제1 및 제2산화물채널층(C10, C20) 상에 제1소오스전극(S10), 공통드레인전극(D10) 및 제2소오스전극(S20)이 형성되어 있지만, 이들의 위치 관계는 달라질 수 있다. 그 예가 도 2에 도시되어 있다.
도 2를 참조하면, 게이트절연층(GI10) 상에 서로 이격된 제1소오스전극(S10'), 공통드레인전극(D10') 및 제2소오스전극(S20')이 구비될 수 있다. 제1소오스전극(S10')과 공통드레인전극(D10') 사이의 게이트절연층(GI10) 상에 두 전극(S10', D10')에 접촉된 제1산화물채널층(C10')이 구비될 수 있다. 이와 유사하게, 공통드레인전극(D10')과 제2소오스전극(S20') 사이의 게이트절연층(GI10) 상에 두 전극(D10', S20')에 접촉된 제2산화물채널층(C20')이 구비될 수 있다. 제1 및 제2산화물채널층(C10', C20')은 각각 제1 및 제2바텀게이트(BG10, BG20)에 대응할 수 있고, 이들(C10', C20')의 물질은 도 1의 제1 및 제2산화물채널층(C10, C20)의 물질과 동일할 수 있다.
도 1 및 도 2는 트랜지스터(T10, T10', T20, T20')가 바텀게이트(bottom gate) 구조를 갖는 경우이지만, 다른 실시예에 따르면 트랜지스터가 탑게이트(top gate) 구조를 가질 수 있다. 그 예들이 도 3 및 도 4에 도시되어 있다.
도 3을 참조하면, 기판(SUB20) 상에 서로 이격된 제1 및 제2산화물채널층(C11, C22)이 구비될 수 있다. 제1산화물채널층(C11)의 양단에 각각 접촉된 제1소오스전극(S11) 및 공통드레인전극(D11)이 구비될 수 있다. 공통드레인전극(D11)은 제2산화물채널층(C22)의 일단에 접촉되도록 연장된 형태를 가질 수 있다. 제2산화물채널층(C22)의 타단에 접촉된 제2소오스전극(S22)이 구비될 수 있다. 기판(SUB20) 상에 상에 제1 및 제2산화물채널층(C11, C22), 제1 및 제2소오스전극(S11, S22), 그리고 공통드레인전극(D11)을 덮는 게이트절연층(GI20)이 구비될 수 있다. 게이트절연층(GI20) 상에 제1 및 제2탑게이트(TG10, TG20)가 구비될 수 있다. 제1탑게이트(TG10)는 제1산화물채널층(C11) 위쪽에 위치할 수 있고, 제2탑게이트(TG20)는 제2산화물채널층(C22) 위쪽에 위치할 수 있다.
도 3에서 제1 및 제2산화물채널층(C11, C22)과 제1소오스전극(S11), 공통드레인전극(D11) 및 제2소오스전극(S22)의 위치 관계는 도 4와 같이 변형될 수 있다.
도 4를 참조하면, 제1소오스전극(S11'), 공통드레인전극(D11') 및 제2소오스전극(S22')은 제1 및 제2산화물채널층(C11', C22')의 양단의 하면에 접촉될 수 있 다. 이들의 구조는 도 2를 참조하여 설명한 바와 유사하다.
도 2 내지 도 4에서 참조번호 T10', T11 및 T11'는 제1트랜지스터를 나타내고, 참조번호 T20', T22 및 T22'는 제2트랜지스터를 나타낸다. 제1트랜지스터(T10', T11, T11')와 제2트랜지스터(T20', T22, T22') 중 하나는 p형 산화물 박막트랜지스터이고, 다른 하나는 n형 산화물 박막트랜지스터일 수 있다. 따라서 본 실시예들에 따른 반도체 소자는 도 1의 소자와 유사하게 상보성 소자일 수 있다.
도 5 내지 도 8은 각각 도 1 내지 도 4에 대응하는 평면도일 수 있다.
도 5 및 도 6을 참조하면, 제1바텀게이트(BG10)와 제2바텀게이트(BG20)는 연결될 수 있다. 이와 유사하게, 도 7 및 도 8의 제1탑게이트(TG10)와 제2탑게이트(TG20)도 연결될 수 있다. 도 5 내지 도 8의 평면구조는 일례에 불과하고, 다양하게 변형될 수 있다.
도 5 내지 도 8의 반도체 소자는 인버터(inverter)일 수 있다. 이 경우, 도 5 내지 도 8의 반도체 소자의 구성요소와 여러 단자들(VDD, Vin, Vout, VSS) 간의 연결관계가 각 도면에 도시되어 있다. 이때, 제1산화물채널층(C10, C10', C11, C11')을 p형 산화물층으로, 제2산화물채널층(C20, C20', C22, C22')을 n형 산화물층으로 가정하였다.
도 5를 참조하면, 제1 및 제2바텀게이트(BG10, BG20)는 입력단자(Vin)에 연결될 수 있고, 제1소오스전극(S10)은 전원단자(VDD)에 연결될 수 있다. 공통드레인전극(D10)은 출력단자(Vout)에 연결될 수 있고, 제2소오스전극(S20)은 접지단자(VSS)에 연결될 수 있다. 이러한 연결관계는 도 6 내지 도 8에서도 유사할 수 있 다. 만약, 제1산화물채널층(C10, C10', C11, C11')이 n형 산화물층이고, 제2산화물채널층(C20, C20', C22, C22')이 p형 산화물층인 경우, 도 5 내지 도 8에서 제1소오스전극(S10, S10', S11, S11')은 접지단자(VSS)에, 제2소오스전극(S20, S20', S22, S22')은 전원단자(VDD)에 연결될 수 있다.
도 5 내지 도 8의 소자는 상보성 인버터일 수 있기 때문에, 두 개의 n형 산화물 박막트랜지스터를 갖는 E/E(enhancement/enhancement) 모드 또는 E/D(enhancement/depletion) 모드 인버터 보다 우수한 특성을 가질 수 있다. 예컨대, 본 실시예들에 따른 상보성 인버터의 전류 소모량은 E/E 모드 및 E/D 모드 인버터보다 월등히 작을 수 있다.
도 9 및 도 10은 각각 도 5 및 도 7의 변형예를 보여준다. 도 5의 구조가 도 9와 같이 변형된 것과 유사하게 도 6의 구조도 변형될 수 있고, 도 7의 구조가 도 10과 같이 변형된 것과 유사하게 도 8의 구조도 변형될 수 있다. 이는 이하에서 설명하는 다른 실시예에 따른 인버터에 대해서도 마찬가지이다.
도 11은 본 발명의 다른 실시예에 따른 반도체 소자를 보여준다.
도 11을 참조하면, 제1트랜지스터(T10)는 도 1의 제1트랜지스터(T10)와 동일한 구조를 가질 수 있고, 제2트랜지스터(T20')는 도 2의 제2트랜지스터(T20')와 동일한 구조를 가질 수 있다. 참조번호 D12는 제1 및 제2트랜지스터(T10, T20')의 공통드레인전극을 나타낸다.
도 12는 본 발명의 다른 실시예에 따른 반도체 소자를 보여준다.
도 12를 참조하면, 제1트랜지스터(T11)는 도 3의 제1트랜지스터(T11)와 동일 한 구조를 가질 수 있고, 제2트랜지스터(T22')는 도 4의 제2트랜지스터(T22')와 동일한 구조를 가질 수 있다. 참조번호 D12'는 제1 및 제2트랜지스터(T11, T22')의 공통드레인전극을 나타낸다.
도 11 및 도 12의 제1트랜지스터(T10, T11)의 소오스전극 및 드레인전극은 그에 대응하는 채널층 상면에 접촉되고, 제2트랜지스터(T20', T22')의 소오스전극 및 드레인전극은 그에 대응하는 채널층 양단의 하면에 접촉된 것이라 할 수 있다.
도 13 및 도 14는 각각 도 11 및 도 12에 대응하는 평면도일 수 있다.
도 13 및 도 14의 반도체 소자는 인버터일 수 있고, 이 경우, 도 13 및 도 14의 반도체 소자의 구성요소와 여러 단자들(VDD, Vin, Vout, VSS) 간의 연결관계의 일례가 각 도면에 도시되어 있다. 이 연결관계는 도 5 내지 도 8에서의 그것과 유사할 수 있다.
도 15는 본 발명의 다른 실시예에 따른 반도체 소자를 보여준다. 본 실시예는 도 11의 구조에서 변형된 것이다. 보다 구체적으로 설명하면, 도 15의 구조는 도 11에서 제2트랜지스터(T20')가 탑게이트 구조로 변형된 것이다.
도 15를 참조하면, 제2트랜지스터(T22a)는 제2산화물채널층(C20') 위쪽에 구비된 제2탑게이트(TG20)를 포함할 수 있다. 제2산화물채널층(C20')과 제2탑게이트(TG20) 사이에 제2게이트절연층(GI11)이 구비될 수 있다.
도 16은 본 발명의 다른 실시예에 따른 반도체 소자를 보여준다. 본 실시예는 도 11의 구조에서 변형된 것이다. 보다 구체적으로 설명하면, 도 16의 구조는 도 11에서 제1트랜지스터(T10)가 탑게이트 구조로 변형된 것이다.
도 16을 참조하면, 제1트랜지스터(T11a)는 제1산화물채널층(C10) 위쪽에 구비된 제1탑게이트(TG10)를 포함할 수 있다. 제1산화물채널층(C10)과 제1탑게이트(TG10) 사이에 제2게이트절연층(GI11)이 구비될 수 있다.
도 1 내지 도 16의 구조 각각에서 두 트랜지스터 중 적어도 하나는 듀얼게이트 구조를 가질 수 있다. 그 일례가 도 17에 도시되어 있다. 도 17은 도 15의 구조에서 변형된 것이다.
도 17을 참조하면, 제1트랜지스터(TT1) 및 제2트랜지스터(TT2)는 듀얼게이트 구조를 가질 수 있다. 제1트랜지스터(TT1)는 도 15의 제1트랜지스터(T10)에 제1탑게이트(TG10)가 부가된 구조일 수 있다. 제2트랜지스터(TT2)는 도 15의 제2트랜지스터(T22a)에 제2바텀게이트(BG20)가 부가된 구조일 수 있다.
도 18은 본 발명의 다른 실시예에 따른 반도체 소자를 보여준다.
도 18을 참조하면, 기판(SUB100) 상에 제1 및 제2바텀게이트(BG100, BG200)가 구비될 수 있고, 제1 및 제2바텀게이트(BG100, BG200)를 덮는 게이트절연층(GI100)이 구비될 수 있다. 게이트절연층(GI100) 상에 제1 및 제2산화물채널층(C100, C200)이 구비될 수 있다. 제1 및 제2산화물채널층(C100, C200)은 각각 도 1의 제1 및 제2산화물채널층(C10, C20)에 대응될 수 있고, 제1 및 제2바텀게이트(BG100, BG200) 위쪽에 구비될 수 있다. 게이트절연층(GI100) 상에 제1산화물채널층(C100)의 양단 각각에 접촉된 제1물질층(M1)이 구비될 수 있다. 제2산화물채널층(C200)의 양단 각각에 접촉된 제2물질층(M2)이 구비될 수 있다. 제2물질층(M2)은 제1물질층(M1) 상에도 구비될 수 있다. 제1산화물채널층(C100) 일단의 제1 및 제2 물질층(M1, M2)은 제1소오스전극(S100)을 구성할 수 있고, 제1산화물채널층(C100) 타단의 제1물질층(M1) 및 그 위에서 제2산화물채널층(C200)의 일단까지 연장된 제2물질층(M2)은 공통드레인전극(D100)을 구성할 수 있다. 제2산화물채널층(C200) 타단의 제2물질층(M2)은 제2소오스전극(S200)일 수 있다. 참조번호 T100 및 T200은 제1 및 제2트랜지스터를 나타낸다. 이와 같이, 본 실시예에서는 제1산화물채널층(C100)에 접촉되는 전극 물질(제1물질층(M1))과 제2산화물채널층(C200)에 접촉되는 전극 물질(제2물질층(M2))이 서로 다를 수 있다.
도 18에서 공통드레인전극(D100)은 두 개의 드레인전극으로 분리될 수 있다. 즉, 공통드레인전극(D100)은 제1트랜지스터(T100) 영역의 제1드레인전극과 제2트랜지스터(T200) 영역의 제2드레인전극으로 분리될 수 있다. 이때, 상기 제1드레인전극은 제1물질층(M1)과 제2물질층(M2)의 이중층 구조를 포함할 수 있고, 상기 제2드레인전극은 제2물질층(M2)으로 구성된 단층 구조를 가질 수 있다. 상기 제1 및 제2드레인전극이 서로 접촉되어 공통드레인전극(D100)을 구성한다고 볼 수 있다.
도 19는 본 발명의 다른 실시예에 따른 반도체 소자를 보여준다.
도 19를 참조하면, 기판(SUB100)에서 게이트절연층(GI100)까지 도 18과 동일한 구조를 가질 수 있다. 제1바텀게이트(BG100) 위쪽의 게이트절연층(GI100) 상에 제1산화물채널층(C100)이 구비될 수 있다. 게이트절연층(GI100) 상에 제1산화물채널층(C100)의 양단 상면에 접촉된 제1소오스전극(S100') 및 공통드레인전극(D100')이 구비될 수 있다. 공통드레인전극(D100')은 제2바텀게이트(BG200) 일단의 위쪽까지 연장된 형태를 가질 수 있다. 공통드레인전극(D100')과 소정 간격을 두고 제2소 오스전극(S200')이 구비될 수 있다. 공통드레인전극(D100')과 제2소오스전극(S200') 사이의 게이트절연층(GI100) 상에, 즉, 제2바텀게이트(BG200) 위쪽의 게이트절연층(GI100) 상에 제2산화물채널층(C200')이 구비될 수 있다. 제2산화물채널층(C200')의 양단 하면은 각각 공통드레인전극(D100') 및 제2소오스전극(S200')에 접촉될 수 있다. 제1소오스전극(S100'), 공통드레인전극(D100') 및 제2소오스전극(S200')은 적어도 두 개의 물질층이 적층된 다층 구조를 가질 수 있다. 예컨대, 제1소오스전극(S100'), 공통드레인전극(D100') 및 제2소오스전극(S200')은 제1 및 제2물질층(M1', M2')이 적층된 이중층 구조를 가질 수 있다. 따라서 제1산화물채널층(C100)의 양단 상면은 제1물질층(M1')과 접촉될 수 있고, 제2산화물채널층(C200')의 양단 하면은 제2물질층(M2')과 접촉될 수 있다. 참조번호 T100' 및 T200'는 제1 및 제2트랜지스터를 나타낸다. 경우에 따라서는, 제1트랜지스터(T100') 영역에서는 제2물질층(M2')이 구비되지 않을 수 있고, 제2트랜지스터(T200') 영역에서는 제1물질층(M1')이 구비되지 않을 수 있다.
도 18 및 도 19의 구조는 다양하게 변형될 수 있다. 예컨대, 도 18 및 도 19 각각에서 두 트랜지스터 중 적어도 하나는 탑게이트 구조 또는 듀얼게이트 구조로 변형될 수 있다.
도 20a 내지 도 20c는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 보여준다.
도 20a를 참조하면, 기판(SUB10) 상에 제1 및 제2바텀게이트(BG10, BG20)를 형성하고, 이들(BG10, BG20)을 덮는 게이트절연층(GI10)를 형성할 수 있다. 제1바 텀게이트(BG10) 위쪽의 게이트절연층(GI10) 상에 제1도전형 제1산화물채널층(C10)을 형성할 수 있다. 다음, 게이트절연층(GI10) 상에 제1산화물채널층(C10)을 덮는 제2도전형 제2산화물채널물질층(C20a)을 형성할 수 있다.
제2산화물채널물질층(C20a)을 패터닝하여, 도 20b에 도시된 바와 같이, 제2바텀게이트(BG20) 위쪽에 제2산화물채널층(C20)을 형성할 수 있다. 제2산화물채널물질층(C20a)을 패터닝할 때, 제1산화물채널층(C10)은 손상되지 않을 수 있다. 즉, 본 실시예의 방법은 제1산화물채널층(C10)의 물질과 제2산화물채널층(C20)의 물질 간에 식각 선택성(etch selectivity)이 있는 경우에 가능할 수 있다. 제1산화물채널층(C10)의 물질과 제2산화물채널층(C20)의 물질은 도 1을 참조하여 설명한 바와 같지만, 두 물질간 식각 선택성이 있는 경우에 본 실시예의 방법을 적용할 수 있다.
도 20c를 참조하면, 게이트절연층(GI10) 상에 제1소오스전극(S10), 공통드레인전극(D10) 및 제2소오스전극(S20)을 형성할 수 있다. 제1소오스전극(S10) 및 공통드레인전극(D10)은 제1산화물채널층(C10)의 양단에 각각 접촉될 수 있다. 공통드레인전극(D10)은 제2산화물채널층(C20)의 일단에 접촉되도록 연장된 형태를 가질 수 있다. 제2소오스전극(S20)은 제2산화물채널층(C20)의 타단에 접촉될 수 있다. 도시하지는 않았지만, 게이트절연층(GI10) 상에 제1 및 제2산화물채널층(C10, C20), 제1 및 제2소오스전극(S10, S20), 그리고 공통드레인전극(D10)을 덮는 보호층을 더 형성할 수 있다. 상기 보호층은 실리콘산화물 및 실리콘질화물과 같은 절연층으로 형성할 수 있다. 다음, 기판 결과물을 소정 온도에서 어닐링(annealing) 할 수 있다. 본 실시예는 도 1의 구조를 제조하는 방법일 수 있다.
p형 산화물채널층의 물질과 n형 산화물채널층의 물질 간에 식각 선택성이 있는 경우, 도 20a 내지 도 20c와 유사한 방법을 이용해서, 도 2 내지 도 4의 구조를 제조할 수 있다. 예컨대, 도 2의 구조의 경우, 게이트절연층(GI10) 상에 제1소오스전극(S10'), 공통드레인전극(D10') 및 제2소오스전극(S20')을 형성한 후, 제1소오스전극(S10')과 공통드레인전극(D10')에 접촉된 제1산화물채널층(C10')을 형성하고, 공통드레인전극(D10')과 제2소오스전극(S20')에 접촉된 제2산화물채널층(C20')을 형성할 수 잇다.
하지만, p형 산화물채널층의 물질과 n형 산화물채널층의 물질 간에 식각 선택성이 없는 경우라도, 리프트-오프(lift-off) 공정을 이용하면, 도 20b의 구조를 얻을 수 있다. 보다 자세하게 설명하면, 도 21에 도시된 바와 같이, 게이트절연층(GI10) 상에 제1산화물채널층(10)을 덮되, 제2산화물채널층 형성영역을 노출시키는 개구부를 갖는 감광막(PR1)을 형성한 후, 감광막(PR1) 및 상기 제2산화물채널층 형성영역 상에 제2산화물채널물질층(20a)을 형성할 수 있다. 다음, 감광막(PR1)과 그 위에 구비된 제2산화물채널물질층(20a)을 제거하면, 상기 제2산화물채널층 형성영역에만 제2산화물채널물질층(20a)이 잔류될 수 있다. 그 결과 도 20b와 유사한 구조를 얻을 수 있다.
도 22a 내지 도 22c는 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법을 보여준다.
도 22a를 참조하면, 도 20a와 유사한 방법으로 기판(SUB10) 상에 제1 및 제2 바텀게이트(BG10, BG20), 게이트절연층(GI10), 그리고, 제1도전형의 제1산화물채널층(C10)을 형성할 수 있다. 다음, 게이트절연층(GI10) 상에 소오스/드레인전극층(SD1)을 형성할 수 있다. 소오스/드레인전극층(SD1)은 서로 이격된 제1 및 제2층(1, 2)을 포함할 수 있다. 제1층(1)은 제1산화물채널층(C10)을 덮으면서 제2바텀게이트(BG20)의 일단 위쪽까지 연장될 수 있다. 제2층(2)은 제2바텀게이트(BG20)의 타단 위쪽에서 상기 타단의 외측으로 연장될 수 있다.
도 22b를 참조하면, 제2바텀게이트(BG20) 위쪽의 게이트절연층(GI10) 상에 제1 및 제2층(1, 2)에 접촉된 제2도전형의 제2산화물채널층(C20')을 형성할 수 있다. 제2산화물채널층(C20')을 형성할 때, 제1산화물채널층(C10)은 제1층(1)으로 덮여 있다. 따라서, 본 실시예의 방법은 제1산화물채널층(C10)의 물질과 제2산화물채널층(C20')의 물질 간에 식각 선택성이 없는 경우에 적용될 수 있다.
제1층(1)을 패터닝하여, 도 22c에 도시된 바와 같이, 제1산화물채널층(C10)의 양단에 각각 접촉된 제1소오스전극(S10) 및 공통드레인전극(D12)을 형성할 수 있다. 제2층(2)은 제2소오스전극(S20')이라 할 수 있다. 도시하지는 않았지만, 게이트절연층(GI10) 상에 제1 및 제2산화물채널층(C10, C20'), 제1 및 제2소오스전극(S10, S20'), 그리고 공통드레인전극(D12)을 덮는 보호층을 더 형성할 수 있고, 그 결과물을 소정 온도로 어닐링할 수 있다. 본 실시예는 도 11의 구조를 제조하는 방법일 수 있다.
p형 산화물채널층의 물질과 n형 산화물채널층의 물질 간에 식각 선택성이 없는 경우, 도 22a 내지 도 22c와 유사한 방법을 이용해서, 도 12 및 도 15 내지 도 17의 구조를 제조할 수 있다.
도 23a 내지 도 23c는 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법을 보여준다.
도 23a를 참조하면, 기판(SUB100) 상에 제1 및 제2바텀게이트(BG100, BG200)를 형성할 수 있고, 제1 및 제2바텀게이트(BG100, BG200)를 덮는 게이트절연층(GI100)이 형성할 수 있다. 게이트절연층(GI100) 상에 제1 및 제2산화물채널층(C100, C200)을 형성할 수 있다. 제1 및 제2산화물채널층(C100, C200)은 각각 도 1의 제1 및 제2산화물채널층(C10, C20)에 대응될 수 있고, 제1 및 제2바텀게이트(BG100, BG200) 위쪽에 형성할 수 있다. 게이트절연층(GI100) 상에 제1산화물채널층(C100)을 덮는 제1물질층(M1)을 형성할 수 있다.
도 23b를 참조하면, 게이트절연층(GI100) 상에 제1물질층(M1)과 제2산화물채널층(C200)을 덮는 제2물질층(M2)을 형성할 수 있다.
제2물질층(M2) 및 제1물질층(M1)을 패터닝하여, 도 23c에 도시된 바와 같이, 제1소오스전극(S100), 공통드레인전극(D100) 및 제2소오스전극(S200)을 형성할 수 있다. 이들(S100, D100, S200)의 구조는 도 18을 참조하여 설명한 바와 유사할 수 있다. 도 23b에서 제2물질층(M2) 및 제1물질층(M1)은 동일한 식각 공정으로 함께 패터닝하거나, 서로 다른 식각 공정으로 개별적으로 패터닝할 수도 있다.
도 24a 내지 도 24d는 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법을 보여준다.
도 24a를 참조하면, 도 23a와 유사하게 기판(SUB100) 상에 제1 및 제2바텀게 이트(BG100, BG200)와 게이트절연층(GI100)을 형성할 수 있다. 제1바텀게이트(BG100) 위쪽의 게이트절연층(GI100) 상에 제1산화물채널층(C100)을 형성할 수 있다. 게이트절연층(GI100) 상에 제1산화물채널층(C100)을 덮는 제1물질층(M1')을 형성하고, 제1물질층(M1') 상에 제2물질층(M2')을 형성할 수 있다.
제2물질층(M2') 및 제1물질층(M1')을 1차 패터닝하여, 도 24b에 도시된 바와 같이, 제2바텀게이트(BG200) 위쪽에 제1개구부(H1)를 형성할 수 있다. 즉, 상기 1차 패터닝에 의해 제1 및 제2물질층(M1', M2')의 적층 구조는 제2바텀게이트(BG200) 양측으로 분리된 두 부분으로 나눠질 수 있다.
도 24c를 참조하면, 제2바텀게이트(BG200) 위쪽의 게이트절연층(GI100) 상에 제2산화물채널층(C200')을 형성할 수 있다. 제2산화물채널층(C200') 양단의 하면은 제2물질층(M2')에 접촉될 수 있다.
다음, 제2물질층(M2') 및 제1물질층(M1')을 2차 패터닝하여, 도 24d에 도시된 바와 같이, 제1산화물채널층(C100)의 양단에 접촉된 제1소오스전극(S100') 및 공통드레인전극(D100')을 형성할 수 있다. 공통드레인전극(D100')의 제2물질층(M2')은 제2산화물채널층(C200')의 일단 하면에 접촉될 수 있다. 제2산화물채널층(C200')의 타단 하면에 접촉된 제2물질층(M2') 및 그 아래의 제1물질층(M1')은 제2소오스전극(S200')을 구성할 수 있다. 도시하지는 않았지만, 제1 및 제2산화물채널층(C100, C200')와 제2물질층(M2) 상에 보호층을 더 형성할 수 있고, 그 결과물을 소정 온도로 어닐링할 수 있다.
도 24a 내지 도 24d의 방법은 제1산화물채널층(C100)의 물질과 제2산화물채 널층(C200')의 물질 간에 식각 선택성이 없는 경우에 적용될 수 있다.
이상에서 설명한 본 발명의 실시예들에 따른 반도체 소자는 다양한 회로에 기본 요소로 사용될 수 있다. 예컨대, 본 발명의 실시예에 따른 반도체 소자는 전술한 인버터(inverter)에 적용될 수 있고, 그 밖에도, NAND 소자, NOR 소자, 인코더(encoder), 디코더(decorder), MUX(multiplexer), DEMUX(de multiplexer) 및 센스 엠프(sense amplifier) 등 다양한 논리 소자의 기본 요소로 이용될 수 있다. 또한 본 발명의 실시예에 따른 인버터 및 그 밖의 논리 소자들은 액정표시장치나 유기발광표시장치 및 메모리소자 등 다양한 분야에 적용될 수 있다. 특히, 본 발명의 실시예에 따른 반도체 소자의 트랜지스터는 산화물 박막트랜지스터이기 때문에, 저온 공정으로 용이하게 형성할 수 있고, 우수한 이동도 특성을 갖는 등 다양한 이점이 있다. 예컨대, 본 발명의 실시예에 따른 인버터 및 그 밖의 논리 소자들은 1D(diode)-1R(resistor) 다층 교차점 메모리 소자와 같이 저온 공정으로 형성가능한 3차원 적층 메모리의 주변소자로서 용이하게 적용될 수 있다.
이하에서는, 본 발명의 실시예에 따른 반도체 소자를 포함하는 NAND 소자 및 NOR 소자에 대해 보다 구체적으로 설명한다.
도 25 내지 도 27은 본 발명의 실시예들에 따른 NAND 소자의 평면구조를 보여준다. 본 실시예들에 따른 NAND 소자는 두 개의 p형 산화물 박막트랜지스터와 두 개의 n형 산화물 박막트랜지스터를 포함할 수 있다. 상기 두 개의 p형 산화물 박막트랜지스터는 서로 병렬로 연결될 수 있고, 공통드레인전극을 가질 수 있다. 상기 두 개의 n형 산화물 박막트랜지스터는 상기 공통드레인전극에 직렬로 연결될 수 있 다.
도 25를 참조하면, Y축 방향으로 뻗어 있는 제1 및 제2바텀게이트(BG1, BG2)이 구비될 수 있다. 제1 및 제2바텀게이트(BG1, BG2)을 덮는 게이트절연층(미도시)이 구비될 수 있다. 상기 게이트절연층 상에 제1 및 제2산화물채널층(C1, C2)이 구비될 수 있다. 제1 및 제2산화물채널층(C1, C2) 중 하나, 예컨대, 제1산화물채널층(C1)은 p형일 수 있고, 다른 하나, 예컨대, 제2산화물채널층(C2)은 n형일 수 있다. 제1 및 제2산화물채널층(C1, C2)의 물질은 도 1의 제1 및 제2산화물채널층(C10, C20)과 동일할 수 있다. 제1 및 제2산화물채널층(C1, C2)은 서로 이격하여 제1 및 제2바텀게이트(BG1, BG2)를 가로지르도록 구비될 수 있다. 제1산화물채널층(C1)의 양단에 접촉된 제1 및 제2소오스전극(SS1, SS2)이 구비될 수 있고, 제1산화물채널층(C1)의 중앙부에 접촉된 공통드레인전극(DD1)이 구비될 수 있다. 제1 및 제2소오스전극(SS1, SS2)은 서로 연결될 수 있고, 공통드레인전극(DD1)은 제2산화물채널층(C2)의 일단에 접촉되도록 연장될 수 있다. 제2산화물채널층(C2)의 타단에 접촉된 제3소오스전극(SS3)이 구비될 수 있다. 제2산화물채널층(C2)의 중앙부에 접촉된 제1연결배선(CC1)이 구비될 수 있다. 제1연결배선(CC1)은 제1콘택플러그(CP1)에 의해 제1바텀게이트(BG1)에 연결될 수 있다. 제1연결배선(CC1)과 동일 높이에 제2바텀게이트(BG2)에 접촉된 제2연결배선(CC2)이 더 구비될 수 있다. 제2연결배선(CC2)과 제2바텀게이트(BG2)은 제2콘택플러그(CP2)에 의해 연결될 수 있다.
제1바텀게이트(BG1)는 제1입력단자(Vin1)에 연결될 수 있고, 제2연결배선(CC2)은 제2입력단자(Vin2)에 연결될 수 있다. 제1 및 제2소오스전극(SS1, SS2) 은 전원단자(VDD)에 연결될 수 있고, 공통드레인전극(DD1)은 출력단자(Vout)에 연결될 수 있다. 제3소오스전극(SS3)은 접지단자(VSS)에 연결될 수 있다. 제1연결배선(CC1)은 제1입력단자(Vin1)를 통해 인력되는 게이트전압을 제2산화물채널층(C2)의 중앙부에 인가하여 그의 저항을 낮추는 역할을 할 수 있다. 따라서, 제1연결배선(CC1)에 의해 본 소자의 동작특성이 향상될 수 있다.
제1연결배선(CC1)은 제1바텀게이트(BG1)가 아닌 제2바텀게이트(BG2)에 연결될 수도 있다. 그 예가 도 26에 도시되어 있다.
도 26을 참조하면, 제1연결배선(CC11)이 제1콘택플러그(CP11)에 의해 제2바텀게이트(BG2)에 연결된다. 이를 제외한 나머지 구성은 도 25와 동일할 수 있다. 이 경우에, 제1연결배선(CC11)은 제2입력단자(Vin2)를 통해 인력되는 게이트전압을 제2산화물채널층(C2)의 중앙부에 인가하여 그의 저항을 낮추는 역할을 할 수 있다.
도 25 및 도 26에서는 제1연결배선(CC1, CC11)을 사용하여 제2산화물채널층(C2)의 중앙부의 저항을 낮추었지만, 다른 방법도 가능하다. 예컨대, 제1연결배선(CC1, CC11)을 사용하지 않고, 도 27에 도시된 바와 같이, 제2산화물채널층(C2)의 중앙부에 n+ 영역(n1)을 형성함으로써, 그 저항을 낮출 수도 있다.
도 28은 도 25 내지 도 27의 NAND 소자의 회로구성을 보여준다.
도 28을 참조하면, 두 개의 p형 산화물 박막트랜지스터(pTFT1, pTFT2)가 병렬로 연결될 수 있고, 두 개의 p형 산화물 박막트랜지스터(pTFT1, pTFT2)의 공통드레인에 두 개의 n형 산화물 박막트랜지스터(nTFT1, nTFT2)가 직렬로 연결될 수 있다. NAND 소자의 구성요소와 여러 단자들(VDD, Vin, Vout, VSS) 간의 연결관계는 도 25에 도시한 바와 동일할 수 있다.
도 29 내지 도 31은 본 발명의 실시예들에 따른 NOR 소자의 평면구조를 보여준다. 본 실시예들에 따른 NOR 소자는 두 개의 p형 산화물 박막트랜지스터와 두 개의 n형 산화물 박막트랜지스터를 포함할 수 있다. 상기 두 개의 n형 산화물 박막트랜지스터는 서로 병렬로 연결될 수 있고, 공통드레인전극을 가질 수 있다. 상기 두 개의 p형 산화물 박막트랜지스터는 상기 공통드레인전극에 직렬로 연결될 수 있다.
도 29를 참조하면, Y축 방향으로 뻗어 있는 제1 및 제2바텀게이트(BG1', BG2')이 구비될 수 있다. 제1 및 제2바텀게이트(BG1', BG2')을 덮는 게이트절연층(미도시)이 구비될 수 있다. 상기 게이트절연층 상에 제1 및 제2산화물채널층(C1', C2')이 구비될 수 있다. 제1 및 제2산화물채널층(C1', C2') 중 하나, 예컨대, 제1산화물채널층(C1')은 p형일 수 있고, 다른 하나, 예컨대, 제2산화물채널층(C2')은 n형일 수 있다. 제1 및 제2산화물채널층(C1', C2')의 물질은 도 1의 제1 및 제2산화물채널층(C10, C20)과 동일할 수 있다. 제1 및 제2산화물채널층(C1', C2')은 서로 이격하여 제1 및 제2바텀게이트(BG1', BG2')를 가로지르도록 구비될 수 있다. 제2산화물채널층(C2')의 양단에 접촉된 제1 및 제2소오스전극(SS1', SS2')이 구비될 수 있고, 제2산화물채널층(C2')의 중앙부에 접촉된 공통드레인전극(DD1')이 구비될 수 있다. 제1 및 제2소오스전극(SS1', SS2')은 서로 연결될 수 있고, 공통드레인전극(DD1')은 제1산화물채널층(C1)의 일단에 접촉되도록 연장될 수 있다. 제1산화물채널층(C1')의 타단에 접촉된 제3소오스전극(SS3')이 구비될 수 있다. 제1산화물채널층(C1')의 중앙부에 접촉된 제1연결배선(CC1')이 구비될 수 있다. 제1연결 배선(CC1')은 제1콘택플러그(CP1')에 의해 제1바텀게이트(BG1')에 연결될 수 있다. 제1연결배선(CC1')과 동일 높이에 제2바텀게이트(BG2')에 접촉된 제2연결배선(CC2')이 더 구비될 수 있다. 제2연결배선(CC2')과 제2바텀게이트(BG2')은 제2콘택플러그(CP2')에 의해 연결될 수 있다.
제1바텀게이트(BG1')는 제2입력단자(Vin2)에 연결될 수 있고, 제2연결배선(CC2')은 제1입력단자(Vin1)에 연결될 수 있다. 제1 및 제2소오스전극(SS1', SS2')은 전원단자(VDD)에 연결될 수 있고, 공통드레인전극(DD1')은 출력단자(Vout)에 연결될 수 있다. 제3소오스전극(SS3')은 접지단자(VSS)에 연결될 수 있다. 제1연결배선(CC1')은 제2입력단자(Vin2)를 통해 인력되는 게이트전압을 제1산화물채널층(C1')의 중앙부에 인가하여 그의 저항을 낮추는 역할을 할 수 있다. 따라서, 제1연결배선(CC1')에 의해 본 소자의 동작특성이 향상될 수 있다.
제1연결배선(CC1')은 제1바텀게이트(BG1')가 아닌 제2바텀게이트(BG2')에 연결될 수도 있다. 그 예가 도 30에 도시되어 있다.
도 30을 참조하면, 제1연결배선(CC11')이 제1콘택플러그(CP11')에 의해 제2바텀게이트(BG2')에 연결된다. 이를 제외한 나머지 구성은 도 29와 동일할 수 있다. 이 경우에, 제1연결배선(CC11')은 제1입력단자(Vin1)를 통해 인력되는 게이트전압을 제1산화물채널층(C1')의 중앙부에 인가하여 그의 저항을 낮추는 역할을 할 수 있다.
도 29 및 도 30에서는 제1연결배선(CC1', CC11')을 사용하여 제1산화물채널층(C1')의 중앙부의 저항을 낮추었지만, 다른 방법도 가능하다. 예컨대, 제1연결배 선(CC1', CC11')을 사용하지 않고, 도 31에 도시된 바와 같이, 제1산화물채널층(C1')의 중앙부에 p+ 영역(p1)을 형성함으로써, 그 저항을 낮출 수도 있다.
도 32는 도 29 내지 도 31의 NOR 소자의 회로구성을 보여준다.
도 32을 참조하면, 두 개의 n형 산화물 박막트랜지스터(nTFT11, nTFT22)가 병렬로 연결될 수 있고, 두 개의 n형 산화물 박막트랜지스터(nTFT11, nTFT22)의 공통드레인에 두 개의 p형 산화물 박막트랜지스터(pTFT11, pTFT22)가 직렬로 연결될 수 있다. NOR 소자의 구성요소와 여러 단자들(VDD, Vin, Vout, VSS) 간의 연결관계는 도 29에 도시한 바와 동일할 수 있다.
도 25 내지 도 27 및 도 29 내지 도 31은 바텀게이트 구조의 트랜지스터를 포함하는 NAND 및 NOR 소자에 대한 것이지만, 탑게이트 또는 듀얼게이트 구조를 갖는 트랜지스터를 포함하는 NAND 및 NOR 소자도 구현할 수 있다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 구체적인 실시예의 예시로서 해석되어야 한다. 예들 들어, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 본 발명의 실시예들에 따른 소자의 구성요소 및 구조는 각각 다양화 및 변형될 수 있음을 알 수 있을 것이다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
도 1 내지 도 4는 본 발명의 실시예들에 따른 반도체 소자의 단면도이다.
도 5 내지 도 8은 각각 도 1 내지 도 4의 반도체 소자의 평면도이다.
도 9 및 도 10은 각각 본 발명의 실시예에 따른 도 5 및 도 7의 변형예이다.
도 11 및 도 12는 본 발명의 다른 실시예들에 따른 반도체 소자의 단면도이다.
도 13 및 도 14는 각각 도 11 및 도 12의 반도체 소자의 평면도이다.
도 15 내지 도 19는 본 발명의 다른 실시예들에 따른 반도체 소자의 단면도이다.
도 20a 내지 도 20c는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 보여주는 단면도이다.
도 21은 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법을 보여주는 단면도이다.
도 22a 내지 도 22c는 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법을 보여주는 단면도이다.
도 23a 내지 도 23c는 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법을 보여주는 단면도이다.
도 24a 내지 도 24d는 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법을 보여주는 단면도이다.
도 25 내지 도 27은 본 발명의 실시예들에 따른 NAND 소자의 평면도이다.
도 28은 도 25 내지 도 27의 NAND 소자의 회로도이다.
도 29 내지 도 31은 본 발명의 실시예들에 따른 NOR 소자의 평면도이다.
도 32는 도 29 내지 도 31의 NOR 소자의 회로도이다.
* 도면의 주요 부분에 대한 부호설명 *
BG10, BG20, TG10, TG20 : 게이트
C10, C10', C11, C11' : 제1산화물채널층
C20, C20', C22, C22' : 제2산화물채널층
D10, D10', D11, D11', D12 : 드레인전극
S10, S10', S11, S11', S20, S20', S22, S22' : 소오스전극
GI10, GI11, GI20, GI100 : 게이트절연층
T10, T10', T11, T11a, T11', T100, T100', TT1 : 제1트랜지스터
T20, T20', T22, T22a, T22', T200, T200', TT2 : 제2트랜지스터
H1 : 제1개구부 M1, M1' : 제1물질층
M2, M2' : 제2물질층 n1 : n+ 영역
p1 : p+ 영역 PR1 : 감광막
SUB10, SUB20 : 기판 VDD : 전원단자
Vin : 입력단자 Vout : 출력단자
VSS : 접지단자
Claims (7)
- 제1소오스, 제1드레인, 제1채널층 및 제1게이트를 포함하는 제1박막트랜지스터 및 제2소오스, 제2드레인, 제2채널층 및 제2게이트를 포함하는 제2박막트랜지스터를 구비하는 반도체 소자의 제조방법에 있어서,하부층 상에 제1도전형 산화물로 상기 제1채널층을 형성하는 단계;상기 하부층 상에 상기 제1채널층을 덮는 제1전극층 및 상기 제1전극층과 이격된 제2전극층을 형성하는 단계;상기 제1 및 제2전극층 사이의 상기 하부층 상에 제2도전형 산화물로 상기 제1 및 제2전극층에 접촉된 상기 제2채널층을 형성하는 단계; 및상기 제1전극층을 패터닝하는 단계;를 포함하고,상기 제2전극층은 상기 제2소오스이고, 상기 제1전극층의 패터닝에 의해 상기 제1소오스, 상기 제1드레인 및 상기 제2드레인이 형성되는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 제1 및 제2전극층은 단층 구조로 형성하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 제1 및 제2전극층은 다층 구조로 형성하는 반도체 소자의 제조방법.
- 제 3 항에 있어서,상기 제1 및 제2전극층은 동일한 적층 구조를 갖는 반도체 소자의 제조방법.
- 제 3 항 또는 제 4 항에 있어서,상기 제1 및 제2전극층은 이중층인 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 제1게이트는 상기 제1채널층의 위 또는 아래쪽에 형성하고,상기 제2게이트는 상기 제2채널층의 위 또는 아래쪽에 형성하는 반도체 소자의 제조방법.
- 제 1 항 또는 제 6 항에 있어서,상기 제1 및 제2박막트랜지스터 중 적어도 하나는 다른 게이트를 더 포함하는 듀얼 게이트 구조로 형성하는 반도체 소자의 제조방법.
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