TWI835908B - 標準單元 - Google Patents

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Abstract

本發明提供包含標準單元的積體電路裝置。標準單元可包含具有第一導電型的第一垂直場效電晶體（VFET）及具有第二導電型的第二VFET。第一VFET可包含第一頂部源極/汲極區、第一溝道區以及第一底部源極/汲極區。第二VFET可包含第二頂部源極/汲極區、第二溝道區以及第二底部源極/汲極區。標準單元亦可包含導電線，導電線電連接至第一頂部源極/汲極區或第一底部源極/汲極區且電連接至第二底部源極/汲極區。標準單元可經組態以經由導電線輸出其輸出信號。

Description

標準單元
本揭露內容大體上是關於電子件領域，且更特定而言，是關於垂直場效電晶體（vertical field-effect transistor；VFET）裝置。 [相關申請案之交叉參考]
本申請案主張對2018年11月5日在USPTO申請的美國臨時申請案第62/755,675號的優先權及對2019年6月7日在USPTO申請的美國專利申請案第16/434,245號的優先權，所述申請案的揭露內容特此以全文引用的方式併入本文中。
VFET裝置已歸因於其高可擴展性而經研究。另外，VFET之間的互連可能比平面電晶體之間的彼等互連更簡單。
根據本發明概念的一些實施例，標準單元可包含具有第一導電型的第一垂直場效電晶體（VFET），以及具有不同於第一導電型的第二導電型的第二VFET。第一VFET可包含基底上的第一頂部源極/汲極區、第一頂部源極/汲極區與基底之間的第一溝道區，以及基底中的第一底部源極/汲極區。第二VFET可包含基底上的第二頂部源極/汲極區、第二頂部源極/汲極區與基底之間的第二溝道區，以及基底中的第二底部源極/汲極區。標準單元亦可包含導電線，所述導電線電連接至第一頂部源極/汲極區或第一底部源極/汲極區且電連接至第二底部源極/汲極區。標準單元可經組態以經由導電線輸出其輸出信號。
根據本發明概念的一些實施例，標準單元可包含：包含單元區及虛設區的基底；基底的單元區上的第一垂直場效電晶體（VFET）；以及基底的單元區上的第二VFET。第一VFET可具有第一導電型且可包含第一頂部源極/汲極區、第一頂部源極/汲極區與基底的單元區之間的第一溝道區，以及基底的單元區中的第一底部源極/汲極區。第二VFET可具有不同於第一導電型的第二導電型且可包含第二頂部源極/汲極區、第二頂部源極/汲極區與基底的單元區之間的第二溝道區，以及基底的單元區中的第二底部源極/汲極區。第二底部源極/汲極區可延伸至基底的虛設區中且可包含基底的虛設區中的連接部分。標準單元亦可包含基底的虛設區上的輸出接點。輸出接點可接觸第二底部源極/汲極區的連接部分。
根據本發明概念的一些實施例，積體電路裝置可包含第一標準單元及第二標準單元。第一標準單元可包含具有第一導電型的第一垂直場效電晶體（VFET），以及具有不同於第一導電型的第二導電型的第二VFET。第一VFET可包含基底上的第一頂部源極/汲極區、第一頂部源極/汲極區與基底之間的第一溝道區，以及基底中的第一底部源極/汲極區。第二VFET可包含基底上的第二頂部源極/汲極區、第二頂部源極/汲極區與基底之間的第二溝道區，以及基底中的第二底部源極/汲極區。第一標準單元亦可包含電連接至第一頂部源極/汲極區及第二頂部源極/汲極區兩者的第一導電線。第一標準單元可經組態以經由第一導電線輸出其第一輸出信號。第二標準單元可包含具有第一導電型的第三VFET及具有第二導電型的第四VFET。第三VFET可包含基底上的第三頂部源極/汲極區、第三頂部源極/汲極區與基底之間的第三溝道區，以及基底中的第三底部源極/汲極區。第四VFET可包含基底上的第四頂部源極/汲極區、第四頂部源極/汲極區與基底之間的第四溝道區，以及基底中的第四底部源極/汲極區。第二標準單元亦可包含第二導電線，所述第二導電線電連接至第三頂部源極/汲極區或第三底部源極/汲極區且電連接至第四底部源極/汲極區。第二標準單元可經組態以經由第二導電線輸出其第二輸出信號。
積體電路裝置可在其中包含多個標準單元，且標準單元中的每一者可包含VFET。垂直場效電晶體VFET中的每一者包含設置於基底中的底部源極/汲極區及設置於溝道區上的頂部源極/汲極區，且底部源極/汲極區與頂部源極/汲極區可具有不同的電性質（例如電阻）。舉例而言，底部源極/汲極區的電阻可高於頂部源極/汲極區的電阻。因此，標準單元的效能可取決於底部源極/汲極區及頂部源極/汲極區當中的哪一源極/汲極區連接至標準單元的輸出節點而變化。
在本發明概念的一些實施例中，積體電路裝置可包含相同種類的兩個標準單元，使得兩個標準單元中的每一者為例如反相器或2輸入反及閘。標準單元可為例如反相器、2輸入反及閘、3輸入反及閘、2輸入反或閘（NOR gate）、3輸入反或閘、及或反相器（And-Or inverter；AOI）、或及反相器（Or-And inverter；OAI）、異反或閘（XNOR gate）、異或閘（XOR gate）、多工器（multiplexer；MUX）、鎖存器或D正反器（D-flip-flop）。兩個標準單元中的每一者可包含串聯連接的第一VFET及第二VFET。第一VFET具有第一導電型（例如，P型導電性）且第二VFET具有第二導電型（例如，N型導電性）。兩個標準單元的第一標準單元可包含導電線，第一標準單元的輸出信號經由所述導電線輸出，且導電線可電連接至第一標準單元的第一VFET及第二VFET的頂部源極/汲極區。兩個標準單元的第二標準單元亦可包含導電線，第二標準單元的輸出信號經由所述導電線輸出，且導電線可電連接至第二標準單元的第二VFET的底部源極/汲極區。
圖1為標準單元的一部分的電路圖，所述標準單元包含共用單個輸出及單個輸入的一個P型VFET及一個N型VFET。根據本發明概念的一些實施例，標準單元可為圖2A中所繪示的反相器。可將具有第一電壓（例如，汲極電壓VDD ）的第一功率施加至P型VFET，且可將具有第二電壓（例如，源極電壓VSS ）的第二功率施加至N型VFET。在一些實施例中，如圖2B中所繪示，反相器可包含並聯連接的兩個P型VFET及並聯連接的兩個N型VFET以獲得更佳效能（例如更高的電流）。儘管以下圖式示出包含如圖2B中所繪示的兩個P型VFET及兩個N型VFET的反相器，但應理解，反相器可包含如圖2A中所繪示的單個P型VFET及單個N型VFET。
圖3為根據本發明概念的一些實施例的圖2B的反相器的佈局，且圖4A及圖4B為根據本發明概念的一些實施例的分別沿圖3的線X-X'及線Y-Y'截取的橫截面視圖。
參考圖3、圖4A以及圖4B，反相器INV 1可包含並聯連接的兩個P型VFET及並聯連接的兩個N型VFET。兩個P型VFET與兩個N型VFET可在第一水平方向X上彼此間隔開，所述第一水平方向可平行於基底100的表面100S。兩個P型VFET可在第二水平方向Y上彼此間隔開，所述第二水平方向可平行於基底100的表面100S且可垂直於第一水平方向X。兩個P型VFET中的每一者可包含基底100上的第一頂部源極/汲極區16_P、第一頂部源極/汲極區16_P與基底100之間的第一溝道區14_P，以及基底100中的第一底部源極/汲極區12_P。第一頂部源極/汲極區16_P與第一底部源極/汲極區12_P可在垂直方向Z上彼此間隔開，所述垂直方向可垂直於第一水平方向X及第二水平方向Y兩者。因此，電流可在垂直方向Z上流動於第一頂部源極/汲極區16_P與第一底部源極/汲極區12_P之間。
兩個N型VFET可在第二水平方向Y上彼此間隔開。兩個N型VFET中的每一者可包含基底100上的第二頂部源極/汲極區16_N、第二頂部源極/汲極區16_N與基底100之間的第二溝道區14_N，以及基底100中的第二底部源極/汲極區12_N。第二頂部源極/汲極區16_N與第二底部源極/汲極區12_N可在垂直方向Z上彼此間隔開。因此，電流可在垂直方向Z上流動於第二頂部源極/汲極區16_N與第二底部源極/汲極區12_N之間。
反相器INV 1可包含共閘極層18。共閘極層18的第一部分可為P型VFET中的每一者的閘極電極，且共閘極層18的第二部分可為N型VFET中的每一者的閘極電極。由於P型VFET及N型VFET共用共閘極層18，故可將相同輸入施加至P型VFET及N型VFET作為閘極輸入。可設置間隔件20以電隔離共閘極層18與第一底部源極/汲極區12_P及第二底部源極/汲極區12_N以及第一頂部源極/汲極區16_P及第二頂部源極/汲極區16_N。
第一底部源極/汲極區12_P與第二底部源極/汲極區12_N可藉由其間的隔離層10（例如，淺溝渠隔離層）彼此電隔離。在一些實施例中，第一底部源極/汲極區12_P及第二底部源極/汲極區12_N中的每一者可在第二水平方向Y上縱向延伸，且隔離層10亦可在第二水平方向Y上縱向延伸。兩個P型VFET可共用第一底部源極/汲極區12_P，且兩個N型VFET可共用第二底部源極/汲極區12_N。
第一頂部接點32_P可在兩個P型VFET上且可接觸兩個第一頂部源極/汲極區16_P。兩個第一頂部源極/汲極區16_P可經由第一頂部接點32_P彼此電連接。第二頂部接點32_N可在兩個N型VFET上且可接觸兩個第二頂部源極/汲極區16_N。兩個第二頂部源極/汲極區16_N可經由第二頂部接點32_N彼此電連接。在一些實施例中，第一頂部接點32_P及第二頂部接點32_N中的每一者可在第二水平方向Y上縱向延伸。在一些實施例中，第一頂部接點32_P及第二頂部接點32_N中的每一者可包含金屬，例如鈷（Co）、鎢（W）及/或銅（Cu）。
反相器INV 1可包含接觸第一頂部接點32_P的第一通孔接點42_P、接觸第二頂部接點32_N的第二通孔接點42_N，以及第一通孔接點42_P及第二通孔接點42_N上的第一導電線44_O。第一導電線44_O可接觸第一通孔接點42_P及第二通孔接點42_N兩者，如圖4B中所繪示，且第一通孔接點42_P及第二通孔接點42_N可經由第一導電線44_O彼此電連接。反相器INV 1可經由第一導電線44_O輸出其輸出信號，所述第一導電線電連接至兩個第一頂部源極/汲極區16_P及兩個第二頂部源極/汲極區16_N兩者。因此，第一導電線44_O可稱為輸出導電線。
反相器INV 1可包含接觸共閘極層18的閘極接點34以及閘極接點34上的閘極通孔接點42_G。閘極接點34及閘極通孔接點42_G可在垂直方向Z上依序堆疊於基底100上。第二導電線44_I可在閘極通孔接點42_G上且可電連接至閘極通孔接點42_G。可經由第二導電線44_I將反相器INV 1的輸入信號施加至共閘極層18。因此，第二導電線44_I可稱為輸入導電線。第一導電線44_O與第二導電線44_I可在相同位準下且可包含金屬，例如Co、W及/或Cu。在一些實施例中，第一導電線44_O及第二導電線44_I可為在垂直方向Z上最靠近基底100的金屬線且可稱為用於佈線的第一金屬線。
仍參考圖3及圖4B，反相器INV 1可包含第一底部接點36_P及第二底部接點36_N，所述第一底部接點與所述第二底部接點在第一水平方向X上彼此間隔開。第一底部接點36_P及第二底部接點36_N中的每一者可在第二水平方向Y上縱向延伸。第一底部接點36_P可接觸第一底部源極/汲極區12_P，且可經由第一底部接點36_P將具有第一電壓（例如，汲極電壓VDD ）的第一功率施加至第一底部源極/汲極區12_P。第二底部接點36_N可接觸第二底部源極/汲極區12_N，且可經由第二底部接點36_N將具有第二電壓（例如，源極電壓VSS ）的第二功率施加至第二底部源極/汲極區12_N。舉例而言，第一底部接點36_P及第二底部接點36_N可包含金屬，例如Co、W及/或Cu。
圖5A及圖5B為根據本發明概念的一些實施例的圖4B的區A的放大視圖。參考圖5A及圖5B，閘極絕緣體15可安置於第一溝道區14_P與共閘極層18之間以電隔離第一溝道區14_P與共閘極層18。儘管圖5A及圖5B繪示閘極絕緣體15亦在間隔件20與第一溝道區14_P之間，但應理解，閘極絕緣體15可在間隔件20與第一溝道區14_P之間省略，且間隔件20可接觸第一溝道區14_P。在一些實施例中，第一溝道區14_P的下部表面可與第一底部源極/汲極區12_P垂直地重疊，如圖5A中所示出。在一些實施例中，第一溝道區14_P的下部表面可經由基底100的突出部分100P連接至基底100，且第一底部源極/汲極區12_P可在基底100的突出部分100P的一側上，如圖5B中所示出。儘管圖5A及圖5B中僅示出P型VFET，但應理解，本文中所論述的所有VFET（包含圖4A及圖4B中的N型VFET）可具有與圖5A及圖5B中所繪示的P型VFET相同或類似的結構。
在一些實施例中，反相器可經由電連接至P型VFET及N型VFET的底部源極/汲極區中的至少一者的導電線（亦即，輸出導電線）輸出其輸出信號。P型VFET及N型VFET的底部源極/汲極區中的至少一者可包含延伸至其上未形成VFET的虛設區中的一部分，且所述部分可電連接至輸出導電線。
圖6為根據本發明概念的一些實施例的圖2B的反相器的佈局，且圖7A及圖7B為根據本發明概念的一些實施例的分別沿圖6的線X-X'及線Y-Y'截取的橫截面視圖。
參考圖6、圖7A以及圖7B，基底100可包含單元區100C及未與單元區100C垂直地重疊的虛設區100D。P型VFET及N型VFET可在單元區100C上且虛設區100D上可並未設置VFET。第一底部源極/汲極區12_P可延伸至虛設區100D中，使得第一底部源極/汲極區12_P的一部分可在虛設區100D中。第二底部源極/汲極區12_N可延伸至虛設區100D中，使得第二底部源極/汲極區12_N的一部分可在虛設區100D中。由於設置虛設區100D中的第一底部源極/汲極區12_P的所述部分及第二底部源極/汲極區12_N的所述部分以供第一底部源極/汲極區12_P及第二底部源極/汲極區12_N與第一導電線44_O之間的連接，故虛設區100D中的第一底部源極/汲極區12_P的所述部分及第二底部源極/汲極區12_N的所述部分中的每一者可稱為連接部分。
反相器INV 2可包含虛設區100D上的底部-閘極接點31。底部-閘極接點31可電連接第一底部源極/汲極區12_P及第二底部源極/汲極區12_N。在一些實施例中，底部-閘極接點31可接觸虛設區100D中的第一底部源極/汲極區12_P的連接部分及第二底部源極/汲極區12_N的連接部分兩者，如圖7B中所示出。底部-閘極接點31可包含金屬，例如Co、W及/或Cu。底部-閘極接點31可經由額外閘極接點34_B及通孔接點42_B電連接至第一導電線44_O。反相器INV 2可經由電連接至第一底部源極/汲極區12_P及第二底部源極/汲極區12_N兩者的第一導電線44_O輸出其輸出信號。在一些實施例中，額外閘極接點34_B可具有面對通孔接點42_B的上部表面，且額外閘極接點34_B的上部表面可與閘極接點34的上部表面共面，所述閘極接點的上部表面面對上覆閘極通孔接點42_G。
第一頂部接點32_P可延伸至第一底部接點36_P且可接觸第一底部接點36_P。第二頂部接點32_N可延伸至第二底部接點36_N且可接觸第二底部接點36_N。第一頂部接點32_P可接觸兩個第一頂部源極/汲極區16_P，且可經由第一底部接點36_P及第一頂部接點32_P將具有第一電壓（例如，汲極電壓VDD ）的第一功率施加至兩個第一頂部源極/汲極區16_P。第二頂部接點32_N可接觸兩個第二頂部源極/汲極區16_N，且可經由第二底部接點36_N及第二頂部接點32_N將具有第二電壓（例如，源極電壓VSS ）的第二功率施加至兩個第二頂部源極/汲極區16_N。
圖8為根據本發明概念的一些實施例的圖2B的反相器的佈局，且圖9A及圖9B為根據本發明概念的一些實施例的分別沿圖8的線X-X'及線Y-Y'截取的橫截面視圖。除第一底部源極/汲極區12_P及第二底部源極/汲極區12_N連接至第一導電線44_O的方式外，圖8、圖9A以及圖9B中所繪示的反相器INV 3與圖6、圖7A以及圖7B中所繪示的反相器INV 2相同或類似。
參考圖8、圖9A以及圖9B，反相器INV 3可包含兩個底部-頂部接點33，且兩個底部-頂部接點33中的每一者可電連接至第一底部源極/汲極區12_P及第二底部源極/汲極區12_N中的一各別者。在一些實施例中，兩個底部-頂部接點33中的每一者可接觸第一底部源極/汲極區12_P及第二底部源極/汲極區12_N中的一各別者。兩個底部-頂部接點33中的每一者可經由額外頂部接點32_B及通孔接點42_B電連接至第一導電線44_O。兩個底部-頂部接點33可包含金屬，例如Co、W及/或Cu。反相器INV 3可經由電連接至第一底部源極/汲極區12_P及第二底部源極/汲極區12_N兩者的第一導電線44_O輸出其輸出信號。
圖10為根據本發明概念的一些實施例的圖2B的反相器的佈局，且圖11A及圖11B為根據本發明概念的一些實施例的分別沿圖10的線X-X'及線Y-Y'截取的橫截面視圖。除第一底部源極/汲極區12_P及第二底部源極/汲極區12_N連接至第一導電線44_O的方式外，圖10、圖11A以及圖11B中所繪示的反相器INV 4與圖6、圖7A以及圖7B中所繪示的反相器INV 2相同或類似。
參考圖10、圖11A以及圖11B，反相器INV 4可包含兩個第三底部接點36_B。兩個第三底部接點36_B中的每一者可電連接至第一底部源極/汲極區12_P及第二底部源極/汲極區12_N中的一各別者。在一些實施例中，兩個第三底部接點36_B中的每一者可接觸第一底部源極/汲極區12_P及第二底部源極/汲極區12_N中的一各別者。兩個第三底部接點36_B中的每一者可經由通孔接點42_B電連接至第一導電線44_O。反相器INV 4可經由電連接至第一底部源極/汲極區12_P及第二底部源極/汲極區12_N兩者的第一導電線44_O輸出其輸出信號。
在一些實施例中，兩個第三底部接點36_B中的每一者可具有面對通孔接點42_B的上部表面，且兩個第三底部接點36_B的上部表面可與第一底部接點36_P及第二底部接點36_N的上部表面共面，如圖11B中所示出。在一些實施例中，兩個第三底部接點36_B與第一底部接點36_P及第二底部接點36_N可在垂直方向Z上具有相等長度，如圖11B中所示出。兩個第三底部接點36_B可由與第一底部接點36_P及第二底部接點36_N相同的材料形成，且可包含金屬，例如Co、W及/或Cu。
圖12為根據本發明概念的一些實施例的圖2B的反相器的佈局，且圖13A及圖13B為根據本發明概念的一些實施例的分別沿圖12的線X-X'及線Y-Y'截取的橫截面視圖。除第三底部接點36_B的形狀外，圖12、圖13A以及圖13B中所繪示的反相器INV 5與圖10、圖11A以及圖11B中所繪示的反相器INV 4相同或類似。
參考圖12、圖13A以及圖13B，反相器INV 5可包含可電連接至第一底部源極/汲極區12_P及第二底部源極/汲極區12_N兩者的第三底部接點36_B。在一些實施例中，第三底部接點36_B可接觸第一底部源極/汲極區12_P及第二底部源極/汲極區12_N兩者。第三底部接點36_B亦可接觸在第一底部源極/汲極區12_P與第二底部源極/汲極區12_N之間延伸的隔離層10。第三底部接點36_B可經由通孔接點42_B電連接至第一導電線44_O。反相器INV 5可經由電連接至第一底部源極/汲極區12_P及第二底部源極/汲極區12_N兩者的第一導電線44_O輸出其輸出信號。
在一些實施例中，第三底部接點36_B可具有面對通孔接點42_B的上部表面，且第三底部接點36_B的上部表面可與第一底部接點36_P及第二底部接點36_N的上部表面共面，如圖13B中所示出。在一些實施例中，第三底部接點36_B與第一底部接點36_P及第二底部接點36_N可在垂直方向Z上具有相等長度，如圖13B中所示出。第三底部接點36_B可由與第一底部接點36_P及第二底部接點36_N相同的材料形成，且可包含金屬，例如Co、W及/或Cu。
圖14為根據本發明概念的一些實施例的圖2B的反相器的佈局，且圖15A及圖15B為根據本發明概念的一些實施例的分別沿圖14的線X-X'及線Y-Y'截取的橫截面視圖。除反相器INV 6可包含經合併底部源極/汲極區12_M而非第一底部源極/汲極區12_P及第二底部源極/汲極區12_N之外，圖14、圖15A以及圖15B中所繪示的反相器INV 6與圖6、圖7A以及圖7B中所繪示的反相器INV 2相同或類似。
參考圖14、圖15A以及圖15B，反相器INV 6可包含經合併底部源極/汲極區12_M。應理解，經合併底部源極/汲極區12_M的第一部分可充當兩個P型VFET的底部源極/汲極區，且經合併底部源極/汲極區12_M的第二部分可充當兩個N型VFET的底部源極/汲極區。經合併底部源極/汲極區12_M可經由額外閘極接點34_B及通孔接點42_B電連接至第一導電線44_O。反相器INV 6可經由電連接至經合併底部源極/汲極區12_M的第一導電線44_O輸出其輸出信號。
圖16為根據本發明概念的一些實施例的圖2B的反相器的佈局，且圖17A及圖17B為根據本發明概念的一些實施例的分別沿圖16的線X-X'及線Y-Y'截取的橫截面視圖。除反相器INV 7可包含基底100的虛設區100D上的共閘極層18的一部分之外，圖16、圖17A以及圖17B中所繪示的反相器INV 7與圖8、圖9A以及圖9B中所繪示的反相器INV 3相同或類似。
參考圖16、圖17A以及圖17B，共閘極層18可延伸至基底100的虛設區100D上且可在底部-頂部接點33的側上，如圖17A及圖17B中所繪示。
根據本發明概念的一些實施例，圖1中所繪示的標準單元的部分可為2輸入反及閘的一部分。圖18為2輸入反及閘的電路，且藉由點線圈出的一部分與圖1中所繪示的電路相同。因此，應理解，藉由圖18中的點線圈出的所述部分可具有與參看圖6至圖17B所論述的彼等佈局及橫截面視圖相同或類似的佈局及橫截面視圖。
參考圖18，2輸入反及閘可包含第一P型VFET P1及第一N型VFET N1，所述第一P型VFET及所述第一N型VFET可共用第一輸入（例如，輸入Input A）及輸出（例如，輸出Output）。2輸入反及閘亦可包含共用第二輸入（例如，輸入Input B）的第二P型VFET P2及第二N型VFET N2。
圖19為根據本發明概念的一些實施例的圖18的2輸入反及閘的佈局，且圖20A及圖20B為根據本發明概念的一些實施例的分別沿圖19的線X-X'及線Y-Y'截取的橫截面視圖。在一些實施例中，第一P型VFET P1、第一N型VFET N1、第二P型VFET P2以及第二N型VFET N2中的每一者可包含並聯連接的兩個VFET以獲得更佳效能（例如，更高的電流），如圖19中所繪示。替代性地，第一P型VFET P1、第一N型VFET N1、第二P型VFET P2以及第二N型VFET N2中的每一者可包含單個電晶體。
參考圖19、圖20A以及圖20B，第一P型VFET P1可包含兩個第一P型VFET P1。兩個第一P型VFET P1中的每一者可包含第一底部源極/汲極區12_P、第一溝道區14_P1以及第一頂部源極/汲極區16_P1。第一N型VFET N1可包含兩個第一N型VFET N1。兩個第一N型VFET N1中的每一者可包含第二底部源極/汲極區12_N、第二溝道區14_N1以及第二頂部源極/汲極區16_N1。第二P型VFET P2可包含兩個第二P型VFET P2。兩個第二P型VFET P2中的每一者可包含第一底部源極/汲極區12_P、第三溝道區（未繪示）以及第三頂部源極/汲極區16_P2。第一底部源極/汲極區12_P可由兩個第一P型VFET P1及兩個第二P型VFET P2共用。第二N型VFET N2可包含兩個第二N型VFET N2。兩個第二N型VFET N2中的每一者可包含第二底部源極/汲極區12_N、第四溝道區14_N2以及第四頂部源極/汲極區16_N2。第二底部源極/汲極區12_N可由兩個第一N型VFET及兩個第二N型VFET共用。
2輸入反及閘（亦即，2輸入反及閘2-NAND 1）可包含第一共閘極層18_A。第一共閘極層18_A的第一部分可為兩個第一P型VFET P1中的每一者的閘極電極，且第一共閘極層18_A的第二部分可為兩個第一N型VFET N1中的每一者的閘極電極。由於兩個第一P型VFET P1及兩個第一N型VFET N1共用第一共閘極層18_A，故可將相同輸入（例如，圖18中的輸入Input A）施加至兩個第一P型VFET P1及兩個第一N型VFET N1作為閘極輸入。可設置間隔件20以電隔離第一共閘極層18_A與第一底部源極/汲極區12_P及第二底部源極/汲極區12_N以及第一頂部源極/汲極區16_P1及第二頂部源極/汲極區16_N1。第一底部源極/汲極區12_P與第二底部源極/汲極區12_N可藉由隔離層10（例如，淺溝渠隔離層）彼此電隔離。
2輸入反及閘2-NAND 1亦可包含第二共閘極層18_B。第二共閘極層18_B的第一部分可為兩個第二P型VFET P2中的每一者的閘極電極，且第二共閘極層18_B的第二部分可為兩個第二N型VFET N2中的每一者的閘極電極。由於兩個第二P型VFET P2及兩個第二N型VFET N2共用第二共閘極層18_B，故可將相同輸入（例如，圖18中的輸入Input B）施加至兩個第二P型VFET P2及兩個第二N型VFET N2作為閘極輸入。亦可設置間隔件20以電隔離第二共閘極層18_B與第一底部源極/汲極區12_P及第二底部源極/汲極區12_N以及第三頂部源極/汲極區16_P2及第四頂部源極/汲極區16_N2。
第一頂部接點32_P可在兩個第一P型VFET P1及兩個第二P型VFET P2上延伸。第一頂部接點32_P可接觸且可電連接至第一P型VFET P1的兩個第一頂部源極/汲極區16_P1及第二P型VFET P2的兩個第三頂部源極/汲極區16_P2。第一頂部接點32_P可在第二水平方向Y上縱向延伸，如圖19中所示出。
第二頂部接點32_N1可在兩個第一N型VFET N1上。第二頂部接點32_N1可接觸且可電連接至第一N型VFET N1的兩個第二頂部源極/汲極區16_N1。第二頂部接點32_N1可在第二水平方向Y上縱向延伸。第三頂部接點32_N2可在兩個第二N型VFET N2上。第三頂部接點32_N2可接觸且可電連接至第二N型VFET N2的兩個第四頂部源極/汲極區16_N2。第二頂部接點32_N1與第三頂部接點32_N2可在第二水平方向Y上彼此間隔開且可彼此電隔離，如圖20A中所示出。在一些實施例中，第一頂部接點32_P、第二頂部接點32_N1以及第三頂部接點32_N2可包含金屬，例如Co、W及/或Cu。
2輸入反及閘2-NAND 1可包含第一底部接點36_P及第二底部接點36_N。第一底部接點36_P可接觸且可電連接至第一底部源極/汲極區12_P，如圖20B中所示出。可經由第一底部接點36_P將具有第一電壓（例如，汲極電壓VDD ）的第一功率施加至第一底部源極/汲極區12_P。第二底部接點36_N可接觸且可電連接至第三頂部接點32_N2。可經由第二底部接點36_N及第三頂部接點32_N2將具有第二電壓（例如，源極電壓VSS ）的第二功率施加至第四頂部源極/汲極區16_N2。第一底部接點36_P及第二底部接點36_N中的每一者可在第二水平方向Y上縱向延伸且可包含金屬，例如Co、W及/或Cu。
仍參考圖19、圖20A以及圖20B，2輸入反及閘2-NAND 1可包含第一閘極接點34_A及第二閘極接點34_B。第一閘極接點34_A可接觸第一共閘極層18_A，且第二閘極接點34_B可接觸第二共閘極層18_B。在一些實施例中，第一閘極接點34_A與第二閘極接點34_B可在第二水平方向Y上彼此間隔開，且可沿第二水平方向Y配置，如圖19中所示出。在一些實施例中，第一閘極接點34_A與第二閘極接點34_B可沿第二水平方向Y對準，如圖19中所示出。
2輸入反及閘2-NAND 1可包含多個通孔接點42_P、通孔接點42_N、通孔接點42_GA以及通孔接點42_GB。第一通孔接點42_P可接觸且可電連接至第一頂部接點32_P，且第二通孔接點42_N可接觸且可電連接至第二頂部接點32_N1。第一閘極通孔接點42_GA可接觸且可電連接至第一閘極接點34_A，且第二閘極通孔接點42_GB可接觸且可電連接至第二閘極接點34_B。通孔接點42_P、通孔接點42_N、通孔接點42_GA以及通孔接點42_GB中的每一者可包含金屬，例如Co及/或Cu。
2輸入反及閘2-NAND 1可包含多個導電線44_O、導電線44_A以及導電線44_B。第一導電線44_O可分別經由第一通孔接點42_P及第二通孔接點42_N電連接至第一頂部接點32_P及第二頂部接點32_N1。2輸入反及閘2-NAND 1可經由第一導電線44_O輸出其輸出信號，所述第一導電線電連接至第一頂部源極/汲極區16_P1及第二頂部源極/汲極區16_N1兩者。因此，第一導電線44_O可稱為輸出導電線。第二導電線44_A可經由第一閘極通孔接點42_GA及第一閘極接點34_A電連接至第一共閘極層18_A。第三導電線44_B可經由第二閘極通孔接點42_GB及第二閘極接點34_B電連接至第二共閘極層18_B。由於可經由第二導電線44_A及第三導電線44_B施加2輸入反及閘2-NAND 1的輸入（例如，圖18的輸入Input A及輸入Input B），故第二導電線44_A及第三導電線44_B中的每一者可稱為輸入導電線。多個導電線44_O、導電線44_A以及導電線44_B中的每一者可包含金屬，例如Co及/或Cu。
在一些實施例中，2輸入反及閘可經由電連接至P型VFET及N型VFET的底部源極/汲極區中的至少一者的導電線（亦即，輸出導電線）輸出其輸出信號。P型VFET及N型VFET的底部源極/汲極區中的至少一者可包含延伸至基底的其上未形成VFET的溝道區的虛設區中的一部分，且所述部分可電連接至上覆輸出導電線。
圖21為根據本發明概念的一些實施例的圖18的2輸入反及閘的佈局，且圖22A及圖22B為根據本發明概念的一些實施例的分別沿圖21的線X-X'及線Y-Y'截取的橫截面視圖。
參考圖21、圖22A以及圖22B，基底100可包含單元區100C及未與單元區100C垂直地重疊的虛設區100D。第一P型VFET P1、第一N型VFET N1、第二P型VFET P2以及第二N型VFET N2可在單元區100C上，且虛設區100D上可並未設置VFET。除下文所論述的若干元件外，圖21、圖22A以及圖22B中所繪示的2輸入反及閘（亦即，2輸入反及閘2-NAND 2）可與圖19、圖20A以及圖20B中所繪示的2輸入反及閘2-NAND 1相同或類似。
2輸入反及閘2-NAND 2可包含單個第二頂部接點32_N，所述第二頂部接點可電連接第一N型VFET N1及第二N型VFET N2的頂部源極/汲極區中的所有者。在一些實施例中，第二頂部接點32_N可接觸且可電連接至兩個第二頂部源極/汲極區16_N1及兩個第四頂部源極/汲極區16_N2中的所有者，如圖22A中所示出。
2輸入反及閘2-NAND 2亦可包含分別用於第一N型VFET N1及第二N型VFET N2的兩個獨立底部源極/汲極區12_N1及底部源極/汲極區12_N2。第二底部源極/汲極區12_N1可由兩個第一N型VFET N1共用，且第三底部源極/汲極區12_N2可由兩個第二N型VFET N2共用。第二底部源極/汲極區12_N1與第三底部源極/汲極區12_N2可在第二水平方向Y上彼此間隔開，且可彼此電隔離。隔離層10可在第二底部源極/汲極區12_N1與第三底部源極/汲極區12_N2之間。
第二底部源極/汲極區12_N1可延伸至虛設區100D中，使得第二底部源極/汲極區12_N1的一部分可在虛設區100D中。第三底部源極/汲極區12_N2可朝向第二底部接點36_N延伸且可接觸第二底部接點36_N。可經由第二底部接點36_N將具有第二電壓（例如，源極電壓VSS ）的第二功率施加至第三底部源極/汲極區12_N2。
在一些實施例中，第一頂部接點32_P可延伸至基底100的虛設區100D上，且因此可包含虛設區100D上的一部分。虛設區100D上的第一頂部接點32_P的所述部分可經由第一通孔接點42_P電連接至第一導電線44_O。2輸入反及閘2-NAND 2可包含接觸第二底部源極/汲極區12_N1的第三底部接點36_B，如圖22B中所示出。第二底部源極/汲極區12_N1可經由第三底部接點36_B及第二通孔接點42_N電連接至第一導電線44_O。第三底部接點36_B可具有面對第二通孔接點42_N的上部表面，且第三底部接點36_B的上部表面可與第一底部接點36_P及第二底部接點36_N的上部表面共面，如圖22B中所示出。第三底部接點36_B與第一底部接點36_P及第二底部接點36_N可在垂直方向Z上具有相等長度，如圖22B中所示出。
2輸入反及閘2-NAND 2可經由第一導電線44_O輸出其輸出信號，所述第一導電線經由第一通孔接點42_P及第一頂部接點32_P電連接至第一頂部源極/汲極區16_P1及第三頂部源極/汲極區16_P2，且經由第二通孔接點42_N及第三底部接點36_B電連接至第二底部源極/汲極區12_N1。
圖23為根據本發明概念的一些實施例的圖18的2輸入反及閘的佈局，且圖24A及圖24B為根據本發明概念的一些實施例的分別沿圖23的線X-X'及線Y-Y'截取的橫截面視圖。除下文所論述的若干元件外，圖23、圖24A以及圖24B中所繪示的2輸入反及閘（亦即，2輸入反及閘2-NAND 3）可與圖21、圖22A以及圖22B中所繪示的2輸入反及閘2-NAND 2相同或類似。
參考圖23、圖24A以及圖24B，2輸入反及閘2-NAND 3可包含在基底100的虛設區100D上的接觸第二底部源極/汲極12_N1的一部分的底部-頂部接點33。2輸入反及閘2-NAND 3亦可包含第一頂部接點32_P，所述第一頂部接點包含延伸部分32_Pe。第一頂部接點32_P的延伸部分32_Pe可朝向底部-頂部接點33延伸且可接觸底部-頂部接點33，如圖24B中所示出。第一頂部接點32_P的延伸部分32_Pe可在第一水平方向X上縱向延伸。
第一頂部接點32_P可接觸且可電連接第一P型VFET P1的兩個第一頂部源極/汲極區16_P1、第二P型VFET P2的兩個第三頂部源極/汲極區16_P2以及底部-頂部接點33中的所有者。第一頂部接點32_P可經由第一通孔接點42_P電連接至第一導電線44_O。因此，第一導電線44_O可電連接至第一P型VFET P1的兩個第一頂部源極/汲極區16_P1、第二P型VFET P2的兩個第三頂部源極/汲極區16_P2以及第二底部源極/汲極區12_N1。在一些實施例中，底部-頂部接點33、第一頂部接點32_P的延伸部分32_Pe以及第一通孔接點42_P可在基底100的虛設區100D上，如圖23中所示出。
2輸入反及閘2-NAND 3可經由第一導電線44_O輸出其輸出信號，所述第一導電線電連接至第一頂部源極/汲極區16_P1、第三頂部源極/汲極區16_P2以及第二底部源極/汲極區12_N1中的所有者。
圖25為根據本發明概念的一些實施例的圖18的2輸入反及閘的佈局，且圖26為根據本發明概念的一些實施例的沿圖25的線Y-Y'截取的橫截面視圖。參考圖25，基底100的虛設區100D可在第一P型VFET與第二P型VFET之間及第一N型VFET與第二N型VFET之間。第一單元區100_C1及第二單元區100_C2可分別在虛設區100D的側上，如圖25中所示出。
參考圖25及圖26，2輸入反及閘（亦即，2輸入反及閘2-NAND 4）可包含接觸第二底部源極/汲極區12_N1且可在第一水平方向X上縱向延伸的第三底部接點36_B。第三底部接點36_B可朝向第一頂部接點32_P延伸且可接觸第一頂部接點32_P。第一P型VFET P1的兩個第一頂部源極/汲極區16_P1及第二P型VFET P2的兩個第三頂部源極/汲極區16_P2可經由第一頂部接點32_P及第三底部接點36_B電連接至第二底部源極/汲極區12_N1。第三底部接點36_B可經由通孔接點42_B電連接至第一導電線44_O。
2輸入反及閘2-NAND 4可經由第一導電線44_O輸出其輸出信號，所述第一導電線電連接至第一頂部源極/汲極區16_P1、第三頂部源極/汲極區16_P2、第二底部源極/汲極區12_N1中的所有者。
圖27為根據本發明概念的一些實施例的圖18的2輸入反及閘的佈局，且圖28為根據本發明概念的一些實施例的沿圖27的線Y-Y'截取的橫截面視圖。除下文所論述的若干元件外，圖27及圖28中所繪示的2輸入反及閘（亦即，2輸入反及閘2-NAND 5）可與圖25及圖26中所繪示的2輸入反及閘2-NAND 4相同或類似。
參考圖27及圖28，第一頂部接點32_P可接觸且可電連接至第一P型VFET P1的兩個第一頂部源極/汲極區16_P1及第二P型VFET P2的兩個第三頂部源極/汲極區16_P2。第一頂部接點32_P可延伸至第一底部接點36_P且可接觸第一底部接點36_P。可經由第一底部接點36_P及第一頂部接點32_P將具有第一電壓（例如，汲極電壓VDD ）的第一功率施加至兩個第一頂部源極/汲極區16_P1及兩個第三頂部源極/汲極區16_P2。第一底部源極/汲極區12_P可在第一水平方向X上與第一底部接點36_P間隔開。
2輸入反及閘2-NAND 5可包含接觸第一底部源極/汲極區12_P及第二底部源極/汲極區12_N1兩者的第三底部接點36_B。第三底部接點36_B可電連接至第一底部源極/汲極區12_P及第二底部源極/汲極區12_N1兩者。第三底部接點36_B可經由通孔接點42_B電連接至第一導電線44_O。
2輸入反及閘2-NAND 5可經由電連接至第一底部源極/汲極區12_P及第二底部源極/汲極區12_N1的第一導電線44_O輸出其輸出信號。
圖29為根據本發明概念的一些實施例的圖2B的反相器的佈局，且圖30為根據本發明概念的一些實施例的沿圖29的線Y-Y'截取的橫截面視圖。參考圖29及圖30，除在下文中所論述的若干元件外，反相器INV 1a可與圖3、圖4A以及圖4B中所繪示的反相器INV 1實質上相同。
反相器INV 1a可包含第一內埋功率線102_P及第二內埋功率線102_N，且亦可包含第一內埋功率通孔104_P及第二內埋功率通孔104_N。第一內埋功率線102_P及第一內埋功率通孔104_P可電連接至第一底部源極/汲極區12_P，且第二內埋功率線102_N及第二內埋功率通孔104_N可電連接至第二底部源極/汲極區12_N。在一些實施例中，反相器INV 1a亦可包含其中安置第一內埋功率線102_P及第二內埋功率線102_N以及第一內埋功率通孔104_P及第二內埋功率通孔104_N的內埋絕緣層106。
在一些實施例中，第一內埋功率通孔104_P及第二內埋功率通孔104_N可分別直接接觸第一底部源極/汲極區12_P及第二底部源極/汲極區12_N，如圖30中所繪示。在一些實施例中，第一內埋功率線102_P可連接至具有第一電壓（例如，汲極電壓VDD ）的第一功率，且因此可將第一功率施加至第一底部源極/汲極區12_P。在一些實施例中，第二內埋功率線102_N可連接至具有第二電壓（例如，源極電壓VSS ）的第二功率，且因此可將第二功率施加至第二底部源極/汲極區12_N。
在一些實施例中，第一內埋功率線102_P及第二內埋功率線102_N以及第一內埋功率通孔104_P及第二內埋功率通孔104_N中的每一者可包含金屬，例如鈷（Co）、銅（Cu）及/或釕（Ru）。內埋絕緣層106可包含各種絕緣材料，例如氧化矽。在一些實施例中，內埋絕緣層106可直接接觸基底100，如圖30中所繪示。儘管圖30繪示基底100安置於第一底部源極/汲極區12_P及第二底部源極/汲極區12_N與內埋絕緣層106之間，但應理解，在一些實施例中，可省略基底100，且內埋絕緣層106可直接接觸第一底部源極/汲極區12_P及第二底部源極/汲極區12_N。
圖31為根據本發明概念的一些實施例的圖2B的反相器的佈局，且圖32為根據本發明概念的一些實施例的沿圖31的線Z-Z'截取的橫截面視圖。參考圖31及圖32，除在下文中所論述的若干元件外，反相器INV 2a可與圖6、圖7A以及圖7B中所繪示的反相器INV 2實質上相同。
反相器INV 2a可包含第一內埋功率線102_P及第二內埋功率線102_N，且亦可包含第一內埋功率通孔104_P及第二內埋功率通孔104_N。第一內埋功率線102_P及第一內埋功率通孔104_P可電連接至第一底部源極/汲極區12_P，且第二內埋功率線102_N及第二內埋功率通孔104_N可電連接至第二底部源極/汲極區12_N。在一些實施例中，反相器INV 2a亦可包含其中安置第一內埋功率線102_P及第二內埋功率線102_N以及第一內埋功率通孔104_P及第二內埋功率通孔104_N的內埋絕緣層106。
在一些實施例中，第一內埋功率通孔104_P及第二內埋功率通孔104_N可分別直接接觸第一底部源極/汲極區12_P及第二底部源極/汲極區12_N，如圖32中所繪示。在一些實施例中，第一內埋功率線102_P可連接至具有第一電壓（例如，汲極電壓VDD ）的第一功率，且因此可將第一功率施加至第一底部源極/汲極區12_P。在一些實施例中，第二內埋功率線102_N可連接至具有第二電壓（例如，源極電壓VSS ）的第二功率，且因此可將第二功率施加至第二底部源極/汲極區12_N。
應理解，反相器INV 1a及反相器INV 2a中的每一者可未包含圖3及圖6中所繪示的反相器INV 1及反相器INV 2的第一底部接點36_P及第二底部接點36_N，此是因為可經由第一內埋功率線102_P及第二內埋功率線102_N中的一者將第一功率及第二功率分別施加至第一底部源極/汲極區12_P及第二底部源極/汲極區12_N。
亦應理解，根據本發明概念的一些實施例的反相器及2輸入反及閘（例如，反相器INV 3至反相器INV 7以及2輸入反及閘2-NAND 1至2輸入反及閘2-NAND 5）中的每一者可包含第一內埋功率線及第二內埋功率線、第一內埋功率通孔及第二內埋功率通孔以及內埋絕緣層以將具有第一電壓（例如，汲極電壓VDD ）的第一功率或具有第二電壓（例如，源極電壓VSS ）的第二功率施加至其底部源極/汲極區，所述第一內埋功率線及所述第二內埋功率線、所述第一內埋功率通孔及所述第二內埋功率通孔以及所述內埋絕緣層分別與圖29至圖32中所繪示的第一內埋功率線102_P及第二內埋功率線102_N、第一內埋功率通孔104_P及第二內埋功率通孔104_N以及內埋絕緣層106類似或相同。
在一些實施例中，單晶片可包含具有不同功能的多個部分（例如，單元）（例如，中央處理單元（Central Processing Unit；CPU）部分、應用程式處理器（Application Processor；AP）部分以及微處理單元（Micro Processing Unit；MPU）部分）。此等多個部分中的每一者可包含多個標準單元。在一些實施例中，單個部分中的標準單元中的所有者可經由其頂部源極/汲極區接收其功率（例如，具有汲極電壓VDD 的功率及具有源極電壓VSS 的功率）。在一些實施例中，單個部分中的標準單元中的所有者可經由其底部源極/汲極區接收其功率（例如，具有汲極電壓VDD 的功率及具有源極電壓VSS 的功率），且可經由內埋功率線（例如，第一內埋功率線102_P及第二內埋功率線102_N）及內埋功率通孔（例如，第一內埋功率通孔104_P及第二內埋功率通孔104_N）將功率施加至底部源極/汲極區。
下文參看隨附圖式來描述實例實施例。在不脫離本揭露內容的精神及教示的情況下，諸多不同形式及實施例為可能的，且因此本揭露內容不應解釋為限於本文中所闡明的實例實施例。相反，提供此等實例實施例以使得本揭露內容將為詳盡且完整的，且將向所屬技術領域中具有通常知識者傳達本揭露內容的範圍。在圖式中，為了清楚起見可放大層及區的大小及相對大小。貫穿全文，相同附圖標號指代相同元件。
本發明概念的實例實施例在本文中參看橫截面視圖或平面視圖進行描述，所述視圖為實例實施例的理想化實施例及中間結構的示意圖解說明。因此，預期圖解說明的形狀可以因為例如製造技術及/或容差而有所變化。因此，本發明概念的實例實施例不應理解為限於本文中所示出的特定形狀，而是包含因例如製造而引起的形狀偏差。
除非另有定義，否則本文中所使用的所有術語（包括技術及科學術語）具有與由所屬技術領域中具有通常知識者通常理解的意義相同的意義。應進一步理解，諸如常用詞典中所定義的彼等術語的術語應解釋為具有與其在相關技術的上下文中的含義一致的含義，且將不在理想化或過度正式意義上進行解釋，除非在本文中明確地如此定義。
本文中所使用的術語僅出於描述特定實施例的目的，且不意欲限制本發明概念。如本文中所使用，單數形式「一（a/an）」及「所述（the）」意欲亦包含複數形式，除非上下文另有清晰指示。應進一步理解，術語「包括（comprise）」及/或「包含（include）」在用於本說明書中時指定所陳述特徵、步驟、操作、元件及/或組件的存在，但不排除一或多個其他特徵、步驟、操作、元件、組件及/或其群組的存在或添加。如本文中所使用，術語「及/或」包含相關聯的所列項目中的一或多者的任何以及所有組合。
應理解，本文中對「元件A與元件B垂直地重疊（an element A vertically overlapping an element B）」（或類似語言）的提及意謂存在與元件A及元件B兩者相交的垂直線。應理解，儘管術語第一、第二等可在本文中用於描述各種元件，但此等元件不應受此等術語限制。此等術語僅用於將一個元件與另一元件區分開來。因此，在不脫離本發明概念的教示的情況下，第一元件可稱為第二元件。
以上所揭露的標的物將視為說明性且非限制性的，且隨附申請專利範圍意欲涵蓋屬於本發明概念的真實精神及範圍的所有此類修改、增強以及其他實施例。因此，在法律所允許的最大程度上，範圍應藉由以下申請專利範圍及其等效內容的最廣泛准許解釋來判定，而不應受前述詳細描述約束或限制。
2-NAND 1、2-NAND 2、2-NAND 3、2-NAND 4、2-NAND 5:2輸入反及閘 10:隔離層 12_M:經合併底部源極/汲極區 12_N、12_N1:第二底部源極/汲極區 12_N2:第三底部源極/汲極區 12_P:第一底部源極/汲極區 14_N、14_N1:第二溝道區 14_N2:第四溝道區 14_P、14_P1:第一溝道區 15:閘極絕緣體 16_N、16_N1:第二頂部源極/汲極區 16_N2:第四頂部源極/汲極區 16_P、16_P1:第一頂部源極/汲極區 16_P2:第三頂部源極/汲極區 18:共閘極層 18_A:第一共閘極層 18_B:第二共閘極層 20:間隔件 31:底部-閘極接點 32_N、32_N1:第二頂部接點 32_N2:第三頂部接點 32_P:第一頂部接點 32_Pe:延伸部分 33:底部-頂部接點 34:閘極接點 34_A:第一閘極接點 34_B:第二閘極接點 36_B:第三底部接點 36_N:第二底部接點 36_P:第一底部接點 42_B:通孔接點 42_G:閘極通孔接點 42_GA:第一閘極通孔接點 42_GB:第二閘極通孔接點 42_N:第二通孔接點 42_P:第一通孔接點 44_A:第二導電線 44_B:第三導電線 44_I:第二導電線 44_O:第一導電線 100:基底 100C:單元區 100_C1:第一單元區 100_C2:第二單元區 100D:虛設區 100P:突出部分 100S:表面 102_N:第二內埋功率線 102_P:第一內埋功率線 104_N:第二內埋功率通孔 104_P:第一內埋功率通孔 106:內埋絕緣層 A:區 Input A、Input B:輸入 INV 1、INV 1a、INV 2、INV 2a、INV 3、INV 4、INV 5、INV 6、INV 7:反相器 N1:第一N型VFET N2:第二N型VFET Output:輸出 P1:第一P型VFET P2:第二P型VFET VDD:汲極電壓 VSS:源極電壓 X:第一水平方向 X-X'、Y-Y'、Z-Z':線 Y:第二水平方向 Z:垂直方向
圖1為根據本發明概念的一些實施例的標準單元的一部分的電路圖。 圖2A及圖2B為反相器的電路圖。 圖3為根據本發明概念的一些實施例的圖2B的反相器的佈局。 圖4A及圖4B為根據本發明概念的一些實施例的分別沿圖3的線X-X'及線Y-Y'截取的橫截面視圖。 圖5A及圖5B為根據本發明概念的一些實施例的圖4B的區A的放大視圖。 圖6為根據本發明概念的一些實施例的圖2B的反相器的佈局。 圖7A及圖7B為根據本發明概念的一些實施例的分別沿圖6的線X-X'及線Y-Y'截取的橫截面視圖。 圖8為根據本發明概念的一些實施例的圖2B的反相器的佈局。 圖9A及圖9B為根據本發明概念的一些實施例的分別沿圖8的線X-X'及線Y-Y'截取的橫截面視圖。 圖10為根據本發明概念的一些實施例的圖2B的反相器的佈局。 圖11A及圖11B為根據本發明概念的一些實施例的分別沿圖10的線X-X'及線Y-Y'截取的橫截面視圖。 圖12為根據本發明概念的一些實施例的圖2B的反相器的佈局。 圖13A及圖13B為根據本發明概念的一些實施例的分別沿圖12的線X-X'及線Y-Y'截取的橫截面視圖。 圖14為根據本發明概念的一些實施例的圖2B的反相器的佈局。 圖15A及圖15B為根據本發明概念的一些實施例的分別沿圖14的線X-X'及線Y-Y'截取的橫截面視圖。 圖16為根據本發明概念的一些實施例的圖2B的反相器的佈局。 圖17A及圖17B為根據本發明概念的一些實施例的分別沿圖16的線X-X'及線Y-Y'截取的橫截面視圖。 圖18為根據本發明概念的一些實施例的2輸入反及閘（NAND gate）的電路。 圖19為根據本發明概念的一些實施例的圖18的2輸入反及閘的佈局。 圖20A及圖20B為根據本發明概念的一些實施例的分別沿圖19的線X-X'及線Y-Y'截取的橫截面視圖。 圖21為根據本發明概念的一些實施例的圖18的2輸入反及閘的佈局。 圖22A及圖22B為根據本發明概念的一些實施例的分別沿圖21的線X-X'及線Y-Y'截取的橫截面視圖。 圖23為根據本發明概念的一些實施例的圖18的2輸入反及閘的佈局。 圖24A及圖24B為根據本發明概念的一些實施例的分別沿圖23的線X-X'及線Y-Y'截取的橫截面視圖。 圖25為根據本發明概念的一些實施例的圖18的2輸入反及閘的佈局。 圖26為根據本發明概念的一些實施例的沿圖25的線Y-Y'截取的橫截面視圖。 圖27為根據本發明概念的一些實施例的圖18的2輸入反及閘的佈局。 圖28為根據本發明概念的一些實施例的沿圖27的線Y-Y'截取的橫截面視圖。 圖29為根據本發明概念的一些實施例的圖2B的反相器的佈局。 圖30為根據本發明概念的一些實施例的沿圖29的線Y-Y'截取的橫截面視圖。 圖31為根據本發明概念的一些實施例的圖2B的反相器的佈局。 圖32為根據本發明概念的一些實施例的沿圖31的線Z-Z'截取的橫截面視圖。
12_N:第二底部源極/汲極區
12_P:第一底部源極/汲極區
16_N:第二頂部源極/汲極區
16_P:第一頂部源極/汲極區
18:共閘極層
32_N:第二頂部接點
32_P:第一頂部接點
34:閘極接點
36_N:第二底部接點
36_P:第一底部接點
42_G:閘極通孔接點
42_N:第二通孔接點
42_P:第一通孔接點
44_I:第二導電線
44_O:第一導電線
INV 1:反相器
X:第一水平方向
X-X'、Y-Y':線
Y:第二水平方向
Z:垂直方向

Claims (10)

  1. 一種標準單元，包括：第一垂直場效電晶體，具有第一導電型，其中所述第一垂直場效電晶體包括基底上的第一頂部源極/汲極區、所述第一頂部源極/汲極區與所述基底之間的第一溝道區，以及所述基底中的第一底部源極/汲極區；第二垂直場效電晶體，具有不同於所述第一導電型的第二導電型，其中所述第二垂直場效電晶體包括所述基底上的第二頂部源極/汲極區、所述第二頂部源極/汲極區與所述基底之間的第二溝道區，以及所述基底中的第二底部源極/汲極區；以及導電線，電連接至所述第一頂部源極/汲極區或所述第一底部源極/汲極區，且電連接至所述第二底部源極/汲極區，其中所述標準單元經組態以經由所述導電線輸出其輸出信號，且其中所述第一頂部源極/汲極區與所述第二底部源極/汲極區間隔開。
  2. 如申請專利範圍第1項所述的標準單元，其中所述導電線電連接至所述第一底部源極/汲極區。
  3. 如申請專利範圍第1項所述的標準單元，更包括接觸所述第一底部源極/汲極區及所述第二底部源極/汲極區兩者的底部接點，其中所述底部接點電連接至所述導電線。
  4. 如申請專利範圍第1項所述的標準單元，更包括接觸所述第一底部源極/汲極區的第一底部接點及接觸所述第二底部源極/汲極區的第二底部接點，其中所述第一底部接點及所述第二底部 接點電連接至所述導電線。
  5. 如申請專利範圍第1項所述的標準單元，其中所述第一底部源極/汲極區及所述第二底部源極/汲極區分別包括經合併底部源極/汲極區的第一部分及第二部分，使得所述第一底部源極/汲極區與所述第二底部源極/汲極區彼此電連接。
  6. 如申請專利範圍第1項所述的標準單元，更包括：頂部接點，接觸所述第一頂部源極/汲極區；以及底部接點，接觸所述第二底部源極/汲極區，其中所述導電線電連接至所述頂部接點及所述底部接點。
  7. 如申請專利範圍第1項所述的標準單元，更包括共閘極層，所述共閘極層包括第一部分及第二部分，所述第一部分包括所述第一垂直場效電晶體的第一閘極電極，所述第二部分包括所述第二垂直場效電晶體的第二閘極電極。
  8. 一種標準單元，包括：基底，包括單元區及虛設區；第一垂直場效電晶體，位於所述基底的所述單元區上，其中所述第一垂直場效電晶體具有第一導電型且包括第一頂部源極/汲極區、所述第一頂部源極/汲極區與所述基底的所述單元區之間的第一溝道區，以及所述基底的所述單元區中的第一底部源極/汲極區；第二垂直場效電晶體，位於所述基底的所述單元區上，其中所述第二垂直場效電晶體具有不同於所述第一導電型的第二導電型且包括第二頂部源極/汲極區、所述第二頂部源極/汲極區與所述基底的所述單元區之間的第二溝道區，以及所述基底的所述單元 區中的第二底部源極/汲極區，且所述第二底部源極/汲極區延伸至所述基底的所述虛設區中且包括所述基底的所述虛設區中的連接部分；以及輸出接點，位於所述基底的所述虛設區上，其中所述輸出接點接觸所述第二底部源極/汲極區的所述連接部分，且其中所述第一頂部源極/汲極區與所述第二底部源極/汲極區間隔開。
  9. 如申請專利範圍第8項所述的標準單元，更包括在所述第一底部源極/汲極區與所述第二底部源極/汲極區之間延伸的隔離層。
  10. 如申請專利範圍第8項所述的標準單元，更包括所述輸出接點上的導電線，其中所述第二底部源極/汲極區的所述連接部分包括第二連接部分，其中所述第一底部源極/汲極區延伸至所述基底的所述虛設區中且包括所述基底的所述虛設區中的第一連接部分，其中所述輸出接點包括接觸所述第一底部源極/汲極區的所述第一連接部分的第一輸出接點及接觸所述第二底部源極/汲極區的所述第二連接部分的第二輸出接點，且其中所述導電線電連接至所述第一輸出接點及所述第二輸出接點兩者。
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