CN116247060A - 半导体结构 - Google Patents

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Abstract

本发明公开一种半导体结构，包括：半导体基板；第一阱区；第二阱区；以及逻辑单元，包括：至少一个第一晶体管，在该第一阱区上方的第一有源区中，并且包括在第一方向上延伸的第一闸电极；至少一个第二晶体管；第二闸电极和第三闸电极；以及第一隔离结构和第二隔离结构，在该第二有源区的相对边缘上，其中，该第一隔离结构与该第二栅极结构在该第一方向上对齐，该第二隔离结构与该第三栅极结构在该第一方向上对齐。采用这种方式，电线源/接地线无需设置的过宽，因此相较于先前技术中的电源线，本发明实施例中的电源线/接地线的宽度更小，并且面积也更小，这样也就降低了逻辑单元的高度和面积，也降低了半导体结构的整体高度和整体的面积。

Description

半导体结构
技术领域
本发明涉及半导体技术领域，尤其涉及一种半导体结构。
背景技术
集成电路(integrated circuit，IC)变得越来越重要。使用IC的应用程序被数百万人使用。这些应用包括手机、智能手机、平板计算机、膝上型计算机、笔记本电脑、PDA、无线电子邮件终端、MP3音讯和视频播放器、便携式无线网络浏览器等。集成电路越来越多地包括用于信号控制和处理的强大和高效的板载(on-board)数据存储和逻辑电路。
随着集成电路的不断缩小，集成电路已经变得更加紧凑。对于集成电路中经常使用的标准单元(standard cell)，当标准单元的数量增加时，芯片面积就会增加。因此，需要一种面积更小、效率更高的标准单元。
发明内容
有鉴于此，本发明提供一种半导体结构，以解决上述问题。
根据本发明的第一方面，公开一种半导体结构，包括：
半导体基板；
第一阱区，具有第一导电类型，并且在该半导体基板上方；
第二阱区，具有第二导电类型，并且在该半导体基板上方，其中该第一导电类型不同于该第二导电类型；以及
逻辑单元，包括：至少一个第一晶体管，在该第一阱区上方的第一有源区中，并且该至少一个第一晶体管包括在第一方向上延伸的第一闸电极；至少一个第二晶体管，在该第二阱区上方的第二有源区中，其中该至少一个第二晶体管和该至少一个第一晶体管共享该第一闸电极；第二闸电极和第三闸电极，位于该第一晶体管的相对两侧并沿该第一方向延伸；以及第一隔离结构和第二隔离结构，在该第二有源区的相对边缘上，并沿该第一方向延伸，
其中，该第一隔离结构与该第二栅极结构在该第一方向上对齐，该第二隔离结构与该第三栅极结构在该第一方向上对齐。
根据本发明的第二方面，公开一种半导体结构，包括：
半导体基板；
逻辑单元，包括：在该半导体基板上方的第一有源区中的至少一个第一晶体管，并且该至少一个第一晶体管包括在第一方向上延伸的第一闸电极；在该半导体基板上方的第二有源区中的至少一个第二晶体管，其中该至少一个第二晶体管和该至少一个第一晶体管共享该第一闸电极；第二闸电极和第三闸电极，位于该第一晶体管的相对两侧并沿该第一方向延伸；以及第四闸电极和第五闸电极，位于该第二晶体管的相对两侧并沿该第一方向延伸；
第一电源线，沿第二方向延伸，其中该第二方向垂直于第一方向；
第二电源线，沿该第二方向延伸，其中该逻辑单元由该第一电源线和该第二电源线包围，该第一电源线与该第二电源线电性分离；以及
第一附加电源线，在该第二方向上延伸并位于该第一有源区上方，
其中该第四栅极结构与该第二栅极结构电性分离，该第五栅极结构与该第三栅极结构电性分离，
其中，该第二闸电极和该第三闸电极通过该第一附加电源线电连接到该第一电源线。
根据本发明的第三方面，公开一种半导体结构，包括：
半导体基板；以及
单元阵列，包括：第一逻辑单元，包括：在该半导体基板上方的第一有源区中的至少一个第一晶体管，并且该至少一个第一晶体管包括在第一方向上延伸的第一闸电极；以及在该半导体基板上方的第二有源区中的至少一个第二晶体管，其中该至少一个第二晶体管和该至少一个第一晶体管共享该第一闸电极；第二逻辑单元，包括：在该第一有源区中的至少一个第三晶体管，并且该至少一个第三晶体管包括沿该第一方向延伸的第二闸电极；在该半导体基板上方的第三有源区中的至少一个第四晶体管，其中该至少一个第三晶体管和该至少一个第四晶体管共享该第二闸电极；
第三闸电极、第四闸电极和第五闸电极，沿该第一方向延伸；以及
第一隔离结构、第二隔离结构和第三隔离结构，沿该第一方向延伸；
其中该第三闸电极和该第四闸电极设置在该第一晶体管的相对两侧，该第四闸电极和该第五闸电极设置在该第三晶体管的相对两侧，
其中，该第一隔离结构和该第二隔离结构设置在该第二有源区的相对边缘，该第二隔离结构和该第三隔离结构设置在该第三有源区的相对边缘，
其中，该第二有源区通过该第二隔离结构与该第三有源区分隔开。
本发明的半导体结构由于包括：半导体基板；第一阱区，具有第一导电类型，并且在该半导体基板上方；第二阱区，具有第二导电类型，并且在该半导体基板上方，其中该第一导电类型不同于该第二导电类型；以及逻辑单元，包括：至少一个第一晶体管，在该第一阱区上方的第一有源区中，并且该至少一个第一晶体管包括在第一方向上延伸的第一闸电极；至少一个第二晶体管，在该第二阱区上方的第二有源区中，其中该至少一个第二晶体管和该至少一个第一晶体管共享该第一闸电极；第二闸电极和第三闸电极，位于该第一晶体管的相对两侧并沿该第一方向延伸；以及第一隔离结构和第二隔离结构，在该第二有源区的相对边缘上，并沿该第一方向延伸，其中，该第一隔离结构与该第二栅极结构在该第一方向上对齐，该第二隔离结构与该第三栅极结构在该第一方向上对齐。采用这种方式，可以将在电线源/接地在线的连接闸电极特征取消，取消这些连接闸电极特征之后，电线源/接地线无需设置的过宽，因此相较于先前技术中的电源线，本发明实施例中的电源线/接地线的宽度更小，并且面积也更小，这样也就降低了逻辑单元的高度和面积，也降低了半导体结构的整体高度和整体的面积。
附图说明
图1示出了说明根据本发明一些实施例的IC的单元阵列(cell array)的简化图。
图2示出了说明根据本发明一些实施例的逻辑单元的简化图。
图3示出了图示根据本发明的一些实施例的布置在图1的单元阵列的一行(row)中的图2的逻辑单元的简化图。
图4A示出了根据本发明的一些实施例的沿图3中的线A-AA的行的半导体结构的截面图。
图4B示出了根据本发明的一些实施例的沿图3中的线B-BB的行的半导体结构的截面图。
图5示出了说明根据本发明一些实施例的逻辑单元的简化图。
图6示出了图示根据本发明的一些实施例的布置在图1的单元阵列的一行(row)中的图5的逻辑单元的简化图。
图7示出了说明根据本发明一些实施例的逻辑单元的简化图。
图8示出了图示根据本发明的一些实施例的布置在图1的单元阵列的一行中的图7的逻辑单元的简化图。
图9示出了图示根据本发明的一些实施例的布置在图1的单元阵列的一行中的图7的逻辑单元的简化图。
具体实施方式
在下面对本发明的实施例的详细描述中，参考了附图，这些附图构成了本发明的一部分，并且在附图中通过图示的方式示出了可以实践本发明的特定的优选实施例。对这些实施例进行了足够详细的描述，以使本领域技术人员能够实践它们，并且应当理解，在不脱离本发明的精神和范围的情况下，可以利用其他实施例，并且可以进行机械，结构和程序上的改变。本发明。因此，以下详细描述不应被理解为限制性的，并且本发明的实施例的范围仅由所附权利要求限定。
将理解的是，尽管术语“第一”、“第二”、“第三”、“主要”、“次要”等在本文中可用于描述各种组件、组件、区域、层和/或部分，但是这些组件、组件、区域、这些层和/或部分不应受到这些术语的限制。这些术语仅用于区分一个组件、组件、区域、层或部分与另一区域、层或部分。因此，在不脱离本发明构思的教导的情况下，下面讨论的第一或主要组件、组件、区域、层或部分可以称为第二或次要组件、组件、区域、层或部分。
此外，为了便于描述，本文中可以使用诸如“在...下方”、“在...之下”、“在...下”、“在...上方”、“在...之上”之类的空间相对术语，以便于描述一个组件或特征与之的关系。如图所示的另一组件或特征。除了在图中描述的方位之外，空间相对术语还意图涵盖设备在使用或运行中的不同方位。该设备可以以其他方式定向(旋转90度或以其他定向)，并且在此使用的空间相对描述语可以同样地被相应地解释。另外，还将理解的是，当“层”被称为在两层“之间”时，它可以是两层之间的唯一层，或者也可以存在一个或多个中间层。
术语“大约”、“大致”和“约”通常表示规定值的±20％、或所述规定值的±10％、或所述规定值的±5％、或所述规定值的±3％、或规定值的±2％、或规定值的±1％、或规定值的±0.5％的范围内。本发明的规定值是近似值。当没有具体描述时，所述规定值包括“大约”、“大致”和“约”的含义。本文所使用的术语仅出于描述特定实施例的目的，并不旨在限制本发明。如本文所使用的，单数术语“一”，“一个”和“该”也旨在包括复数形式，除非上下文另外明确指出。本文所使用的术语仅出于描述特定实施例的目的，并不旨在限制本发明构思。如本文所使用的，单数形式“一个”、“一种”和“该”也旨在包括复数形式，除非上下文另外明确指出。
将理解的是，当将“组件”或“层”称为在另一组件或层“上”、“连接至”、“耦接至”或“邻近”时，它可以直接在其他组件或层上、与其连接、耦接或相邻、或者可以存在中间组件或层。相反，当组件称为“直接在”另一组件或层“上”、“直接连接至”、“直接耦接至”或“紧邻”另一组件或层时，则不存在中间组件或层。
注意：(i)在整个附图中相同的特征将由相同的附图标记表示，并且不一定在它们出现的每个附图中都进行详细描述，并且(ii)一系列附图可能显示单个项目的不同方面，每个方面都与各种参考标签相关联，这些参考标签可能会出现在整个序列中，或者可能只出现在序列的选定图中。
图1示出了说明根据本发明一些实施例的IC(半导体结构或半导体装置)的单元阵列100(例如位于半导体结构或半导体装置中的单元阵列)的简化图。本发明实施例中IC的单元阵列100可以是位于半导体结构之中，例如半导体结构包括单元阵列100或半导体结构包括IC，IC包括单元阵列100。单元阵列100包括布置在多行(多排)ROW1至ROWx中的多个逻辑单元10。在一些实施例中，逻辑单元10可以是标准单元(例如，INV(inverter，反相器或其他功能装置等)、AND、OR、NAND、NOR、触发器(Flip-Flop)、SCAN等)、它们的组合或特定的逻辑功能单元。此外，同一行(row)或同一排的逻辑单元10的逻辑功能可以相同也可以不同。此外，每个逻辑单元10包括多个晶体管。在一些实施例中，对应于相同功能或操作(operation)的逻辑单元10可以具有相同的电路配置，该相同的电路配置可以具有不同的半导体结构和/或不同的布局。在图1中，同一行中的逻辑单元10在布局中具有相同的单元高度(例如，在Y方向上)。此外，逻辑单元10在布局中可以具有相同或不同的单元宽度(例如，在X方向上)。需要说明的是，逻辑单元10的数量和配置仅作为示例，并非用于限制本发明。
在一些实施例中，逻辑单元10中的晶体管可以选自平面晶体管、鳍式场效应晶体管(fin field effect transistor，FinFET)、垂直闸全环绕(gate all around，GAA)、水平GAA、纳米线(nano wire)、纳米片(nano sheet)或它们的组合。
图2示出了说明根据本发明一些实施例的逻辑单元10A的简化图。逻辑单元10A能够提供具有小单元延迟的特定逻辑功能，逻辑单元10A仅用于举例说明根据本发明一些实施例中的单元结构，对逻辑单元10A的功能并不限制。逻辑单元10A布置在电源线310(例如，VDD线、第一电源线或第一电源线)和接地线(或地线)320(例如，VSS线、第二电源线或第二电源线)之间,并且具有单元高度H1。此外，逻辑单元10A的外边界使用虚线示出，具体来书，定义逻辑单元10A边界可以包括沿栅极结构220a、隔离结构230a和230b、栅极结构220b延伸的虚线(点状虚线)，以及在电源线310和接地线(或地线)320上延伸的虚线(点状虚线)共同来界定。沿X方向延伸的电源线310和接地线(或地线)320是单元阵列100中的逻辑单元的主要电源线。此外，逻辑单元10A被电源线310和接地线(或地线)320包围。
逻辑单元10A包括在N型阱区NW上方的P型晶体管P和在P型阱区PW上方的N型晶体管N。在该实施例中，N型阱区NW和P型阱区PW之间的界面被标记为40。P型晶体管P和N型晶体管N被配置为执行逻辑单元10A的特定逻辑功能，例如反相器或其他功能等。需注意的是，逻辑单元10A中晶体管的数量仅是举例说明，并非用以限制本发明。逻辑单元10A可以包括更多的P型晶体管和更多的N型晶体管以执行特定功能或其他功能。
在逻辑单元10A中，沿Y方向延伸的栅极结构210a在N型阱区NW的有源区110中形成P型晶体管P。此外，栅极结构210a在P型阱区PW的有源区120中形成N型晶体管N。沿Y方向延伸的栅极结构220a和220b布置在N型阱区NW上方的逻辑单元10A的边界中。在一些实施例中，栅极结构210a、220a和220b具有相同的结构。为了简化起见，将省略栅极结构210a、220a和220b的细节，例如闸电极电介质、闸电极(闸电极电极)等，以及对应的源极/漏极区(或区域)。栅极结构220a和220b可以是虚设栅极结构，用于关断对应的晶体管，从而使P型晶体管P与相邻的晶体管分隔开。
沿Y方向延伸的隔离结构230a和230b布置在P型阱区PW上方的逻辑单元10A的边界中。换言之，栅极结构220a与220b设置于P型晶体管P的相对侧，而隔离结构230a与230b设置于N型晶体管N的相对侧。值得注意的是，栅极结构220a和220b以及隔离结构230a和230b比栅极结构210a短。在一些实施例中，栅极结构220a和220b以及隔离结构230a和230b在Y方向上具有相同的长度。
在一些实施例中，隔离结构230a和230b是通过对具有与栅极结构210a相同长度的栅极结构220a和220b执行切割金属闸电极极(cut metal gate，CMG)工艺或切割多晶硅(cut poly，CPO)工艺来形成的。接下来，将P型阱区上方的栅极结构220a和220b的闸电极特征替换为介电基(dielectric-base)材料以形成隔离结构230a和230b。
在逻辑单元10A中，栅极结构210a、220a和220b以固定间距PH1排列。例如，栅极结构220a、210a和220b按照间距PH1依次排列。
电源线310和接地线(或地线)320形成在同一金属层(例如最低金属层)中，电源线310和接地线320具有相同的宽度W1。有源区(active region)110和120布置在电源线310和接地线320之间。在一些实施例中，单元高度H1等于从电源线310的中心到地线(或接地线)320的中心的距离。在另一些实施例中，单元高度H1等于栅极结构210a的长度(在Y方向上的长度)，或者单元高度H1等于栅极结构220a(或者220b)的长度加上隔离结构230a(或者230b)的长度。沿X方向延伸的多个信号线350a至350d和附加电源线330以固定间距PH2布置在电源线310和接地线320之间。此外，信号线350a至350d和附加电源线330、电源线310和接地线320形成在同一金属层中。在一些实施例中，信号线350a至350d和附加电源线330具有相同的宽度W2。应该注意的是，信号线350a至350d和附加电源线330比电源线310和接地线320窄，即宽度W2小于宽度W1(W2<W1)。应该注意的是，宽度W1小于传统逻辑单元的传统电源/接地线，传统逻辑单元在传统的电源/接地在线设置了连接闸电极(tie-gate)特征(或部件)。因此，单元高度H1小于传统逻辑单元的单元高度。
信号线350b形成在N型阱区NW和P型阱区PW之间的界面(interface)40上方(从图2中看，在图2中界面40之上)。栅极结构210a通过对应的连接特征(未示出)电连接到信号线350a至350d之一。此外，P型晶体管P和N型晶体管N的源极/漏极区可以连接到对应的信号线，即信号线350a到350d，而不是连接到栅极结构210a的信号线。例如，栅极结构210a可以电性连接到信号线350b，以接收栅极电压；当然栅极结构210a也可以连接到前台的信号线以接收栅极电压，栅极结构210a电性连接到的信号线可以不同于栅极结构220a和220b电性连接的信号线。
附加电源线330是金属线，其可以是专用于连接电源线310的信号线。具体来说，附加电源线330的电位与电源线310的电位相等，例如附加电源线330与电源线310均设置在金属层M0，然后附加电源线330与电源线310通过设置在金属层M0之上的金属层M1中的布线电性连接；当然这仅为举例，本发明实施例中也可以以其他的方式将附加电源线330与电源线310电性连接。附加电源线330分别通过连接特征255a和225b电连接到栅极结构220a和220b。此外，附加电源线330通过互连结构(未示出)电连接到电源线310。在一些实施例中，连接特征(或部件)255a(即，连接闸电极连接特征(tie-gate connection feature)或连接闸电极特征(tie-gate feature))和栅极结构220a形成第一连接闸电极装置，并且连接特征255b和栅极结构220b形成第二连接闸电极装置。如上所述，第一和第二连接闸装置布置在逻辑单元10A的边界中。此外，N型晶体管N被第一和第二连接闸装置包围。与传统的逻辑单元相比，逻辑单元10A中的电源线310和接地线320的正上方没有形成连接闸电极特征(或连接闸电极连接特征)。先前技术中，连接闸电极特征(或连接闸电极部件)均设置在电源线310和接地线320的正上方(也即与电源线310和接地线320的投影重叠)，这种直接连接到电源线和接地线方便制造并且连接路径较短，因此先前技术得到广泛的应用，技术人员也并没有对先前技术的上述方案提出什么异议。然而本发明的发明人立志创新，发明人想要进一步降低半导体结构或逻辑单元的面积，以优化半导体结构或逻辑单元性能。发明人经过研究，发现了可以降低半导体结构或逻辑单元的面积的方法，也即本发明实施例中的方案。如图2所示，发明人所提出的本发明实施例中，将先前技术中设置在电线源310上的连接闸电极特征(例如用于将栅极结构220a或/和栅极结构220b电性连接到电线源310)取消，并且将位于电线源310与接地线320之间的其中一条信号线(例如信号线330)作为提高给栅极结构220a或/和栅极结构220b栅极电压的附加电源线(其电位等于电源线310)。采用这种方式，可以将在电线源310上的连接闸电极特征(或部件)取消，取消这些连接闸电极特征(或部件)之后，电线源310无需设置的那么宽，因此相较于先前技术中的电源线，本发明实施例中的电源线310的宽度(例如宽度W1)更小(甚至大大减小)并且面积也更小，这样也就降低了逻辑单元的高度(例如高度H1)和面积，也降低了逻辑单元和电源线的整体高度和整体的面积。因此，本发明实施例提出的半导体结构或单元具有更小的面积，更高的能效比，也可以用于密度更高的集成电路或半导体结构中，提高了设计的灵活性和设计弹性。此外，本发明实施例的上述描述仅为举例，在其他实施例中，也可以是将位于接地线320上的连接闸电极特征取消，也可以减小半导体结构或单元的面积；或者，同时将在电线源310上的连接闸电极特征和位于接地线320上的连接闸电极特征均取消，从而进一步减小半导体结构或单元的面积。因此，通过本发明实施例的方案，实现了对半导体装置或半导体结构的进一步的改进，优化了半导体装置或半导体结构能效比，提高了半导体结构的整合度，并且布局设计更加合理和可靠，提高了半导体装置运行的稳定性。
连接部件(或连接特征)250a被配置为将P型晶体管P的源极/漏极区(未示出)连接到电源线310。连接部件250b被配置为将N型晶体管N的源极/漏极区(未示出)连接到地线(或接地线)320。在一些实施例中，连接特征250a和250b中的每一个是用于连接晶体管的源极/漏极区(图未示)的触点。
隔离结构230a和栅极结构220a沿Y方向的同一直线设置，并且隔离结构230b和栅极结构220b沿Y方向的同一直线设置。换言之，在Y方向上，隔离结构230a与栅极结构220a对齐，且隔离结构230b与栅极结构220b对齐。在一些实施例中，隔离结构230a与栅极结构220a接触，并且隔离结构230b与栅极结构220b接触。在一些实施例中，隔离结构230a与栅极结构220a通过介电材料分开(分隔开)，并且隔离结构230b与栅极结构220b通过介电材料分开(分隔开)。
在逻辑单元10A中，有源区110由连续的氧化物扩散区形成，有源区120由扩散中断(diffusion break，DB)区形成。因此，N型晶体管N对应的有源区120通过隔离结构230a和230b与相邻逻辑单元的N型晶体管对应的有源区分开(隔开)。在一些实施例中，隔离结构230a和230b可以是DB结构。在一些实施例中，隔离结构230a和230b可以是浅沟槽隔离(shallow trench isolation，STI)。在一些实施例中，隔离结构230a和230b可以是电介质基虚设闸电极(dielectric-base dummy gate)。因此，本发明实施例中，有源区110是连续有源区，有源区120是不连续有源区。连续有源区可以是指在未设置任何介电材料插入到有源区中，不连续有源区可以是指设置有介电材料插入到有源区中。由于有源区110是连续有源区，因此需要将栅极结构220a和220b连接到电源线310，以将虚设晶体管(例如由栅极结构220a和对应的源极/漏极组成，或/和由栅极结构220b和对应的源极/漏极组成)由电源线310关断。有源区120是不连续有源区，已经由隔离结构230a和230b进行电性分隔。在本发明另一个实施例中，有源区120也可以是连续有源区，从而将另一个信号线作为额外的接地线，以连接到有源区120上的两侧的栅极结构。
图3示出了图示根据本发明的一些实施例的布置在图1的单元阵列100的行(或排)ROWn(或称为第ROWn排)中的图2的逻辑单元10A的简化图。逻辑单元10A_1和10A_2被布置在行ROWn中并且位于电源线310和接地线320之间。此外，逻辑单元10A_1和10A_2中的每一个的外边界使用虚线示出。在图3中，逻辑单元10A_1和10A_2具有单元高度H1。
图4A示出了根据本发明一些实施例的沿图3中的线A-AA的行ROWn的半导体结构的截面图。图4B示出了根据本发明一些实施例的沿图3中的线B-BB的行ROWn的半导体结构的截面图。
一起参考图3和图4A和4B，N型阱区NW和P型阱区PW形成在半导体基板105上方。在一些实施例中，半导体基板105是硅(Si)基板。在一些实施例中，半导体基板105的材料例如可以选自块状硅(bulk-Si)、SiP、SiGe、SiC、SiPC、Ge、SOI-Si、SOI-SiGe、III-VI材料或其组合。
在逻辑单元10A_1中，沿Y方向延伸的栅极结构210_1在N型阱区NW的有源区110中形成P型晶体管P1和P型阱区PW的有源区120_1中的N型晶体管N1。在逻辑单元10A_2中，沿Y方向延伸的栅极结构210_2和210_3分别形成N型阱区NW的有源区110中的P型晶体管P2和P3，并且分别在P型阱区PW的有源区120_2中形成N型晶体管N2和N3。为了简化起见，省略了P型晶体管P1至P3和N型晶体管N1至N3的源极/漏极区。
沿Y方向延伸的栅极结构220_1和220_2布置在逻辑单元10A_1在N型阱区NW上方的边界中，并且在Y方向上延伸的栅极结构220_2和220_3布置在逻辑单元10A_2的边界中的N型阱区NW之上。栅极结构220_2由逻辑单元10A_1和10A_2共享。此外，有源区110是沿X方向延伸的连续氧化物扩散区。
沿Y方向延伸的隔离结构230_1和230_2布置在P型阱区PW上方的逻辑单元10A_1边界中，并且沿Y方向延伸的隔离结构230_2和230_3布置在P型阱区PW上方的逻辑单元10A_2的边界。隔离结构230_2由逻辑单元10A_1和10A_2共享。
P型晶体管Pl和N型晶体管N1被配置为对逻辑单元10A_l执行第一逻辑功能。P型晶体管P2和P3以及N型晶体管N2和N3被配置为对逻辑单元10A_2执行第二逻辑功能。在一些实施例中，第一和第二逻辑功能是不同的。例如，逻辑单元10A_1为反相器(NOT gate)，逻辑单元10A_2为NAND门(闸)或NOR门(闸)。在一些实施例中，第一和第二逻辑功能是相同的。例如，逻辑单元10A_1和10A_2是具有不同驱动强度的反相器。当然上述均未举例，逻辑单元10A_1和10A_2实现的功能不限于上述功能，可以根据设计需求自由设计。
P型晶体管P1至P3形成在同一有源区110中。例如，P型晶体管P1至P3共享相同的鳍片结构或GAA结构。N型晶体管N1形成在有源区120_1中，N型晶体管N2和N3形成在有源区120_2中。隔离结构230_1和230_2设置在有源区120_1的相对边缘上，并且隔离结构230_2和230_3设置在有源区120_2的相对边缘上。此外，有源区120_1通过隔离结构230_2与有源区120_2分开(分离、隔开或分隔开)。
在逻辑单元10A_1和10A_2中，栅极结构220_1、210_1、220_2、210_2、210_3和220_3以固定间距(例如，图2的间距PH1)依次排列。在Y方向上，隔离结构230_1与栅极结构220_1对齐，隔离结构230_2与栅极结构220_2对齐，并且隔离结构230_3与栅极结构220_3对齐。在一些实施例中，隔离结构230_1至230_3分别与栅极结构220_1至220_3接触。在一些实施例中，隔离结构230_1至230_3通过介电材料与栅极结构220_1至220_3分开。
在一些实施例中，栅极结构210_1至210_3在Y方向上具有相同的长度(例如，单元高度H1)。在一些实施例中，栅极结构220_1至220_3仅在N型阱区NW上方延伸，而不在P型阱区PW上方延伸。类似地，隔离结构230_1至230_3仅在P型阱区PW上方延伸，而不在N型阱区NW上方延伸。因此，栅极结构220_1至220_3和隔离结构230_1至230_3比栅极结构210_1至210_3短。此外，栅极结构220_1至220_3在Y方向上具有相同的长度，并且隔离结构230_1至230_3在Y方向上具有相同的长度。在一些实施例中，栅极结构210_1至210_3、栅极结构220_1至220_3和隔离结构230_1至230_3在X方向上具有相同的宽度。此外，栅极结构210_1至210_3和栅极结构220_1至220_3形成在电源线310下方并被电源线310部分覆盖。栅极结构210_1至210_3和隔离结构230_1至230_3形成在接地线下方并被接地线320部分覆盖、电源线310和接地线320是逻辑单元10A_1和10A_2的主电源线，并沿X方向延伸穿过逻辑单元10A_1和10A_2。
此外，沿Y方向延伸的连接部件(连接特征)240_1至240_5位于有源区110上方。连接部件240_1至240_5形成在有源区110上方的同一层中。在一些实施例中，每个连接部件240_1至240_5是用于在N型阱区NW上连接晶体管的源极/漏极区的接触(contact)。连接特征250_1形成在连接特征240_2之上，并且连接特征250_2和250_3形成在连接特征240_4之上。在一些实施例中，连接特征250_1至250_3中的每一个是用于连接对应触点的通孔。此外，连接部件250_1至250_3形成在N型阱区NW上方。在本发明实施例中，如图3所示，由于设置连接特征250_3，可以增加导电通路，减少从电源线/接地线到源极/漏极的电阻，减小IR压降。
沿Y方向延伸的连接特征240_6和240_7位于有源区120_1上方，沿Y方向延伸的连接特征240_8至240_10位于有源区120_2上方。连接特征240_6至240_10和连接特征240_1至240_5形成在同一层中。在一些实施例中，连接部件240_6至240_10中的每一个是用于在P型阱区PW上方连接晶体管的源极/漏极区的触点。连接特征250_4和250_5分别形成在连接特征240_7和240_9上方。在一些实施例中，连接特征250_4至250_5中的每一个是用于连接对应触点的通孔。此外，连接部件250_4和250_5形成在P型阱区PW上方。
信号线350_1至350_4和沿X方向延伸的附加电源线330_1根据固定间距(例如，图2的间距PH2)布置在电源线310和接地线320之间。如上所述，信号线350_1至350_4和附加电源线330_1比电源线310和接地线320窄。
附加电源线330_1是金属线，可以是专用于连接电源线310的信号线。附加电源线330_1在有源区110上方延伸并分别通过连接特征255_1到255_3电连接到栅极结构220_1至220_3。此外，附加电源线330_1依次通过连接部件360_2、金属线370_1和连接部件360_1电连接到电源线310。沿Y方向延伸的金属线370_1形成在附加电源线330_1上方的金属层中。同时，附加电源线330_1进一步通过连接部件250_3、连接部件240_4和连接部件250_2依次电连接至电源线310。在一些实施例中，更多的互连结构用于将附加电源线330_1连接到电源线310。
在一些实施例中，连接部件240_1至240_10、连接部件250_1至250_5和连接部件255_1至255_3的材料选自Ti、TiN、TaN、Co、Ru、Pt、Ni、W、Al、Cu或它们的组合。在一些实施例中，连接部件240_1至240_10、连接部件250_1至250_5以及连接部件255_1至255_3由相同的材料形成。在一些实施例中，连接特征240_1至240_10、连接特征250_1至250_5以及连接特征255_1至255_3由不同材料形成。
在图3的行ROWn中，附加电源线330_1能够为逻辑单元(例如，逻辑单元10A_1和10A_2)的P型晶体管提供输入电源。此外，通过使用额外的电源线330_1来连接闸电极(栅极电极)220_1至220_3，减小了与电源线310对应的电力输送网络(power delivery network，PDN)或电网(power grid)的IR压降。此外，逻辑单元(例如逻辑单元10A_1和10A_2)的P型晶体管形成在连续的有源区110中，从而避免扩散破坏应力会降低P型晶体管的饱和漏极电流(Idsat)，特别是具有SiGe沟道的P型晶体管。此外，当扩散断裂应力减轻时，晶体管的阈值电压(即Vt)降低。具体来说，在图3的实施例中，通过设置连接特征255_1和255_2来分别将(虚设)栅极结构220_1和220_2电性连接到附加电源线330_1，来实现将先前技术中设置于电源线310之上(直接位于电源线310上，直接位于是指两者在竖直方向上的投影重叠)的连接闸电极特征取消，从而减小了电源线310的宽度，减小了半导体结构的尺寸和面积。此外图3的实施例中，还设置了连接特征250_3，连接特征250_3连接到连接特征240_4，连接特征240_4通过连接特征250_2连接到电源线310，从而为晶体管(例如晶体管P2和P3)提供源极电压；因此本发明图3所示的实施例中还额外设置连接到电源线的连接特征250_3以减小电源线到源极的阻抗(或电阻)，减小了IR压降。另外，图3所示的示例中，还设置有连接特征255_3将栅极结构220_3电性连接到附加电源线330_1，来实现将先前技术中设置于电源线310之上的连接闸电极特征取消，从而减小了电源线310的宽度。
图5示出了说明根据本发明一些实施例的逻辑单元10B的简化图。逻辑单元10B的外边界使用虚线示出。逻辑单元10B能够提供与图2的逻辑单元10A类似的特定逻辑功能。逻辑单元10B的半导体结构与图2的逻辑单元10A的半导体结构类似，而逻辑单元10A和10B的区别在于，逻辑单元10A的栅极结构220a和220b分别替换为逻辑单元10B中的隔离结构230c和230d。此外，逻辑单元10A的隔离结构230a和230b分别替换为逻辑单元10B中的栅极结构220c和220d。为了简化描述，用于连接晶体管的源极/漏极区域的连接特征被省略。值得一提的是，逻辑单元10B中晶体管的数量仅是举例说明，并非用以限制本发明。逻辑单元10B可以包括更多的P型晶体管和更多的N型晶体管以执行特定功能。
沿Y方向延伸的栅极结构220c和220d布置在逻辑单元10B在P型阱区PW上方的边界中。沿Y方向延伸的隔离结构230c和230d布置在N型阱区NW上方的逻辑单元10B的边界中。换言之，隔离结构230c与230d设置于P型晶体管P的相对侧，而栅极结构220c与220d设置于N型晶体管N的相对侧。值得注意的是，栅极结构220c和220d以及隔离结构230c和230d比栅极结构210a短。在一些实施例中，栅极结构220c和220d以及隔离结构230c和230d在Y方向上具有相同的长度。
图2的逻辑单元10A与图5的逻辑单元10B的区别在于，逻辑单元10A的附加电源线310被逻辑单元10B中的信号线350e替代，并且逻辑单元10A的信号线350c被逻辑单元10B中的附加地线(附加接地线)340代替。如上所述，信号线350a、350b、350d和350e以及附加地线340比电源线310和接地线320窄。
附加地线340是金属线，其可以是专用于连接地线320的信号线。附加地线340分别通过连接特征255c和255d电连接到栅极结构220c和220d.此外，附加地线340通过互连结构(未示出)电连接到地线(或接地线)320。在一些实施例中，连接特征255c和栅极结构220c形成第三连接闸电极(tie-gate)装置，并且连接特征255d和栅极结构220d形成第四连接闸电极装置。如上所述，第三和第四连接闸装置布置在逻辑单元10B的边界中。此外，N型晶体管N被第三和第四连接闸装置包围。如图5所示，本发明实施例中，将先前技术中设置在接地线320上的连接闸电极特征(例如用于将栅极结构220c或/和栅极结构220c电性连接到接地线320)取消，并且将位于电线源310与接地线320之间的其中一条信号线(例如信号线340)作为提高给栅极结构220c或/和栅极结构220d栅极电压的附加电源线(其电位等于接地线320)。采用这种方式，可以将在接地线320上的连接闸电极特征取消，取消这些连接闸电极特征之后，接地线320无需设置的那么宽，因此相较于先前技术中的电源线，本发明实施例中的接地线320的宽度(例如宽度W2)更小(甚至大大减小)并且面积也更小，这样也就降低了逻辑单元的高度(例如高度H1)和面积，也降低了逻辑单元和电源线的整体高度和整体的面积。因此，本发明实施例提出的半导体结构或单元具有更小的面积，更高的能效比，也可以用于密度更高的集成电路或半导体结构中，提高了设计的灵活性和设计弹性。
隔离结构230c和栅极结构220c沿Y方向的同一直线设置，并且隔离结构230d和栅极结构220d沿Y方向的同一直线设置。换言之，在Y方向上，隔离结构230c与栅极结构220c对齐且隔离结构230d与栅极结构220d对齐。在一些实施例中，隔离结构230c与栅极结构220c接触，并且隔离结构230d与栅极结构220d接触。在一些实施例中，隔离结构230c与栅极结构220c通过介电材料分开，并且隔离结构230d与栅极结构220d通过介电材料分开。
在逻辑单元10B中，有源区120由连续的氧化物扩散区形成，有源区110由DB区形成。因此，P型晶体管P对应的有源区110与相邻逻辑单元的P型晶体管对应的有源区通过隔离结构230c和230d隔开(分隔开)。在一些实施例中，隔离结构230c和230d可以是DB结构。在一些实施例中，隔离结构230c和230d可以是STI。在一些实施例中，隔离结构230c和230d可以是电介质基虚设闸电极。
图6示出了图示根据本发明的一些实施例的布置在图1的单元阵列100的行ROWn中的图5的逻辑单元10B的简化图。逻辑单元10B_1和10B_2被布置在行ROWn中并且在电源线310和接地线320之间。此外，使用虚线示出了逻辑单元10B_1和10B_2中的每一个的外边界。在图6中，逻辑单元10B_1和10B_2具有单元高度H1。
在逻辑单元10B_1中，沿Y方向延伸的栅极结构210_1形成N型阱区NW的有源区110_1中的P型晶体管P1和P型阱区PW的有源区120中的N型晶体管N1。在逻辑单元10B_2中，沿Y方向延伸的栅极结构210_2和210_3在N型阱区NW的有源区110_2中形成P型晶体管P2和P3，以及在P型阱区PW的有源区120中的形成N型晶体管N2和N3。为了简化，省略了P型晶体管P1至P3和N型晶体管N1至N3的源极/漏极区。
沿Y方向延伸的栅极结构220_4和220_5布置在P型阱区PW上方的逻辑单元10B_1的边界中，并且沿Y方向延伸的栅极结构220_5和220_6布置在P型阱区PW上方的逻辑单元10B_2的边界。栅极结构220_5由逻辑单元10B_1和10B_2共享。此外，有源区120是沿X方向延伸的连续氧化物扩散区。
沿Y方向延伸的隔离结构230_4和230_5布置在N型阱区NW上方的逻辑单元10B_1的边界中，并且沿Y方向延伸的隔离结构230_5和230_6布置在N型阱区NW上方的逻辑单元10B_2的边界。隔离结构230_5由逻辑单元10B_1和10B_2共享。
在图6中，N型晶体管N1至N3形成在相同的有源区120中。例如，N型晶体管N1至N3共享相同的鳍结构或GAA结构。P型晶体管P1形成在有源区110_1中，P型晶体管P2和P3形成在有源区110_2中。隔离结构230_4和230_5设置在有源区110_1的相对边缘上，并且隔离结构230_5和230_6设置在有源区110_2的相对边缘上。换言之，有源区110_1与有源区110_2通过隔离结构230_5隔开。
在逻辑单元10B_1和10B_2中，栅极结构210_1到210_3和栅极结构220_4到220_6根据固定间距排列，例如图2的间距PH1。在Y方向上，隔离结构230_4与栅极结构220_4对齐，隔离结构230_5与栅极结构220_5对齐，并且隔离结构230_6与栅极结构220_6对齐。在一些实施例中，隔离结构230_4至230_6分别与栅极结构220_4至220_6接触。在一些实施例中，隔离结构230_4至230_6通过介电材料与栅极结构220_4至220_6分开。
在图6中，栅极结构220_4至220_6仅在P型阱区PW上方延伸，而不在N型阱区NW上方延伸。类似地，隔离结构230_4至230_6仅在N型阱区NW上方延伸，而不在P型阱区PW上方延伸。因此，栅极结构220_4至220_6和隔离结构230_4至230_6比栅极结构210_1至210_3短。此外，栅极结构220_4至220_6在Y方向上具有相同的长度，并且隔离结构230_4至230_6在Y方向上具有相同的长度。此外，栅极结构210_1至210_3、栅极结构220_4至220_6以及隔离结构230_4至230_6在X方向上具有相同的宽度。此外，栅极结构210_1至210_3和栅极结构220_4至220_6形成在地线(或接地线)320下方并被地线320部分覆盖。栅极结构210_1至210_3和隔离结构230_4至230_6形成在电源线下方并被电源线部分覆盖310。
信号线350_1、350_2、350_4和350_5以及沿X方向延伸的附加地线340_1据固定间距(例如，图2的间距PH2)布置在电源线310a和地线(或接地线)320之间。如上所述，信号线350_1、350_2、350_4和350_5以及附加地线340_1比电源线310和接地线320窄。
附加地线340_1是金属线，其可以是专用于连接地线320的信号线。附加地线340_1分别通过连接部件255_4至255_6电连接到栅极结构220_4至220_6。此外，附加地线340_1依次通过连接部件360_3、金属线370_2和连接部件360_4电连接到地线320。沿Y方向延伸的金属线370_2形成在附加地线340_1上方的金属层中。同时，附加地线340_1进一步依次通过连接部件250_6、对应于N型晶体管N2和N3的命令漏极/源极区的连接部件(未示出)和连接部件(或连接特征)250_5电连接到地线320。在一些实施例中，更多的互连结构用于将附加地线340_1连接到地线320。由于设置连接特征250_6，可以增加导电通路，减少从电源线/接地线到源极/漏极的电阻，减小IR压降。
在图6的行ROWn中，附加地线340_1能够为逻辑单元(例如，逻辑单元10B_1和10B_2)的N型晶体管提供输入接地(inbound ground)。此外，通过使用额外的地线(附加地线)340_1来连接闸电极220_4至220_6，降低了与地线320对应的PDN或电网(power grid)的IR压降(IR drop)。此外，逻辑单元的N型晶体管(例如，逻辑单元10B_1和10B_2)形成在连续的有源区120中，从而避免了会降低N型晶体管的饱和漏极电流(saturation drain current，Idsat)的扩散断裂应力。此外，当扩散断裂应力减轻时，晶体管的阈值电压(即Vt)降低。
图7示出了说明根据本发明一些实施例的逻辑单元10C的简化图。逻辑单元10C的外边界使用虚线示出。逻辑单元10C能够提供类似于图2的逻辑单元10A的特定逻辑功能。逻辑单元10C的半导体结构类似于图2的逻辑单元10A的半导体结构，逻辑单元10A和10C之间的区别在于逻辑单元10A的隔离结构230a和230b分别替换为逻辑单元10C中的栅极结构220c和220d。换言之，在逻辑单元10C中没有形成隔离结构。为了简化描述，用于连接晶体管的源极/漏极区域的连接特征(或连接部件)被省略。值得一提的是，逻辑单元10C中晶体管的数量仅为举例说明，并非用以限制本发明。逻辑单元10C可以包括更多的P型晶体管和更多的N型晶体管以执行特定功能。
在逻辑单元10C中，有源区110和120由各自连续的氧化物扩散区形成。换言之，在逻辑单元10C中没有形成DB区域。沿Y方向延伸的栅极结构220c和220d布置在位于P型阱区PW上方的逻辑单元10C的边界中。沿Y方向延伸的栅极结构220a和220b布置在N型阱区NW上方的逻辑单元10C的边界中。换言之，栅极结构220a和220b设置在P型晶体管P的相对侧，而栅极结构220c和220d设置在N型晶体管N的相对侧。
应当注意，栅极结构220a和220b以及栅极结构220c和220d短于栅极结构210a的一半(例如，单元高度H1的一半)。因此，栅极结构220a和220b不接触栅极结构220c和220d，即栅极结构220a与栅极结构220c由介电材料隔开，栅极结构220b与栅极结构220d由介电材料隔开。换言之，栅极结构220a和220b以及栅极结构220c和220d不跨越N型阱区NW和P型阱区PW之间的界面(interface)40。此外，栅极结构220c与栅极结构220a电分离(电性分离或电性绝缘)，并且栅极结构220d与栅极结构220b电分离。
图2的逻辑单元10A与图7的逻辑单元10C的区别在于，逻辑单元10A的信号线350c被逻辑单元10C中的附加地线340代替。如上所述，附加地线340是金属线，可以是信号线d用于连接地线(或接地线)320，并且附加地线330是金属线，可以是专用于连接电源线310的信号线。此外，附加地线340和附加电源线330通过各自的互连结构电连接到地线320和电源线310。如图7所示，本发明实施例中，将先前技术中设置在电线源310上的连接闸电极特征(例如用于将栅极结构220a或/和栅极结构220b电性连接到电线源310)取消，并且将位于电线源310与接地线320之间的其中一条信号线(例如信号线330)作为提高给栅极结构220a或/和栅极结构220b栅极电压的附加电源线(其电位等于电源线310)。采用这种方式，可以将在电线源310上的连接闸电极特征取消，取消这些连接闸电极特征之后，电线源310无需设置的那么宽，因此相较于先前技术中的电源线，本发明实施例中的电源线310的宽度(例如宽度W1)更小(甚至大大减小)并且面积也更小，这样也就降低了逻辑单元的高度(例如高度H1)和面积，也降低了逻辑单元和电源线的整体高度和整体的面积。并且本发明实施例中，将先前技术中设置在接地线320上的连接闸电极特征(例如用于将栅极结构220c或/和栅极结构220c电性连接到接地线320)取消，并且将位于电线源310与接地线320之间的其中一条信号线(例如信号线340)作为提高给栅极结构220c或/和栅极结构220d栅极电压的附加电源线(其电位等于接地线320)。采用这种方式，可以将在接地线320上的连接闸电极特征取消，取消这些连接闸电极特征之后，接地线320无需设置的那么宽，因此相较于先前技术中的电源线，本发明实施例中的接地线320的宽度(例如宽度W2)更小(甚至大大减小)并且面积也更小，这样也就降低了逻辑单元的高度(例如高度H1)和面积，也降低了逻辑单元和电源线的整体高度和整体的面积。本发明实施例同时将在电线源310上的连接闸电极特征和位于接地线320上的连接闸电极特征均取消，从而进一步减小半导体结构或单元的面积。因此，本发明实施例提出的半导体结构或单元具有更小的面积，更高的能效比，也可以用于密度更高的集成电路或半导体结构中，提高了设计的灵活性和设计弹性。
图8示出了图示根据本发明的一些实施例的布置在图1的单元阵列100的行ROWn中的图7的逻辑单元10C的简化图。逻辑单元10C_1和10C_2被布置在行中并且在电源线310和接地线320之间。此外，使用虚线示出了逻辑单元10C_1和10C_2中的每一个的外边界。逻辑单元10C_1和10C_2具有图8中的单元高度H1。
在逻辑单元10C_1中，沿Y方向延伸的栅极结构210_1形成N型阱区NW的有源区110中的P型晶体管P1和N型晶体管N1的有源区120中的P型阱区PW。在逻辑单元10C_2中，沿Y方向延伸的栅极结构210_2和210_3在N型阱区NW的有源区110中形成P型晶体管P2和P3，以及在P型阱区PW的有源区120中形成N型晶体管N2和N3。为了简化，省略了P型晶体管P1至P3和N型晶体管N1至N3的源极/漏极区。
沿Y方向延伸的栅极结构220_1和220_2布置在N型阱区NW上方的逻辑单元10C_1的边界中，并且沿Y方向延伸的栅极结构220_2和220_3布置在N型阱区NW上方的逻辑单元10C_2的边界中。栅极结构220_2由逻辑单元10C_1和10C_2共享。此外，有源区110是沿X方向延伸的连续氧化物扩散区。
沿Y方向延伸的栅极结构220_4和220_5布置在P型阱区PW上方的逻辑单元10C_1的边界中，并且沿Y方向延伸的栅极结构220_5和220_6布置在P型阱区PW上方的逻辑单元10C_2的边界中。栅极结构220_5由逻辑单元10C_1和10C_2共享。此外，有源区120是沿X方向延伸的连续氧化物扩散区。换言之，N型晶体管N1至N3形成于同一有源区120之上，而P型晶体管P1至P3形成于同一有源区110之上。
在图8中，栅极结构220_4至220_6仅在P型阱区PW上方延伸，而不在N型阱区NW上方延伸。类似地，栅极结构220_1至220_3仅在N型阱区NW上方延伸，而不在P型阱区PW上方延伸。在一些实施例中，栅极结构220_1至220_6在Y方向上具有相同的长度。此外，栅极结构210_1至210_3和栅极结构220_1至220_6在X方向上具有相同的宽度。此外，栅极结构210_1至210_3和栅极结构220_4至220_6形成在地线(或接地线)320下方并被地线320部分覆盖。栅极结构210_1至210_3和栅极结构220_1至220_3形成在电源线之下并被电源线部分覆盖310。此外，栅极结构220_1至220_3通过介电材料与栅极结构220_4至220_6电性分离(电性绝缘)。
信号线350_1、350_2和350_4、附加地线340_1和沿X方向延伸的附加电源线330_1按照固定间距(例如，图2的间距PH2)布置在电源线310和地线320之间。如上所述，信号线350_1、350_2和350_4、附加地线340_1和附加电源线330_1比电源线310和接地线320窄。
附加电源线330_1是金属线，其可以是专用于连接电源线310的信号线。附加电源线330_1分别通过连接部件255_1至255_3电连接到栅极结构220_1至220_3。此外，附加电源线330_1依次通过连接部件360_2、金属线370_1和连接部件360_1电连接到电源线310。同时，附加电源线330_1进一步依次通过连接部件250_3、连接部件(例如，图3的连接部件240_4)、对应于P型晶体管的命令漏极/源极区P2和P3、以及连接特征250_2电连接到电源线310。在一些实施例中，更多互连结构用于将附加电源线330_1连接到电源线310。由于设置连接特征250_3和250_6，可以增加导电通路，减少从电源线/接地线到源极/漏极的电阻，减小IR压降。
附加地线340_1是金属线，其可以是专用于连接地线320的信号线。附加地线340_1分别通过连接部件255_4至255_6电连接到栅极结构220_4至220_6。此外，附加地线340_1依次通过连接部件360_3、金属线370_2和连接部件360_4电连接到地线320。同时，附加地线340_1进一步依次通过连接部件250_6、连接部件(未示出)、对应于N型晶体管N2和N3的命令漏极/源极区以及连接特征250_5电连接到接地线320。在一些实施例中，更多的互连结构用于将附加地线340_1连接到地线320。
在图8中，附加电源线330_1远离电源线310布置，并且被信号线350_1和350_2包围。此外，附加地线340_1远离接地线320布置，并且被信号线350_4和350_2围绕。此外，附加电源线330_1沿N型阱区NW和P型阱区PW之间的界面40镜像到附加地线340_1，即附加电源线330_1和附加地线340_1的配置在布局中是对称的。
在图8的行ROWn中，附加地线340_1能够为逻辑单元(例如，逻辑单元10C_1和10C_2)的N型晶体管提供输入接地(inbound ground)，并且附加电源线330_1是能够为逻辑单元(例如逻辑单元10C_1和10C_2)的P型晶体管提供输入功率(inbound power)(或输入电源)。此外，逻辑单元(例如逻辑单元10C_1和10C_2)的所有P型晶体管形成在连续的有源区(或连续有源区)110中，并且逻辑单元的所有N型晶体管形成在连续的有源区120中，从而避免了会降低晶体管饱和漏极电流的扩散断裂应力。
图9示出了图示根据本发明的一些实施例的布置在图1的单元阵列100的行ROWn中的图7的逻辑单元10C的简化图。在图9中，逻辑单元10C_3和10C_4被布置在行ROWn中并且在电源线310和接地线320之间。此外，使用虚线示出了逻辑单元10C_3和10C_4中的每一个的外边界。逻辑单元10C_3和10C_4具有相同的单元高度H2，单元高度H2大于图8的高度H1。因此，可以在电源线310和接地线320之间布置更多的金属线。如上所述，金属线可以是信号线、附加电源线、附加电源线或其组合。
与图8中的行ROWn相比，可以在图9的行中布置更多附加电源线(例如，附加电源线330_2和330_3)和/或更多的额外电源线(未示出)。此外，附加电源线330_2靠近电源线310布置，而附加电源线330_3远离电源线310布置。在这样的实施例中，附加电源线330_2通过信号线350与附加电源线330_3分开(分隔开)。在一些实施例中，附加电源线330_2和330_3是相邻的，附加电源线330_2和330_3也可以是不相邻的。附加电源线330_2和330_3电性连接到电源线310。附加电源线330_2通过信号线350与附加电源线330_3分开(分隔开)。此外，附加电源线330_2和330_3以及附加接地线340_2的配置在布局上是不对称的。附加接地线340_2电性连接到接地线320。因此，本实施例中提供的附加电源线和附加地线的布置是灵活的。本发明实施例中，每个栅极结构(虚设栅极结构)上具有两个连接闸电极特征(或连接闸电极连接特征)连接到对应的两个附加电源线，因此附加电源线到对应栅极结构(虚设栅极结构)的电阻更小，可以进一步降低IR压降，更具有性能优势。当然本发明实施例中也可以设置更多的连接闸电极特征，例如三个，四个等等。另外本发明实施例中，还可以在每个栅极结构(虚设栅极结构)上具有两个(或更多)连接闸电极特征连接到对应的两个(或更多)附加接地线，因此附加接地线到对应栅极结构(虚设栅极结构)的电阻更小，可以进一步降低IR压降，更具有性能优势。此外，图9的示例中，还设置了类似于图8中的连接特征250_3和250_6(在图9中未标号示出)，可以增加导电通路，减少从电源线/接地线到源极/漏极的电阻，减小IR压降。因此图9的示例中可以减小附加接地线到对应栅极结构(虚设栅极结构)的电阻，以及电源线/接地线到源极/漏极的电阻，从而进一步降低IR压降，更具功率优势。
在本实施例中，提供了能够减少延迟时间的逻辑单元的半导体结构。根据实施例，图2的逻辑单元10A、图5的逻辑单元10B和图7的逻辑单元10C可以布置在各个单元阵列、单元阵列的各个行或单元阵列的同一行中。此外，通过插入额外的电源/接地线并去除扩散边缘，逻辑单元中的晶体管的阈值电压降低，从而提高了操作(工作或运行)速度，并降低了逻辑单元的操作电压和IR压降。
本领域的技术人员将容易地观察到，在保持本发明教导的同时，可以做出许多该设备和方法的修改和改变。因此，上述公开内容应被解释为仅由所附权利要求书的界限和范围所限制。

Claims (20)

1.一种半导体结构，其特征在于，包括：
半导体基板；
第一阱区，具有第一导电类型，并且在该半导体基板上方；
第二阱区，具有第二导电类型，并且在该半导体基板上方，其中该第一导电类型不同于该第二导电类型；以及
逻辑单元，包括：至少一个第一晶体管，在该第一阱区上方的第一有源区中，并且该至少一个第一晶体管包括在第一方向上延伸的第一闸电极；至少一个第二晶体管，在该第二阱区上方的第二有源区中，其中该至少一个第二晶体管和该至少一个第一晶体管共享该第一闸电极；第二闸电极和第三闸电极，位于该第一晶体管的相对两侧并沿该第一方向延伸；以及第一隔离结构和第二隔离结构，在该第二有源区的相对边缘上，并沿该第一方向延伸，
其中，该第一隔离结构与该第二栅极结构在该第一方向上对齐，该第二隔离结构与该第三栅极结构在该第一方向上对齐。
2.如权利要求1所述的半导体结构，其特征在于，在该第一方向上，该第二闸电极及该第三闸电极短于该第一闸电极。
3.如权利要求1所述的半导体结构，其特征在于，在该第一方向上，该第一隔离结构及该第二隔离结构短于该第一闸电极。
4.如权利要求1所述的半导体结构，其特征在于，还包括：
第一电源线，在该第一阱区上方并沿第二方向延伸，其中该第二方向垂直于第一方向；
第二电源线，在该第二阱区上方并沿该第二方向延伸；以及
至少一条附加电源线，在该第二方向上延伸并位于该第一有源区上方，
其中，该第一电源线与该第二电源线电性分离；
其中，该第二闸电极和该第三闸电极通过该至少一条附加电源线电连接到该第一电源线。
5.如权利要求4所述的半导体结构，其特征在于，该第一电源线、该第二电源线与该附加电源线形成于同一金属层中。
6.如权利要求4所述的半导体结构，其特征在于，该第一电源线及第二电源线比该附加电源线宽。
7.如权利要求4所述的半导体结构，其特征在于，还包括：
多条信号线，沿该第二方向延伸，
其中，该附加电源线和该多条信号线形成在同一金属层中，并在该第一电源线和该第二电源线之间以固定间距排列。
8.如权利要求7所述的半导体结构，其特征在于，该附加电源线与该第一电源线通过该多条信号线的其中一条信号线隔开。
9.一种半导体结构，其特征在于，包括：
半导体基板；
逻辑单元，包括：在该半导体基板上方的第一有源区中的至少一个第一晶体管，并且该至少一个第一晶体管包括在第一方向上延伸的第一闸电极；在该半导体基板上方的第二有源区中的至少一个第二晶体管，其中该至少一个第二晶体管和该至少一个第一晶体管共享该第一闸电极；第二闸电极和第三闸电极，位于该第一晶体管的相对两侧并沿该第一方向延伸；以及第四闸电极和第五闸电极，位于该第二晶体管的相对两侧并沿该第一方向延伸；
第一电源线，沿第二方向延伸，其中该第二方向垂直于第一方向；
第二电源线，沿该第二方向延伸，其中该逻辑单元由该第一电源线和该第二电源线包围，该第一电源线与该第二电源线电性分离；以及
第一附加电源线，在该第二方向上延伸并位于该第一有源区上方，
其中该第四栅极结构与该第二栅极结构电性分离，该第五栅极结构与该第三栅极结构电性分离，
其中，该第二闸电极和该第三闸电极通过该第一附加电源线电连接到该第一电源线。
10.如权利要求9所述的半导体结构，其特征在于，在该第一方向上，该第二闸电极、该第三闸电极、该第四闸电极及该第五闸电极短于该第一闸电极。
11.如权利要求9所述的半导体结构，其特征在于，该第二方向上，该第二闸电极、第三闸电极、第四闸电极及第五闸电极与该第一闸电极在具有相同的宽度。
12.如权利要求9所述的半导体结构，其特征在于，还包括：
第二附加电源线，沿该第二方向延伸并位于该第二有源区上方；
其中该第四闸电极和该第五闸电极通过该第二附加电源线电连接到该第二电源线。
13.如权利要求12所述的半导体结构，其特征在于，该第一电源线、该第二电源线、该第一附加电源线与该第二附加电源线形成于同一金属层中，且该第一与该第二附加电源线为设置于该第一电源线与该第二电源线之间。
14.如权利要求12所述的半导体结构，其特征在于，该第一电源线和该第二电源线比该第一附加电源和该第二附加电源线宽。
15.如权利要求12所述的半导体结构，其特征在于，还包括：
多条信号线，沿该第二方向延伸，
其中，该第一附加电源线、该第二附加电源线和该多条信号线形成在同一金属层中，并该第一附加电源线、该第二附加电源线和该多条信号线按照固定间距设置在该第一电源线和该第二电源线之间。
16.如权利要求15所述的半导体结构，其特征在于，该第一附加电源线与该第一电源线之间由该多条信号线中的一条信号线隔开，并且该第二附加电源线与该第二电源线由该多条信号线中的另一条信号线隔开。
17.一种半导体结构，其特征在于，包括：
半导体基板；以及
单元阵列，包括：第一逻辑单元，包括：在该半导体基板上方的第一有源区中的至少一个第一晶体管，并且该至少一个第一晶体管包括在第一方向上延伸的第一闸电极；以及在该半导体基板上方的第二有源区中的至少一个第二晶体管，其中该至少一个第二晶体管和该至少一个第一晶体管共享该第一闸电极；第二逻辑单元，包括：在该第一有源区中的至少一个第三晶体管，并且该至少一个第三晶体管包括沿该第一方向延伸的第二闸电极；在该半导体基板上方的第三有源区中的至少一个第四晶体管，其中该至少一个第三晶体管和该至少一个第四晶体管共享该第二闸电极；
第三闸电极、第四闸电极和第五闸电极，沿该第一方向延伸；以及
第一隔离结构、第二隔离结构和第三隔离结构，沿该第一方向延伸；
其中该第三闸电极和该第四闸电极设置在该第一晶体管的相对两侧，该第四闸电极和该第五闸电极设置在该第三晶体管的相对两侧，
其中，该第一隔离结构和该第二隔离结构设置在该第二有源区的相对边缘，该第二隔离结构和该第三隔离结构设置在该第三有源区的相对边缘，
其中，该第二有源区通过该第二隔离结构与该第三有源区分隔开。
18.如权利要求17所述的半导体结构，其特征在于，还包括：
第一电源线，在第二方向上延伸穿过该第一逻辑单元和该第二逻辑单元，其中该第二方向垂直于该第一方向；
第二电源线，在该第二方向上延伸穿过该第一逻辑单元和该第二逻辑单元；以及
至少一条附加电源线，在该第二方向上延伸穿过该第一逻辑单元和该第二逻辑单元，并且形成在该第一有源区上方，
其中，该第一电源线与该第二电源线电性分离；
其中，该第三闸电极、该第四闸电极和该第五闸电极通过该附加电源线电连接到该第一电源线。
19.如权利要求18所述的半导体结构，其特征在于，该第一电源线、该第二电源线与该附加电源线形成于同一金属层中，且该第一电源线与该第二电源线比该附加电源线宽。
20.如权利要求19所述的半导体结构，其特征在于，还包括：
多条信号线，在该第二方向上延伸穿过该第一逻辑单元和该第二逻辑单元，
其中，该附加电源线和该多条信号线形成在同一金属层中，并按照固定间距设置在该第一电源线和该第二电源线之间。
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