DE102022130829A1 - Halbleiterstruktur einer logikzelle mit niedriger zellverzögerung - Google Patents

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Kin-Hooi DIA
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Abstract

Es ist eine Halbleiterstruktur vorgesehen. Eine Logikzelle weist einen ersten Transistor in einem ersten aktiven Bereich, eine zweite Gateelektrode und eine dritte Gateelektrode auf entgegengesetzten Seiten des ersten Transistors, einen zweiten Transistor in einem zweiten aktiven Bereich und eine erste Isolierstruktur und eine zweite Isolierstruktur an gegenüberliegende Rändern des zweiten aktiven Bereichs auf. Der erste Transistor weist eine erste Gateelektrode auf, die sich in einer ersten Richtung erstreckt. Die zweite und die dritte Gateelektrode erstrecken sich in der ersten Richtung, und die erste und die zweite Isolierstruktur erstrecken sich in der ersten Richtung. Der zweite Transistor und der erste Transistor teilen sich die erste Gateelektrode. Die erste Isolierstruktur ist mit der zweiten Gateelektrode in der ersten Richtung ausgerichtet, und die zweite Isolierstruktur ist mit der dritten Gateelektrode in der ersten Richtung ausgerichtet.

Description

  • VERWEIS AUF VERWANDTE ANMELDUNGEN
  • Diese Anmeldung beansprucht die Priorität der vorläufigen US-Anmeldung Nr. 63/286 583 , eingereicht am 7. Dezember 2021, deren Gesamtheit hiermit durch Bezugnahme aufgenommen wird.
  • HINTERGRUND DER ERFINDUNG
  • Erfindungsgebiet
  • Die Erfindung betrifft eine Logikzelle und insbesondere eine Hochgeschwindigkeits-Logikzelle.
  • Beschreibung des Standes der Technik
  • Integrierte Schaltungen (ICs) haben zunehmend an Bedeutung gewonnen. Anwendungen, die ICs verwenden, werden von Millionen von Menschen verwendet. Zu diesen Anwendungen gehören Mobiltelefone, Smartphones, Tablets, Laptops, Notebook-Computer, PDAs, drahtlose E-Mail-Terminals, MP3-Audio- und Videoplayer, tragbare drahtlose Webbrowser usw. Integrierte Schaltungen weisen zunehmend leistungsstarke und effiziente On-Board-Datenspeicher und - Logikschaltungen zur Signalsteuerung und -verarbeitung auf.
  • Mit zunehmender Verkleinerung der integrierten Schaltungen sind die integrierten Schaltungen kompakter geworden. Bei Standardzellen, die häufig in integrierten Schaltungen verwendet werden, steigt die Chipfläche an, wenn die Anzahl der Standardzellen erhöht wird. Daher ist eine Standardzelle mit kleinerer Fläche und besserem Stromverbrauch erwünscht.
  • KURZE ZUSAMMENFASSUNG DER ERFINDUNG
  • Es sind Halbleiterstrukturen vorgesehen. Es wird eine Ausführungsform einer Halbleiterstruktur bereitgestellt. Die Halbleiterstruktur weist ein Halbleitersubstrat, einen ersten Wannenbereich mit einem ersten Leitfähigkeitstyp über dem Halbleitersubstrat, einen zweiten Wannenbereich mit einem zweiten Leitfähigkeitstyp über dem Halbleitersubstrat und eine Logikzelle auf. Der erste Leitfähigkeitstyp unterscheidet sich vom zweiten Leitfähigkeitstyp. Die Logikzelle weist mindestens einen ersten Transistor in einem ersten aktiven Bereich über dem ersten Wannenbereich, eine zweite Gateelektrode und eine dritte Gateelektrode auf entgegengesetzten Seiten des ersten Transistors, mindestens einen zweiten Transistor in einem zweiten aktiven Bereich über dem zweiten Wannenbereich und eine erste Isolierstruktur und eine zweite Isolierstruktur an gegenüberliegenden Rändern des zweiten aktiven Bereichs auf. Der erste Transistor weist eine erste Gateelektrode auf, die sich in einer ersten Richtung erstreckt. Die zweite und die dritte Gateelektrode erstrecken sich in der ersten Richtung, und die erste und die zweite Isolierstruktur erstrecken sich in der ersten Richtung. Der zweite Transistor und der erste Transistor teilen sich die erste Gateelektrode. Die erste Isolierstruktur ist mit der zweiten Gateelektrode in der ersten Richtung ausgerichtet, und die zweite Isolierstruktur ist mit der dritten Gateelektrode in der ersten Richtung ausgerichtet.
  • Weiterhin wird eine Ausführungsform einer Halbleiterstruktur bereitgestellt. Die Halbleiterstruktur weist ein Halbleitersubstrat, eine Logikzelle, eine erste Stromleitung, eine zweite Stromleitung und eine erste zusätzliche Stromleitung auf. Die Logikzelle weist mindestens einen ersten Transistor in einem ersten aktiven Bereich über dem Halbleitersubstrat, eine zweite Gateelektrode und eine dritte Gateelektrode auf entgegengesetzten Seiten des ersten Transistors und sich in einer ersten Richtung erstreckend, mindestens einen zweiten Transistor in einem zweiten aktiven Bereich über dem Halbleitersubstrat und eine vierte Gateelektrode und eine fünfte Gateelektrode auf entgegengesetzten Seiten des zweiten Transistors und sich in der ersten Richtung erstreckend auf. Der erste Transistor weist eine erste Gateelektrode auf, die sich in der ersten Richtung erstreckt. Der zweite Transistor und der erste Transistor teilen sich die erste Gateelektrode. Die erste Stromleitung erstreckt sich in einer zweiten Richtung, und die zweite Richtung steht senkrecht zur ersten Richtung. Die zweite Stromleitung erstreckt sich in der zweiten Richtung. Die Logikzelle ist von der ersten und der zweiten Stromleitung umgeben, und die erste Stromleitung ist elektrisch von der zweiten Stromleitung getrennt. Die erste zusätzliche Stromleitung erstreckt sich in der zweiten Richtung und über dem ersten aktiven Bereich. Die vierte Gateelektrode ist elektrisch von der zweiten Gateelektrode getrennt, und die fünfte Gateelektrode ist elektrisch von der dritten Gateelektrode getrennt. Die zweite und die dritte Gateelektrode sind über die erste zusätzliche Stromleitung elektrisch mit der ersten Stromleitung verbunden.
  • Darüber hinaus wird eine Ausführungsform einer Halbleiterstruktur bereitgestellt. Die Halbleiterstruktur weist ein Halbleitersubstrat und ein Zellenarray auf. Das Zellenarray weist eine erste Logikzelle, eine zweite Logikzelle, eine dritte Gateelektrode, eine vierte Gateelektrode, eine fünfte Gateelektrode, eine erste Isolierstruktur, eine zweite Isolierstruktur und eine dritte Isolierstruktur auf. Die erste Logikzelle weist mindestens einen ersten Transistor in einem ersten aktiven Bereich über dem Halbleitersubstrat und mindestens einen zweiten Transistor in einem zweiten aktiven Bereich über dem Halbleitersubstrat auf. Der erste Transistor weist eine erste Gateelektrode auf, die sich in einer ersten Richtung erstreckt. Der zweite Transistor und der erste Transistor teilen sich die erste Gateelektrode. Die zweite Logikzelle weist mindestens einen dritten Transistor in dem ersten aktiven Bereich und mindestens einen vierten Transistor in einem dritten aktiven Bereich über dem Halbleitersubstrat auf. Der dritte Transistor weist eine zweite Gateelektrode auf, die sich in der ersten Richtung erstreckt. Der dritte Transistor und der vierte Transistor teilen sich die zweite Gateelektrode. Die dritte und die vierte Gateelektrode sind auf entgegengesetzten Seiten des ersten Transistors angeordnet und erstrecken sich in der ersten Richtung, und die vierte und fünfte Gateelektrode sind auf entgegengesetzten Seiten des dritten Transistors angeordnet und erstrecken sich in der ersten Richtung. Die erste und die zweite Isolierstruktur liegen an gegenüberliegenden Rändern des zweiten aktiven Bereichs, und die zweite und die dritte Isolierstruktur liegen an gegenüberliegenden Rändern des dritten aktiven Bereichs. Der zweite aktive Bereich ist durch die zweite Isolierstruktur von dem dritten aktiven Bereich getrennt.
  • Eine detaillierte Beschreibung wird in den folgenden Ausführungsformen unter Bezugnahme auf die beigefügten Zeichnungen gegeben.
  • Figurenliste
  • Die Erfindung kann durch Lesen der nachfolgenden ausführlichen Beschreibung und der Beispiele mit Bezug auf die beigefügten Zeichnungen besser verstanden werden, bei denen:
    • 1 eine vereinfachte Darstellung zeigt, die ein Zellenarray eines IC gemäß einigen Ausführungsformen der Erfindung zeigt.
    • 2 zeigt eine vereinfachte Darstellung, die eine Logikzelle gemäß einigen Ausführungsformen der Erfindung zeigt.
    • 3 zeigt eine vereinfachte Darstellung, die die Logikzellen von 2, die in einer Zeile des Zellenarray von 1 angeordnet sind, gemäß einigen Ausführungsformen der Erfindung zeigt.
    • 4A zeigt eine Querschnittsansicht der Halbleiterstruktur der Zeile entlang der Linie A-AA in 3 gemäß einigen Ausführungsformen der Erfindung.
    • 4B zeigt eine Querschnittsansicht der Halbleiterstruktur der Zeile entlang der Linie B-BB in 3 gemäß einigen Ausführungsformen der Erfindung.
    • 5 zeigt eine vereinfachte Darstellung, die eine Logikzelle gemäß einigen Ausführungsformen der Erfindung zeigt.
    • 6 zeigt eine vereinfachte Darstellung, die die Logikzellen von 5, die in einer Zeile des Zellenarray von 1 angeordnet sind, gemäß einigen Ausführungsformen der Erfindung zeigt.
    • 7 zeigt eine vereinfachte Darstellung, die eine Logikzelle gemäß einigen Ausführungsformen der Erfindung zeigt.
    • 8 zeigt eine vereinfachte Darstellung, die die Logikzellen von 7, die in einer Zeile des Zellenarray von 1 angeordnet sind, gemäß einigen Ausführungsformen der Erfindung zeigt.
    • 9 zeigt eine vereinfachte Darstellung, die die Logikzellen von 7, die in einer Zeile des Zellenarray von 1 angeordnet sind, gemäß einigen Ausführungsformen der Erfindung zeigt.
  • DETAILLIERTE BESCHREIBUNG DER ERFINDUNG
  • Die folgende Beschreibung betrifft die bevorzugteste Ausführungsform der Erfindung. Diese Beschreibung dient dem Zweck, die allgemeinen Grundsätze der Erfindung zu beschreiben und ist nicht in einem einschränkenden Sinne zu verstehen. Der Umfang der Erfindung wird am besten durch Bezugnahme auf die beigefügten Ansprüche bestimmt.
  • Einige Varianten der Ausführungsformen werden beschrieben. In den verschiedenen Ansichten und beispielhaften Ausführungsformen werden gleiche Bezugszeichen zum Bezeichnen gleicher Elemente verwendet. Es versteht sich, dass zusätzliche Vorgänge vor, während und/oder nach einem offenbarten Verfahren vorgesehen sein können und dass einige der beschriebenen Vorgänge für weitere Ausführungsformen des Verfahrens ersetzt oder weggelassen werden können.
  • Weiter können räumlich relative Begriffe, wie „unten“, „unter“, „unterer“, „über“, „oberer“ und ähnliche, hier der Einfachheit der Beschreibung halber verwendet werden, um die Beziehung eines Elements oder Merkmals mit einem oder mehreren anderen Elementen oder Merkmalen zu beschreiben, wie sie in den Figuren gezeigt sind.
  • 1 zeigt eine vereinfachte Darstellung, die ein Zellenarray 100 eines IC gemäß einigen Ausführungsformen der Erfindung zeigt. Das Zellenarray 100 weist mehrere Logikzellen 10 auf, die in mehreren Zeilen ROW1 bis ROWx angeordnet sind. In einigen Ausführungsformen sind die Logikzellen 10 die Standardzellen (z. B. INV (Inverter), AND, OR, NAND, NOR, Flipflop, SCAN usw.), eine Kombination davon oder bestimmte logische Funktionszellen. Außerdem können die Logikfunktionen der Logikzellen 10 in derselben Zeile sich gleichen oder unterscheiden. Weiter weist jede Logikzelle 10 mehrere Transistoren auf. In einigen Ausführungsformen können die Logikzellen 10, die derselben Funktion oder Operation entsprechen, dieselbe Schaltungskonfiguration mit anderen Halbleiterstrukturen und/oder anderen Layouts aufweisen. In 1 haben die Logikzellen 10 in derselben Zeile im Layout dieselbe Zellhöhe (z. B. in Y-Richtung). Weiterhin können die Logikzellen 10 im Layout gleiche oder unterschiedliche Zellbreiten (z. B. in X-Richtung) haben. Es sollte beachtet werden, dass die Anzahl und Konfiguration der Logikzellen 10 als Beispiel dienen und die Erfindung nicht einschränken sollen.
  • In einigen Ausführungsformen sind die Transistoren in den Logikzellen 10 aus einer Gruppe ausgewählt, die aus planaren Transistoren, Finnen-Feldeffekttransistoren (FinFETs), vertikalen Gate-All-Around(GAA)-, horizontalen GAA-, Nanodraht-, Nanoblatt-Transistoren oder einer Kombination davon besteht.
  • 2 zeigt eine vereinfachte Darstellung, die eine Logikzelle 10A gemäß einigen Ausführungsformen der Erfindung zeigt. Die Logikzelle 10A kann eine bestimmte Logikfunktion mit niedriger Zellverzögerung bereitstellen. Die Logikzelle 10A ist zwischen einer Stromleitung 310 (z. B. einer VDD-Leitung, einer ersten Stromleitung oder einer ersten Stromversorgungsleitung) und einer Masseleitung 320 (z. B. einer VSS-Leitung, einer zweiten Stromleitung oder einer zweiten Stromversorgungsleitung) angeordnet und hat eine Zellenhöhe H1. Weiterhin ist die äußere Grenze der Logikzelle 10A mit gestrichelten Linien gezeigt. Die Stromleitung 310 und die Masseleitung 320, die sich in X-Richtung erstrecken, sind Haupt-Stromversorgungsleitungen für die Logikzellen im Zellenarray 100. Darüber hinaus ist die Logikzelle 10A von der Stromleitung 310 und der Masseleitung 320 umgeben.
  • Die Logikzelle 10A weist einen p-Transistor P über einem n-Wannenbereich NW und einen n-Transistor N über einem p-Wannenbereich PW auf. In einer solchen Ausführungsform ist ein Grenzbereich zwischen dem n-Wannenbereich NW und dem p-Wannenbereich PW mit 40 gekennzeichnet. Der p-Transistor P und der n-Transistor N sind so konfiguriert, dass sie die bestimmte Logikfunktion für die Logikzelle 10A ausführen, beispielsweise einen Inverter. Es sollte beachtet werden, dass die Anzahl der Transistoren in der Logikzelle 10A als Beispiel und nicht als Einschränkung der Offenbarung dient. Die Logikzelle 10A kann zur Ausführung einer bestimmten Funktion mehr p-Transistoren und mehr n-Transistoren aufweisen.
  • In der Logikzelle 10A bildet eine Gatestruktur 210a, die sich in Y-Richtung erstreckt, in dem aktiven Bereich 110 des n-Wannenbereichs NW den p-Transistor P. Darüber hinaus bildet die Gatestruktur 210a in dem aktiven Bereich 120 des p-Wannenbereichs PW den n-Transistor N. Die Gatestrukturen 220a und 220b, die sich in Y-Richtung erstrecken, sind innerhalb der Grenze der Logikzelle 10A über dem n-Wannenbereich NW angeordnet. In einigen Ausführungsformen haben die Gatestrukturen 210a, 220a und 220b die gleiche Struktur. Zur Vereinfachung werden Details der Gatestrukturen 210a, 220a und 220b wie beispielsweise das Gatedielektrikum, die Gateelektrode und dergleichen und entsprechende Source/Drain-Bereiche weggelassen.
  • Die Isolierstrukturen 230a und 230b, die sich in Y-Richtung erstrecken, sind in den Grenzen der Logikzelle 10A über dem p-Wannenbereich PW angeordnet. Mit anderen Worten sind die Gatestrukturen 220a und 220b auf entgegengesetzten Seiten des p-Transistors P angeordnet, und die Isolierstrukturen 230a und 230b sind auf entgegengesetzten Seiten des n-Transistors N angeordnet. Man beachte, dass die Gatestrukturen 220a und 220b und die Isolierstrukturen 230a und 230b kürzer als die Gatestruktur 210a sind. In einigen Ausführungsformen haben die Gatestrukturen 220a und 220b und die Isolierstrukturen 230a und 230b in Y-Richtung die gleiche Länge.
  • In einigen Ausführungsformen werden die Isolierstrukturen 230a und 230b ausgebildet, indem ein Metallgate-Schnitt(CMG)-Prozesses oder ein Poly-Schnitt(CPO)-Prozess an den Gatestrukturen 220a und 220b durchgeführt wird, die die gleiche Länge wie die Gatestruktur 210a haben. Als nächstes werden die Gatestrukturen der Gatestrukturen 220a und 220b über dem p-Wannenbereich durch das Grund-Dielektrikum ersetzt, um die Isolierstrukturen 230a und 230b auszubilden.
  • In der Logikzelle 10A sind die Gatestrukturen 210a, 220a und 220b mit einem festen Mittenabstand PH1 angeordnet. Beispielsweise sind die Gatestrukturen 220a, 210a und 220b der Reihe nach gemäß dem Mittenabstand PH1 angeordnet.
  • Die Stromleitung 310 und die Masseleitung 320 sind in derselben Metallschicht ausgebildet, z. B. der untersten Metallschicht, und die Stromleitung 310 und die Masseleitung 320 haben dieselbe Breite W1. Die aktiven Bereiche 110 und 120 sind zwischen der Stromleitung 310 und der Masseleitung 320 angeordnet. In einigen Ausführungsformen ist die Zellenhöhe H1 gleich einem Abstand von einer Mitte der Stromleitung 310 zu einer Mitte der Masseleitung 320. Mehrere Signalleitungen 350a bis 350d und eine zusätzliche Stromleitung 330, die sich in X-Richtung erstreckt, sind mit einem festen Mittenabstand PH2 zwischen der Stromleitung 310 und der Masseleitung 320 angeordnet. Außerdem sind die Signalleitungen 350a bis 350d und die zusätzliche Stromleitung 330, die Stromleitung 310 und die Masseleitung 320 in derselben Metallschicht ausgebildet. In einigen Ausführungsformen haben die Signalleitungen 350a bis 350d und die zusätzliche Stromleitung 330 die gleiche Breite W2. Es sollte angemerkt werden, dass die Signalleitungen 350a bis 350d und die zusätzliche Stromleitung 330 schmaler als die Stromleitung 310 und die Masseleitung 320 sind, d. h. die Breite W2 ist kleiner als die Breite W1 (W2 < W1). Es sollte angemerkt werden, dass die Breite W1 kleiner als die der herkömmlichen Leistungs-/Masseleitung der herkömmlichen Logikzellen ist, bei denen ein Tie-Gate-Verbindungsmerkmal über der herkömmlichen Leistungs-/Masseleitung angeordnet ist. Daher ist die Zellenhöhe H1 kleiner als eine Zellenhöhe der herkömmlichen Logikzellen.
  • Die Signalleitung 350b ist über dem Grenzbereich 40 zwischen dem n-Wannenbereich NW und dem p-Wannenbereich PW ausgebildet. Die Gatestruktur 210a ist durch das entsprechende Verbindungsmerkmal (nicht gezeigt) elektrisch mit einer der Signalleitungen 350a bis 350d verbunden. Außerdem können die Source/Drain-Bereiche des p-Transistors P und des n-Transistors N mit den entsprechenden Signalleitungen, d. h. den Signalleitungen 350a bis 350d außer der mit der Gatestruktur 210a verbundenen Signalleitung, verbunden sein.
  • Die zusätzliche Stromleitung 330 ist eine Metallleitung, die eine Signalleitung sein kann, die zum Verbinden mit der Stromleitung 310 bestimmt ist. Die zusätzliche Stromleitung 330 ist über die Verbindungsmerkmale 255a bzw. 255b elektrisch mit den Gatestrukturen 220a und 220b verbunden. Außerdem ist die zusätzliche Stromleitung 330 über eine Verbindungsstruktur (nicht gezeigt) elektrisch mit der Stromleitung 310 verbunden. In einigen Ausführungsformen bilden das Verbindungsmerkmal 255a (d. h. ein Tie-Gate-Verbindungsmerkmal) und die Gatestruktur 220a eine erste Tie-Gate-Vorrichtung, und das Verbindungsmerkmal 255b und die Gatestruktur 220b bilden eine zweite Tie-Gate-Vorrichtung. Wie oben beschrieben, sind die erste und die zweite Tie-Gate-Vorrichtung innerhalb der Grenze der Logikzelle 10A angeordnet. Außerdem ist der p-Transistor P von der ersten und der zweiten Tie-Gate-Vorrichtung umgeben. Verglichen mit den herkömmlichen Logikzellen ist in der Logikzelle 10A kein Tie-Gate-Verbindungsmerkmal direkt über der Stromleitung 310 und der Masseleitung 320 ausgebildet.
  • Das Verbindungsmerkmal 250a ist dazu konfiguriert, den Source/Drain-Bereich des p-Transistors P (nicht gezeigt) mit der Stromleitung 310 zu verbinden. Das Verbindungsmerkmal 250b ist dazu konfiguriert, den Source/Drain-Bereich des n-Transistors N (nicht gezeigt) mit der Masseleitung 320 zu verbinden. In einigen Ausführungsformen ist jedes der Verbindungsmerkmale 250a und 250b ein Kontakt zum Verbinden des Source/Drain-Bereichs des Transistors.
  • Die Isolierstruktur 230a und die Gatestruktur 220a sind entlang derselben Linie in Y-Richtung angeordnet, und die Isolierstruktur 230b und die Gatestruktur 220b sind entlang derselben Linie in Y-Richtung angeordnet. Mit anderen Worten ist die Isolierstruktur 230a mit der Gatestruktur 220a und die Isolierstruktur 230b mit der Gatestruktur 220b in Y-Richtung ausgerichtet. In einigen Ausführungsformen berührt die Isolierstruktur 230a die Gatestruktur 220a, und die Isolierstruktur 230b berührt die Gatestruktur 220b. In einigen Ausführungsformen ist die Isolierstruktur 230a durch ein Dielektrikum von der Gatestruktur 220a getrennt, und die Isolierstruktur 230b ist durch ein Dielektrikum von der Gatestruktur 220b getrennt.
  • In der Logikzelle 10A wird der aktive Bereich 110 durch einen durchgehenden Oxiddiffusionsbereich gebildet, und der aktive Bereich 120 wird durch einen Diffusionsunterbrechungs(DB)-Bereich gebildet. Der aktive Bereich 120, der dem n-Transistor N entspricht, ist demnach von dem dem n-Transistor entsprechenden aktiven Bereich der benachbarten Logikzelle durch die Isolierstrukturen 230a und 230b getrennt. In einigen Ausführungsformen kann die Isolierstruktur 230a und 230b die DB-Struktur bilden. In einigen Ausführungsformen kann die Isolierstruktur 230a und 230b die Flachgrabenisolation (STI) bilden. In einigen Ausführungsformen kann die Isolierstruktur 230a und 230b aus einem Dummy-Gate auf Grundlage eines Dielektrikums bestehen.
  • 3 zeigt eine vereinfachte Darstellung, die die Logikzellen 10A von 2, die in einer Zeile ROWn des Zellenarray 100 von 1 angeordnet sind, gemäß einigen Ausführungsformen der Erfindung zeigt. Die Logikzellen 10A_1 und 10A_2 sind in der Zeile ROWn und zwischen der Stromleitung 310 und der Masseleitung 320 angeordnet. Weiter ist die äußere Grenze jeder der Logikzellen 10A_1 und 10A_2 durch gestrichelte Linien gezeigt. Die Logikzellen 10A_1 und 10A_2 in 3 haben die Zellenhöhe H1.
  • 4A zeigt eine Querschnittsansicht der Halbleiterstruktur der Zeile ROWn entlang der Linie A-AA in 3 gemäß einigen Ausführungsformen der Erfindung. 4B zeigt eine Querschnittsansicht der Halbleiterstruktur der Zeile ROWn entlang der Linie B-BB in 3 gemäß einigen Ausführungsformen der Erfindung.
  • Unter Bezugnahme auf die 3 und 4A und 4B insgesamt sind der n-Wannenbereich NW und der p-Wannenbereich PW über einem Halbleitersubstrat 105 ausgebildet. In einigen Ausführungsformen ist das Halbleitersubstrat 105 ein Si-Substrat. In einigen Ausführungsformen ist das Material des Halbleitersubstrats 105 aus einer Gruppe ausgewählt, die aus Bulk-Si, SiP, SiGe, SiC, SiPC, Ge, SOI-Si, SOI-SiGe, III-VI-Material oder einer Kombination davon besteht.
  • In der Logikzelle 10A_1 bildet die Gatestruktur 210_1, die sich in Y-Richtung erstreckt, in dem aktiven Bereich 110 des n-Wannenbereichs NW den p-Transistor P1 und in dem aktiven Bereich 120_1 des p-Wannenbereichs PW den n-Transistor N1. In der Logikzelle 10A_2 bilden die Gatestrukturen 210_2 und 210_3, die sich in Y-Richtung erstrecken, in dem aktiven Bereich 110 des n-Wannenbereichs NW die p-Transistoren P2 bzw. P3 und bilden in dem aktiven Bereich 120_2 des p-Wannenbereichs PW die n-Transistoren N2 bzw. N3. Zur Vereinfachung sind die Source/Drain-Bereiche der p-Transistoren P1 bis P3 und der n-Transistoren N1 bis N3 weggelassen.
  • Die Gatestrukturen 220_1 und 220_2, die sich in Y-Richtung erstrecken, sind an der Grenze der Logikzelle 10A_1 über dem n-Wannenbereich NW angeordnet, und die Gatestrukturen 220_2 und 220_3, die sich in Y-Richtung erstrecken, sind an der Grenze der Logikzelle 10A_2 über dem n-Wannenbereich NW angeordnet. Die Gatestruktur 220_2 wird von den Logikzellen 10A_1 und 10A_2 geteilt. Weiter ist der aktive Bereich 110 ein durchgehender Oxiddiffusionsbereich, der sich in X-Richtung erstreckt.
  • Die Isolierstrukturen 230_1 und 230_2, die sich in Y-Richtung erstrecken, sind an der Grenze der Logikzelle 10A_1 über dem p-Wannenbereich PW angeordnet, und die Isolierstrukturen 230_2 und 230_3, die sich in Y-Richtung erstrecken, sind an der Grenze der Logikzelle 10A_2 über dem p-Wannenbereich PW angeordnet. Die Isolierstruktur 230_2 wird von den Logikzellen 10A_1 und 10A_2 geteilt.
  • Der p-Transistor P1 und der n-Transistor N1 sind dazu konfiguriert, eine erste Logikfunktion für die Logikzelle 10A_1 auszuführen. Die p-Transistoren P2 und P3 und die n-Transistoren N2 und N3 sind dazu konfiguriert, eine zweite Logikfunktion für die Logikzelle 10A_2 auszuführen. In einigen Ausführungsformen unterscheiden sich die erste und die zweite Logikfunktion. Beispielsweise ist die Logikzelle 10A_1 ein Inverter (NOT-Gatter) und die Logikzelle 10A_2 ist ein NAND-Gatter oder ein NOR-Gatter. In einigen Ausführungsformen sind die erste und die zweite Logikfunktion identisch. Beispielsweise sind die Logikzellen 10A_1 und 10A_2 Inverter mit unterschiedlichen Treiberstärken.
  • Die p-Transistoren P1 bis P3 sind in demselben aktiven Bereich 110 ausgebildet. Beispielsweise teilen sich die p-Transistoren P1 bis P3 dieselbe Finnenstruktur oder GAA-Struktur. Der n-Transistor N1 ist in dem aktiven Bereich 120_1 ausgebildet, und die n-Transistoren N2 und N3 sind in dem aktiven Bereich 120_2 ausgebildet. Die Isolierstrukturen 230_1 und 230_2 sind an den gegenüberliegenden Rändern des aktiven Bereichs 120_1 angeordnet, und die Isolierstrukturen 230_2 und 230_3 sind an den gegenüberliegenden Rändern des aktiven Bereichs 120_2 angeordnet. Weiterhin ist der aktive Bereich 120_1 durch die Isolierstruktur 230_2 von dem aktiven Bereich 120_2 getrennt.
  • In den Logikzellen 10A_1 und 10A_2 sind die Gatestrukturen 220_1, 210_1, 220_2, 210_2, 210_3 und 220_3 der Reihe nach mit einem festen Mittenabstand (z. B. dem Mittenabstand PH1 von 2) angeordnet. In Y-Richtung ist die Isolierstruktur 230_1 mit der Gatestruktur 220_1 ausgerichtet, die Isolierstruktur 230_2 ist mit der Gatestruktur 220_2 ausgerichtet und die Isolierstruktur 230_3 ist mit der Gatestruktur 220_3 ausgerichtet. In einigen Ausführungsformen berühren die Isolierstrukturen 230_1 bis 230_3 jeweils die Gatestrukturen 220_1 bis 220_3. In einigen Ausführungsformen sind die Isolierstrukturen 230_1 bis 230_3 von den Gatestrukturen 220_1 bis 220_3 durch ein Dielektrikum getrennt.
  • In einigen Ausführungsformen haben die Gatestrukturen 210_1 bis 210_3 in Y-Richtung dieselbe Länge (z. B. die Zellenhöhe H1). In einigen Ausführungsformen erstrecken sich die Gatestrukturen 220_1 bis 220_3 nur über den n-Wannenbereich NW und erstrecken sich nicht über den p-Wannenbereich PW. In ähnlicher Weise erstrecken sich die Isolierstrukturen 230_1 bis 230_3 nur über den p-Wannenbereich PW und erstrecken sich nicht über den n-Wannenbereich NW. Somit sind die Gatestrukturen 220_1 bis 220_3 und die Isolierstrukturen 230_1 bis 230_3 kürzer als die Gatestrukturen 210_1 bis 210_3. Weiterhin haben die Gatestrukturen 220_1 bis 220_3 in Y-Richtung die gleiche Länge und die Isolierstrukturen 230_1 bis 230_3 haben in Y-Richtung die gleiche Länge. In einigen Ausführungsformen haben die Gatestrukturen 210_1 bis 210_3, die Gatestrukturen 220_1 bis 220_3 und die Isolierstrukturen 230_1 bis 230_3 in X-Richtung die gleiche Breite. Darüber hinaus sind die Gatestrukturen 210_1 bis 210_3 und die Gatestrukturen 220_1 bis 220_3 unterhalb der Stromleitung 310 ausgebildet und teilweise von dieser bedeckt. Die Gatestrukturen 210_1 bis 210_3 und die Isolierstrukturen 230_1 bis 230_3 sind unterhalb der Masseleitung 320 ausgebildet und teilweise von dieser bedeckt. Die Stromleitung 310 und die Masseleitung 320 sind Haupt-Stromversorgungsleitungen für die Logikzellen 10A_1 und 10A_2 und erstrecken sich in X-Richtung über die Logikzellen 10A_1 und 10A_2 hinweg.
  • Darüber hinaus sind die Verbindungsmerkmale 240_1 bis 240_5, die sich in Y-Richtung erstrecken, über dem aktiven Bereich 110 angeordnet. Die Verbindungsmerkmale 240_1 bis 240_5 sind in derselben Schicht über dem aktiven Bereich 110 ausgebildet. In einigen Ausführungsformen ist jedes der Verbindungsmerkmale 240_1 bis 240_5 ein Kontakt zum Verbinden des Source/Drain-Bereichs eines Transistors über dem n-Wannenbereich NW. Das Verbindungsmerkmal 250_1 ist über dem Verbindungsmerkmal 240_2 ausgebildet, und die Verbindungsmerkmale 250_2 und 250_3 sind über dem Verbindungsmerkmal 240_4 ausgebildet. In einigen Ausführungsformen ist jedes der Verbindungsmerkmale 250_1 bis 250_3 eine Durchkontaktierung zum Verbinden mit dem entsprechenden Kontakt. Ferner sind die Verbindungsmerkmale 250_1 bis 250_3 über dem n-Wannenbereich NW ausgebildet.
  • Die Verbindungsmerkmale 240_6 und 240_7, die sich in Y-Richtung erstrecken, sind über dem aktiven Bereich 120_1 angeordnet, und die Verbindungsmerkmale 240_8 bis 240_10, die sich in Y-Richtung erstrecken, sind über dem aktiven Bereich 120_2 angeordnet. Die Verbindungsmerkmale 240_6 bis 240_10 und die Verbindungsmerkmale 240_1 bis 240_5 sind in derselben Schicht ausgebildet. In einigen Ausführungsformen ist jedes der Verbindungsmerkmale 240_6 bis 240_10 ein Kontakt zum Verbinden mit dem Source/Drain-Bereich eines Transistors über dem p-Wannenbereich PW. Die Verbindungsmerkmale 250_4 und 250_5 sind über den Verbindungsmerkmalen 240_7 bzw. 240_9 ausgebildet. In einigen Ausführungsformen ist jedes der Verbindungsmerkmale 250_4 bis 250_5 eine Durchkontaktierung zum Verbinden mit dem entsprechenden Kontakt. Darüber hinaus sind die Verbindungsmerkmale 250_4 und 250_5 über dem p-Wannenbereich PW ausgebildet.
  • Die Signalleitungen 350_1 bis 350_4 und die zusätzliche Stromleitung 330_1, die sich in X-Richtung erstrecken, sind gemäß einem festen Mittenabstand (z. B. dem Mittenabstand PH2 von 2) zwischen der Stromleitung 310 und der Masseleitung 320 angeordnet. Wie oben beschrieben, sind die Signalleitungen 350_1 bis 350_4 und die zusätzliche Stromleitung 330_1 schmaler als die Stromleitung 310 und die Masseleitung 320.
  • Die zusätzliche Stromleitung 330_1 ist eine Metallleitung, die eine Signalleitung sein kann, die zum Verbinden mit der Stromleitung 310 bestimmt ist. Die zusätzliche Stromleitung 330_1 erstreckt sich über dem aktiven Bereich 110 und ist elektrisch jeweils durch die Verbindungsmerkmale 255_1 bis 255_3 mit den Gatestrukturen 220_1 bis 220_3 verbunden. Außerdem ist die zusätzliche Stromleitung 330_1 durch die Folge des Verbindungsmerkmals 360_2, der Metallleitung 370_1 und des Verbindungsmerkmals 360_1 mit der Stromleitung 310 elektrisch verbunden. Die Metallleitung 370_1, die sich in Y-Richtung erstreckt, ist in einer Metallschicht über der zusätzlichen Stromleitung 330_1 ausgebildet. Gleichzeitig ist die zusätzliche Stromleitung 330_1 ferner durch die Folge des Verbindungsmerkmals 250_3, des Verbindungsmerkmals 240_4 und des Verbindungsmerkmals 250_2 elektrisch mit der Stromleitung 310 verbunden. In einigen Ausführungsformen werden mehr Verbindungsstrukturen verwendet, um die zusätzliche Stromleitung 330_1 mit der Stromleitung 310 zu verbinden.
  • In einigen Ausführungsformen sind die Materialien der Verbindungsmerkmale 240_1 bis 240_10, der Verbindungsmerkmale 250_1 bis 250_5 und der Verbindungsmerkmale 255_1 bis 255_3 aus einer Gruppe ausgewählt, die aus Ti, TiN, TaN, Co, Ru, Pt, Ni, W, Al, Cu oder einer Kombination davon besteht. In einigen Ausführungsformen sind die Verbindungsmerkmale 240_1 bis 240_10, die Verbindungsmerkmale 250_1 bis 250_5 und die Verbindungsmerkmale 255_1 bis 255_3 aus demselben Material ausgebildet. In einigen Ausführungsformen sind die Verbindungsmerkmale 240_1 bis 240_10, die Verbindungsmerkmale 250_1 bis 250_5 und die Verbindungsmerkmale 255_1 bis 255_3 aus unterschiedlichen Materialien ausgebildet.
  • In der Zeile ROWn von 3 ist die zusätzliche Stromleitung 330_1 in der Lage, die p-Transistoren der Logikzellen (z. B. der Logikzellen 10A_1 und 10A_2) mit eingehendem Strom zu versorgen. Weiter wird durch Verwendung der zusätzlichen Stromleitung 330_1 zum Verbinden der Gateelektroden 220_1 bis 220_3 der IR-Abfall für das Stromversorgungsnetzwerk (PDN) oder Stromnetz verringert, das der Stromleitung 310 entspricht. Darüber hinaus sind die p-Transistoren der Logikzellen (z. B. der Logikzellen 10A_1 und 10A_2) in dem durchgehenden aktiven Bereich 110 ausgebildet, wodurch eine Diffusionsunterbrechungs-Verspannung vermieden wird, die den Sättigungs-Drainstrom (Idsat) der p-Transistoren vermindert, insbesondere von p-Transistoren mit SiGe-Kanal. Wenn die Diffusionsunterbrechungs-Verspannung verringert wird, wird weiter die Schwellenspannung (d. h. Vt) des Transistors verringert.
  • 5 zeigt eine vereinfachte Darstellung, die eine Logikzelle 10B gemäß einigen Ausführungsformen der Erfindung zeigt. Die äußere Grenze der Logikzelle 10B ist durch gestrichelte Linien gezeigt. Die Logikzelle 10B ist in der Lage, eine bestimmte Logikfunktion ähnlich derjenigen der Logikzelle 10A von 2 bereitzustellen. Die Halbleiterstruktur der Logikzelle 10B ähnelt der Halbleiterstruktur der Logikzelle 10A von 2, und der Unterschied zwischen den Logikzellen 10A und 10B besteht darin, dass die Gatestrukturen 220a und 220b der Logikzelle 10A in der Logikzelle 10B durch die Isolierstrukturen 230c bzw. 230d ersetzt sind. Darüber hinaus sind die Isolierstrukturen 230a und 230b der Logikzelle 10A in der Logikzelle 10B durch die Gatestrukturen 220c bzw. 220d ersetzt. Um die Beschreibung zu vereinfachen, sind die Verbindungsmerkmale zum Verbinden der Source/Drain-Bereiche der Transistoren weggelassen. Es sollte beachtet werden, dass die Anzahl der Transistoren in der Logikzelle 10A als Beispiel und nicht als Einschränkung der Offenbarung dient. Die Logikzelle 10B kann zur Ausführung einer bestimmten Funktion mehr p-Transistoren und mehr n-Transistoren aufweisen.
  • Die Gatestrukturen 220c und 220d, die sich in Y-Richtung erstrecken, sind innerhalb der Grenze der Logikzelle 10B über dem p-Wannenbereich PW angeordnet. Die Isolierstrukturen 230c und 230d, die sich in Y-Richtung erstrecken, sind innerhalb der Grenze der Logikzelle 10B über dem n-Wannenbereich NW angeordnet. Mit anderen Worten sind die Isolierstrukturen 230c und 230d auf den entgegengesetzten Seiten des p-Transistors P angeordnet, und die Gatestrukturen 220c und 220d sind auf den entgegengesetzten Seiten des n-Transistors N angeordnet. Man beachte, dass die Gatestrukturen 220c und 220d und die Isolierstrukturen 230c und 230d kürzer als die Gatestruktur 210a sind. In einigen Ausführungsformen haben die Gatestrukturen 220c und 220d und die Isolierstrukturen 230c und 230d die gleiche Länge in Y-Richtung.
  • Der Unterschied zwischen der Logikzelle 10A von 2 und der Logikzelle 10B von 5 besteht darin, dass die zusätzliche Stromleitung 310 der Logikzelle 10A in der Logikzelle 10B durch eine Signalleitung 350e ersetzt ist, und die Signalleitung 350c der Logikzelle 10A ist in der Logikzelle 10B durch eine zusätzliche Masseleitung 340 ersetzt. Wie oben beschrieben, sind die Signalleitungen 350a, 350b, 350d und 350e und die zusätzliche Masseleitung 340 schmaler als die Stromleitung 310 und die Masseleitung 320.
  • Die zusätzliche Masseleitung 340 ist eine Metallleitung, die eine Signalleitung sein kann, die zum Verbinden mit der Masseleitung 320 bestimmt ist. Die zusätzliche Masseleitung 340 ist elektrisch über die Verbindungsmerkmale 255c bzw. 255d mit den Gatestrukturen 220c und 220d verbunden. Außerdem ist die zusätzliche Masseleitung 340 über eine Verbindungsstruktur (nicht gezeigt) elektrisch mit der Masseleitung 320 verbunden. In einigen Ausführungsformen bilden das Verbindungsmerkmal 255c und die Gatestruktur 220c eine dritte Tie-Gate-Vorrichtung, und das Verbindungsmerkmal 255d und die Gatestruktur 220d bilden eine vierte Tie-Gate-Vorrichtung. Wie oben beschrieben, sind die dritte und vierte Tie-Gate-Vorrichtung innerhalb der Grenze der Logikzelle 10B angeordnet. Außerdem ist der n-Transistor N von der dritten und der vierten Tie-Gate-Vorrichtung umgeben.
  • Die Isolierstruktur 230c und die Gatestruktur 220c sind in Y-Richtung entlang derselben Linie angeordnet, und die Isolierstruktur 230d und die Gatestruktur 220d sind in Y-Richtung entlang derselben Linie angeordnet. Mit anderen Worten ist in Y-Richtung die Isolierstruktur 230c mit der Gatestruktur 220c und die Isolierstruktur 230d mit der Gatestruktur 220d ausgerichtet. In einigen Ausführungsformen berührt die Isolierstruktur 230c die Gatestruktur 220c, und die Isolierstruktur 230d berührt die Gatestruktur 220d. In einigen Ausführungsformen ist die Isolierstruktur 230c durch ein Dielektrikum von der Gatestruktur 220c getrennt, und die Isolierstruktur 230d ist durch ein Dielektrikum von der Gatestruktur 220d getrennt.
  • In der Logikzelle 10B wird der aktive Bereich 120 durch einen durchgehenden Oxiddiffusionsbereich gebildet, und der aktive Bereich 110 wird durch einen DB-Bereich gebildet. Daher ist der aktive Bereich 110, der dem p-Transistor P entspricht, von dem dem p-Transistor entsprechenden aktiven Bereich der benachbarten Logikzelle durch die Isolierstrukturen 230c und 230d getrennt. In einigen Ausführungsformen kann die Isolierstruktur 230c und 230d aus einer DB-Struktur bestehen. In einigen Ausführungsformen kann die Isolierstruktur 230c und 230d aus einer STI bestehen. In einigen Ausführungsformen kann die Isolierstruktur 230c und 230d aus einem Dummy-Gate auf Grundlage eines Dielektrikums bestehen.
  • 6 zeigt eine vereinfachte Darstellung, die die Logikzellen 10B von 5, die in einer Zeile ROWn des Zellenarray 100 von 1 angeordnet sind, gemäß einigen Ausführungsformen der Erfindung zeigt. Die Logikzellen 10B_1 und 10B_2 sind in der Zeile ROWn und zwischen der Stromleitung 310 und der Masseleitung 320 angeordnet. Weiter ist die äußere Grenze jeder der Logikzellen 10B_1 und 10B_2 durch gestrichelte Linien gezeigt. Die Logikzellen 10B_1 und 10B_2 in 6 haben die Zellenhöhe H1.
  • In der Logikzelle 10B_1 bildet die Gatestruktur 210_1, die sich in Y-Richtung erstreckt, in dem aktiven Bereich 110_1 des n-Wannenbereichs NW den p-Transistor P1 und in dem aktiven Bereich 120 des p-Wannenbereichs PW den n-Transistor N1. In der Logikzelle 10B_2 bilden die Gatestrukturen 210_2 und 210_3, die sich in Y-Richtung erstrecken, in dem aktiven Bereich 110 des n-Wannenbereichs NW die p-Transistoren P2 und P3 und bilden in dem aktiven Bereich 120_2 des p-Wannenbereichs PW die n-Transistoren N2 und N3. Zur Vereinfachung sind die Source/Drain-Bereiche der p-Transistoren P1 bis P3 und der n-Transistoren N1 bis N3 weggelassen.
  • Die Gatestrukturen 220_4 und 220_5, die sich in Y-Richtung erstrecken, sind an der Grenze der Logikzelle 10B_1 über dem p-Wannenbereich PW angeordnet, und die Gatestrukturen 220_5 und 220_6, die sich in Y-Richtung erstrecken, sind an der Grenze der Logikzelle 10B_2 über dem p-Wannenbereich PW angeordnet. Die Gatestruktur 220_5 wird von den Logikzellen 10B_1 und 10B_2 geteilt. Weiter ist der aktive Bereich 120 ein durchgehender Oxiddiffusionsbereich, der sich in X-Richtung erstreckt.
  • Die Isolierstrukturen 230_4 und 230_5, die sich in Y-Richtung erstrecken, sind an der Grenze der Logikzelle 10B_1 über dem n-Wannenbereich NW angeordnet, und die Isolierstrukturen 230_5 und 230_6, die sich in Y-Richtung erstrecken, sind an der Grenze der Logikzelle 10B_2 über dem n-Wannenbereich NW angeordnet. Die Isolierstruktur 230_5 wird von den Logikzellen 10B_1 und 10B_2 geteilt.
  • In 6 sind die n-Transistoren N1 bis N3 in demselben aktiven Bereich 120 ausgebildet. Beispielsweise teilen sich die n-Transistoren N1 bis N3 dieselbe Finnenstruktur oder GAA-Struktur. Der p-Transistor P1 ist in dem aktiven Bereich 110_1 ausgebildet, und die p-Transistoren P2 und P3 sind in dem aktiven Bereich 110_2 ausgebildet. Die Isolierstrukturen 230_4 und 230_5 sind an den gegenüberliegenden Rändern des aktiven Bereichs 110_1 angeordnet, und die Isolierstrukturen 230_5 und 230_6 sind an den gegenüberliegenden Rändern des aktiven Bereichs 110_2 angeordnet. Mit anderen Worten ist der aktive Bereich 110_1 durch die Isolierstruktur 230_5 von dem aktiven Bereich 110_2 getrennt.
  • In den Logikzellen 10B_1 und 10B_2 sind die Gatestrukturen 210_1 bis 210_3 und die Gatestrukturen 220_4 bis 220_6 gemäß einem festen Mittenabstand angeordnet, z. B. dem Mittenabstand PH1 von 2. In Y-Richtung ist die Isolierstruktur 230_4 mit der Gatestruktur 220_4 ausgerichtet, die Isolierstruktur 230_5 ist mit der Gatestruktur 220_5 ausgerichtet und die Isolierstruktur 230_6 ist mit der Gatestruktur 220_6 ausgerichtet. In einigen Ausführungsformen berühren die Isolierstrukturen 230_4 bis 230_6 jeweils die Gatestrukturen 220_4 bis 220_6. In einigen Ausführungsformen sind die Isolierstrukturen 230_4 bis 230_6 durch ein Dielektrikum von den Gatestrukturen 220_4 bis 220_6 getrennt.
  • In 6 erstrecken sich die Gatestrukturen 220_4 bis 220_6 nur über dem p-Wannenbereich PW und erstrecken sich nicht über dem n-Wannenbereich NW. In ähnlicher Weise erstrecken sich die Isolierstrukturen 230_4 bis 230_6 nur über den n-Wannenbereich NW und erstrecken sich nicht über den p-Wannenbereich PW. Somit sind die Gatestrukturen 220_4 bis 220_6 und die Isolierstrukturen 230_4 bis 230_6 kürzer als die Gatestrukturen 210_1 bis 210_3. Weiterhin haben die Gatestrukturen 220_4 bis 220_6 in Y-Richtung die gleiche Länge und die Isolierstrukturen 230_4 bis 230_6 haben in Y-Richtung die gleiche Länge. Ferner haben die Gatestrukturen 210_1 bis 210_3, die Gatestrukturen 220_4 bis 220_6 und die Isolierstrukturen 230_4 bis 230_6 in X-Richtung die gleiche Breite. Darüber hinaus sind die Gatestrukturen 210_1 bis 210_3 und die Gatestrukturen 220_1 bis 220_3 unterhalb der Masseleitung 320 ausgebildet und teilweise von dieser bedeckt. Die Gatestrukturen 210_1 bis 210_3 und die Isolierstrukturen 230_4 bis 230_6 sind unterhalb der Stromleitung 310 ausgebildet und teilweise von dieser bedeckt.
  • Die Signalleitungen 350_1, 350_2, 350_4 und 350_5 und die zusätzliche Masseleitung 340_1, die sich in X-Richtung erstrecken, sind gemäß einem festen Mittenabstand (z. B. dem Mittenabstand PH2 von 2) zwischen der Stromleitung 310 und der Masseleitung 320 angeordnet. Wie oben beschrieben, sind die Signalleitungen 350_1, 350_2, 350_4 und 350_5 und die zusätzliche Masseleitung 340_1 schmaler als die Stromleitung 310 und die Masseleitung 320.
  • Die zusätzliche Masseleitung 340_1 ist eine Metallleitung, die eine Signalleitung sein kann, die zum Verbinden mit der Masseleitung 320 bestimmt ist. Die zusätzliche Masseleitung 340_1 ist jeweils über die Verbindungsmerkmale 255_4 bis 255_6 elektrisch mit den Gatestrukturen 220_4 bis 220_6 verbunden. Außerdem ist die zusätzliche Masseleitung 340_1 durch die Folge des Verbindungsmerkmals 360_3, der Metallleitung 370_2 und des Verbindungsmerkmals 360_4 mit der Masseleitung 320 elektrisch verbunden. Die Metallleitung 370_2 die sich in Y-Richtung erstreckt, ist in einer Metallschicht über der zusätzlichen Masseleitung 340_1 ausgebildet. Gleichzeitig ist die zusätzliche Masseleitung 340_1 weiter durch die Folge des Verbindungsmerkmals 250_6, eines Verbindungsmerkmals (nicht gezeigt), das dem Steuer-Drain/Source-Bereich der n-Transistoren N2 und N3 entspricht, und des Verbindungsmerkmals 250_5 elektrisch mit der Masseleitung 320 verbunden. In einigen Ausführungsformen werden mehr Verbindungsstrukturen verwendet, um die zusätzliche Masseleitung 340_1 mit der Masseleitung 320 zu verbinden.
  • In der Zeile ROWn von 6 ist die zusätzliche Masseleitung 340_1 in der Lage, die n-Transistoren der Logikzellen (z. B. der Logikzellen 10B_1 und 10B_2) mit eingehender Masse zu versorgen. Darüber hinaus wird durch Verwendung der zusätzlichen Masseleitung 340_1 zum Verbinden der Gateelektroden 220_4 bis 220_6 der IR-Abfall für das PDN oder Stromnetz, das der Masseleitung 320 entspricht, verringert. Weiter sind die n-Transistoren der Logikzellen (z. B. der Logikzellen 10B_1 und 10B_2) in dem durchgehenden aktiven Bereich 120 ausgebildet, wodurch eine Diffusionsunterbrechungs-Verspannung vermieden wird, die den Sättigungs-Drainstrom (Idsat) der n-Transistoren vermindert. Wenn die Diffusionsunterbrechungs-Verspannung verringert wird, wird weiter die Schwellenspannung (d. h. Vt) des Transistors verringert.
  • 7 zeigt eine vereinfachte Darstellung, die eine Logikzelle 10C gemäß einigen Ausführungsformen der Erfindung zeigt. Die äußere Grenze der Logikzelle 10C ist durch gestrichelte Linien gezeigt. Die Logikzelle 10C ist in der Lage, eine bestimmte Logikfunktion ähnlich derjenigen der Logikzelle 10A von 2 bereitzustellen. Die Halbleiterstruktur der Logikzelle 10C ähnelt der Halbleiterstruktur der Logikzelle 10A von 2, und der Unterschied zwischen den Logikzellen 10A und 10C besteht darin, dass die Isolierstrukturen 230a und 230b der Logikzelle 10A in der Logikzelle 10C durch die Gatestrukturen 220c bzw. 220d ersetzt sind. Mit anderen Worten wird in der Logikzelle 10C keine Isolierstruktur ausgebildet. Um die Beschreibung zu vereinfachen, sind die Verbindungsmerkmale zum Verbinden der Source/Drain-Bereiche der Transistoren weggelassen. Es sollte beachtet werden, dass die Anzahl von Transistoren in der Logikzelle 10C als Beispiel und nicht als Einschränkung der Offenbarung verwendet wird. Die Logikzelle 10C kann mehr zur Ausführung einer bestimmten Funktion p-Transistoren und mehr n-Transistoren aufweisen.
  • In der Logikzelle 10C werden die aktiven Bereiche 110 und 120 durch jeweilige durchgehende Oxiddiffusionsbereiche gebildet. Mit anderen Worten ist in der Logikzelle 10C kein DB-Bereich ausgebildet. Die Gatestrukturen 220c und 220d, die sich in Y-Richtung erstrecken, sind innerhalb der Grenze der Logikzelle 10C über dem p-Wannenbereich PW angeordnet. Die Gatestrukturen 220a und 220b, die sich in Y-Richtung erstrecken, sind innerhalb der Grenze der Logikzelle 10C über dem n-Wannenbereich NW angeordnet. Mit anderen Worten sind die Gatestrukturen 220a und 220b auf den entgegengesetzten Seiten des p-Transistors P angeordnet, und die Gatestrukturen 220c und 220d sind auf den entgegengesetzten Seiten des n-Transistors N angeordnet.
  • Es sei darauf hingewiesen, dass die Gatestrukturen 220a und 220b und die Gatestrukturen 220c und 220d kürzer als die Hälfte der Gatestruktur 210a (z. B. die Hälfte der Zellenhöhe H1) sind. Daher berühren die Gatestrukturen 220a und 220b die Gatestrukturen 220c und 220d nicht, d. h. die Gatestruktur 220a ist durch ein Dielektrikum von der Gatestruktur 220c getrennt, und die Gatestruktur 220b ist durch ein Dielektrikum von der Gatestruktur 220d getrennt. Mit anderen Worten schneiden die Gatestrukturen 220a und 220b und die Gatestrukturen 220c und 220d den Grenzbereich 40 zwischen dem n-Wannenbereich NW und dem p-Wannenbereich PW nicht. Außerdem ist die Gatestruktur 220c elektrisch von der Gatestruktur 220a getrennt, und die Gatestruktur 220d ist elektrisch von der Gatestruktur 220b getrennt.
  • Der Unterschied zwischen der Logikzelle 10A von 2 und der Logikzelle 10C von 7 besteht darin, dass die Signalleitung 350c der Logikzelle 10A in der Logikzelle 10C durch die zusätzliche Masseleitung 340 ersetzt ist. Wie oben beschrieben, ist die zusätzliche Masseleitung 340 eine Metallleitung, die eine Signalleitung sein kann, die zum Verbinden mit der Masseleitung 320 bestimmt ist, und die zusätzliche Masseleitung 330 ist eine Metallleitung, die eine Signalleitung sein kann, die zum Verbinden mit der Stromleitung 310 bestimmt ist. Außerdem sind die zusätzliche Masseleitung 340 und die zusätzliche Stromleitung 330 über die jeweiligen Interconnect-Strukturen elektrisch mit der Masseleitung 320 und der Stromleitung 310 verbunden.
  • 8 zeigt eine vereinfachte Darstellung, die die Logikzellen 10C von 7, die in einer Zeile ROWn des Zellenarray 100 von 1 angeordnet sind, gemäß einigen Ausführungsformen der Erfindung zeigt. Die Logikzellen 10C_1 und 10C_2 sind in der Zeile und zwischen der Stromleitung 310 und der Masseleitung 320 angeordnet. Weiter ist die äußere Grenze jeder der Logikzellen 10C_1 und 10C_2 durch gestrichelte Linien gezeigt. Die Logikzellen 10C_1 und 10C_2 in 8 haben die Zellenhöhe H1.
  • In der Logikzelle 10C_1 bildet die Gatestruktur 210_1, die sich in Y-Richtung erstreckt, in dem aktiven Bereich 110 des n-Wannenbereichs NW den p-Transistor P1 und in dem aktiven Bereich 120 des p-Wannenbereichs PW den n-Transistor N1. In der Logikzelle 10C_2 bilden die Gatestrukturen 210_2 und 210_3, die sich in Y-Richtung erstrecken, in dem aktiven Bereich 110 des n-Wannenbereichs NW die p-Transistoren P2 und P3 und in dem aktiven Bereich 120 des p-Wannenbereichs PW die n-Transistoren N2 und N3. Zur Vereinfachung sind die Source/Drain-Bereiche der p-Transistoren P1 bis P3 und der n-Transistoren N1 bis N3 weggelassen.
  • Die Gatestrukturen 220_1 und 220_2, die sich in Y-Richtung erstrecken, sind an der Grenze der Logikzelle 10C_1 über dem n-Wannenbereich NW angeordnet, und die Gatestrukturen 220_2 und 220_3, die sich in Y-Richtung erstrecken, sind an der Grenze der Logikzelle 10C_2 über dem n-Wannenbereich NW angeordnet. Die Gatestruktur 220_2 wird von den Logikzellen 10C_1 und 10C_2 geteilt. Weiter ist der aktive Bereich 110 ein durchgehender Oxiddiffusionsbereich, der sich in X-Richtung erstreckt.
  • Die Gatestrukturen 220_4 und 220_5, die sich in Y-Richtung erstrecken, sind an der Grenze der Logikzelle 10C_1 über dem p-Wannenbereich PW angeordnet, und die Gatestrukturen 220_5 und 220_6, die sich in Y-Richtung erstrecken, sind an der Grenze der Logikzelle 10C_2 über dem p-Wannenbereich PW angeordnet. Die Gatestruktur 220_5 wird von den Logikzellen 10C_1 und 10C_2 geteilt. Weiter ist der aktive Bereich 120 ein durchgehender Oxiddiffusionsbereich, der sich in X-Richtung erstreckt. Mit anderen Worten sind die n-Transistoren N1 bis N3 über demselben aktiven Bereich 120 ausgebildet, und die p-Transistoren P1 bis P3 sind über demselben aktiven Bereich 110 ausgebildet.
  • In 8 erstrecken sich die Gatestrukturen 220_4 bis 220_6 nur über dem p-Wannenbereich PW und erstrecken sich nicht über dem n-Wannenbereich NW. In ähnlicher Weise erstrecken sich die Gatestrukturen 220_1 bis 220_3 nur über dem n-Wannenbereich NW und erstrecken sich nicht über dem p-Wannenbereich PW. In einigen Ausführungsformen haben die Gatestrukturen 220_1 bis 220_6 in Y-Richtung die gleiche Länge. Ferner haben die Gatestrukturen 210_1 bis 210_3 und die Gatestrukturen 220_1 bis 220_6 in X-Richtung dieselbe Breite. Darüber hinaus sind die Gatestrukturen 210_1 bis 210_3 und die Gatestrukturen 220_1 bis 220_3 unterhalb der Masseleitung 320 ausgebildet und teilweise von dieser bedeckt. Die Gatestrukturen 210_1 bis 210_3 und die Gatestrukturen 220_1 bis 220_3 sind unterhalb der Stromleitung 310 ausgebildet und teilweise von dieser bedeckt. Darüber hinaus sind die Gatestrukturen 220_1 bis 220_3 durch ein Dielektrikum elektrisch von den Gatestrukturen 220_4 bis 220_6 getrennt.
  • Die Signalleitungen 350_1, 350_2 und 350_4, die zusätzliche Masseleitung 340_1 und die zusätzliche Stromleitung 330_1, die sich in X-Richtung erstrecken, sind gemäß einem festen Mittenabstand (z. B. dem Mittenabstand PH2 von 2) zwischen der Stromleitung 310 und der Masseleitung 320 angeordnet. Wie oben beschrieben, sind die Signalleitungen 350_1, 350_2 und 350_4, die zusätzliche Masseleitung 340_1 und die zusätzliche Stromleitung 330_1 schmaler als die Stromleitung 310 und die Masseleitung 320.
  • Die zusätzliche Stromleitung 330_1 ist eine Metallleitung, die eine Signalleitung sein kann, die zum Verbinden mit der Stromleitung 310 bestimmt ist. Die zusätzliche Stromleitung 330_1 ist jeweils über die Verbindungsmerkmale 255_1 bis 255_3 elektrisch mit den Gatestrukturen 220_1 bis 220_3 verbunden. Außerdem ist die zusätzliche Stromleitung 330_1 durch die Folge des Verbindungsmerkmals 360_2, der Metallleitung 370_1 und des Verbindungsmerkmals 360_1 mit der Stromleitung 310 elektrisch verbunden. Gleichzeitig ist die zusätzliche Stromleitung 330_1 weiter durch die Folge des Verbindungsmerkmals 250_3, eines Verbindungsmerkmals (z. B. des Verbindungsmerkmals 240_4 von 3), das dem Steuer-Drain/Source-Bereich der p-Transistoren P2 und P3 entspricht, und des Verbindungsmerkmals 250_2 elektrisch mit der Stromleitung 310 verbunden. In einigen Ausführungsformen werden mehr Verbindungsstrukturen verwendet, um die zusätzliche Stromleitung 330_1 mit der Stromleitung 310 zu verbinden.
  • Die zusätzliche Masseleitung 340_1 ist eine Metallleitung, die eine Signalleitung sein kann, die zum Verbinden mit der Masseleitung 320 bestimmt ist. Die zusätzliche Masseleitung 340_1 ist jeweils über die Verbindungsmerkmale 255_4 bis 255_6 elektrisch mit den Gatestrukturen 220_4 bis 220_6 verbunden. Außerdem ist die zusätzliche Masseleitung 340_1 durch die Folge des Verbindungsmerkmals 360_3, der Metallleitung 370_2 und des Verbindungsmerkmals 360_4 mit der Masseleitung 320 elektrisch verbunden. Gleichzeitig ist die zusätzliche Masseleitung 340_1 weiter durch die Folge des Verbindungsmerkmals 250_6, eines Verbindungsmerkmals (nicht gezeigt), das dem Steuer-Drain/Source-Bereich der n-Transistoren N2 und N3 entspricht, und des Verbindungsmerkmals 250_5 elektrisch mit der Masseleitung 320 verbunden. In einigen Ausführungsformen werden mehr Verbindungsstrukturen verwendet, um die zusätzliche Masseleitung 340_1 mit der Masseleitung 320 zu verbinden.
  • In 8 ist die zusätzliche Stromleitung 330_1 entfernt von der Stromleitung 310 angeordnet und ist von den Signalleitungen 350_1 und 350_2 umgeben. Darüber hinaus ist die zusätzliche Masseleitung 340_1 entfernt von der Masseleitung 320 angeordnet und ist von den Signalleitungen 350_4 und 350_2 umgeben. Außerdem ist die zusätzliche Stromleitung 330_1 entlang dem Grenzbereich 40 zwischen dem n-Wannenbereich NW und dem p-Wannenbereich PW durch die zusätzliche Masseleitung 340_1 gespiegelt, d. h. die Konfigurationen der zusätzlichen Stromleitung 330_1 und der zusätzlichen Masseleitung 340_1 sind im Layout symmetrisch.
  • In der Zeile ROWn von 8 ist die zusätzliche Masseleitung 340_1 in der Lage, die n-Transistoren der Logikzellen (z. B. der Logikzellen 10C_1 und 10C_2) mit eingehender Masse zu versorgen, und die zusätzliche Stromleitung 330_1 ist in der Lage, die p-Transistoren der Logikzellen (z. B. der Logikzellen 10C_1 und 10C_2) mit eingehendem Strom zu versorgen. Außerdem sind alle p-Transistoren der Logikzellen (z. B. der Logikzellen 10C_1 und 10C_2) in dem durchgehenden aktiven Bereich 110 ausgebildet und alle n-Transistoren der Logikzellen sind in dem durchgehenden aktiven Bereich 120 ausgebildet, wodurch eine Diffusionsunterbrechungs-Verspannung vermieden wird, die den Sättigungs-Drainstrom der Transistoren vermindert.
  • 9 zeigt eine vereinfachte Darstellung, die die Logikzellen 10C von 7, die in einer Zeile ROWn des Zellenarray 100 von 1 angeordnet sind, gemäß einigen Ausführungsformen der Erfindung zeigt. In 9 sind die Logikzellen 10C_3 und 10C_4 in der Zeile ROWn und zwischen der Stromleitung 310 und der Masseleitung 320 angeordnet. Weiter ist die äußere Grenze jeder der Logikzellen 10C_3 und 10C_4 durch gestrichelte Linien gezeigt. Die Logikzellen 10C_3 und 10C_4 haben die gleiche Zellenhöhe H2, die größer als die Höhe H1 von 8 ist. Daher können mehr Metallleitungen zwischen der Stromleitung 310 und der Masseleitung 320 angeordnet werden. Wie oben beschrieben, können die Metallleitungen aus Signalleitungen, zusätzlichen Stromleitungen, zusätzlichen Masseleitungen oder einer Kombination davon bestehen.
  • Verglichen mit der Zeile ROWn in 8 können mehr zusätzliche Stromleitungen (z. B. die zusätzlichen Stromleitungen 330_2 und 330_3) und/oder mehr zusätzliche Masseleitungen (nicht gezeigt) in der Zeile von 9 angeordnet werden. Darüber hinaus ist die zusätzliche Stromleitung 330_2 nahe der Stromleitung 310 angeordnet und die zusätzliche Stromleitung 330_3 ist entfernt von der Stromleitung 310 angeordnet. In einer solchen Ausführungsform ist die zusätzliche Stromleitung 330_2 durch die Signalleitung 350 von der zusätzlichen Stromleitung 330_3 getrennt. In einigen Ausführungsformen sind die zusätzlichen Stromleitungen 330_2 und 330_3 benachbart. Die zusätzliche Stromleitung 330_2 ist durch die Signalleitung 350 von der zusätzlichen Stromleitung 330_3 getrennt. Darüber hinaus sind die Konfigurationen der zusätzlichen Stromleitungen 330_2 und 330_3 und der zusätzlichen Masseleitung 340_2 im Layout asymmetrisch. Somit ist die Anordnung der zusätzlichen Stromleitungen und der zusätzlichen Masseleitungen flexibel.
  • In den Ausführungsformen sind Halbleiterstrukturen von Logikzellen vorgesehen, die die Verzögerungszeit verringern können. Gemäß den Ausführungsformen können die Logikzellen 10A von 2, die Logikzellen 10B von 5 und die Logikzellen 10C von 7 in entsprechenden Zellenarrays, entsprechenden Zeilen eines Zellenarray oder derselben Zeile eines Zellenarray angeordnet werden. Außerdem werden durch Einfügen der zusätzlichen Strom-/Masseleitungen und Entfernen des Diffusionsrandes die Schwellenspannungen von Transistoren in den Logikzellen verringert, wodurch die Betriebsgeschwindigkeit erhöht wird und die Betriebsspannung und der IR-Abfall der Logikzellen verringert werden.
  • Obwohl die Erfindung beispielhaft und in Bezug auf die bevorzugten Ausführungsformen beschrieben wurde, sollte klar sein, dass die Erfindung nicht auf die offenbarten Ausführungsformen beschränkt ist. Im Gegenteil soll sie verschiedene Modifikationen und ähnliche Anordnungen (wie für Fachleute offensichtlich) abdecken. Daher sollte dem Umfang der beigefügten Ansprüche die breiteste Auslegung zuerkannt werden, so dass sie alle derartigen Modifikationen und ähnlichen Anordnungen abdecken.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 63286583 [0001]

Claims (11)

  1. Halbleiterstruktur, aufweisend: ein Halbleitersubstrat; einen ersten Wannenbereich mit einem ersten Leitfähigkeitstyp über dem Halbleitersubstrat; einen zweiten Wannenbereich mit einem zweiten Leitfähigkeitstyp über dem Halbleitersubstrat, wobei sich der erste Leitfähigkeitstyp von dem zweiten Leitfähigkeitstyp unterscheidet; und eine Logikzelle, aufweisend: mindestens einen ersten Transistor in einem ersten aktiven Bereich über dem ersten Wannenbereich und aufweisend eine erste Gateelektrode, die sich in einer ersten Richtung erstreckt; mindestens einen zweiten Transistor in einem zweiten aktiven Bereich über dem zweiten Wannenbereich, wobei der zweite Transistor und der erste Transistor die erste Gateelektrode teilen; eine zweite Gateelektrode und eine dritte Gateelektrode auf entgegengesetzten Seiten des ersten Transistors und sich in der ersten Richtung erstreckend; und eine erste Isolierstruktur und eine zweite Isolierstruktur an gegenüberliegenden Rändern des zweiten aktiven Bereichs und sich in der ersten Richtung erstreckend, wobei die erste Isolierstruktur in der ersten Richtung mit der zweiten Gatestruktur ausgerichtet ist und die zweite Isolierstruktur in der ersten Richtung mit der dritten Gatestruktur ausgerichtet ist.
  2. Halbleiterstruktur nach Anspruch 1, wobei die zweite und die dritte Gateelektrode in der ersten Richtung kürzer als die erste Gateelektrode sind, und/oder wobei die erste und die zweite Isolierstruktur in der ersten Richtung kürzer als die erste Gateelektrode sind.
  3. Halbleiterstruktur nach Anspruch 1 oder 2, ferner aufweisend: eine erste Stromleitung über dem ersten Wannenbereich und sich in einer zweiten Richtung erstreckend, wobei die zweite Richtung senkrecht zu der ersten Richtung steht; eine zweite Stromleitung über dem zweiten Wannenbereich und sich in der zweiten Richtung erstreckend; und mindestens eine zusätzliche Stromleitung, die sich in der zweiten Richtung und über dem ersten aktiven Bereich erstreckt, wobei die erste Stromleitung elektrisch von der zweiten Stromleitung getrennt ist; wobei die zweite und die dritte Gateelektrode durch die zusätzliche Stromleitung elektrisch mit der ersten Stromleitung verbunden sind.
  4. Halbleiterstruktur nach Anspruch 3, wobei die erste Stromleitung, die zweite Stromleitung und die zusätzliche Stromleitung in derselben Metallschicht ausgebildet sind, und/oder wobei die erste und die zweite Stromleitung breiter als die zusätzliche Stromleitung sind, und/oder ferner aufweisend: eine Mehrzahl von Signalleitungen, die sich in der zweiten Richtung erstrecken, wobei die zusätzliche Stromleitung und die Signalleitungen in derselben Metallschicht ausgebildet sind und mit einem festen Mittenabstand zwischen der ersten und der zweiten Stromleitung angeordnet sind, wobei die zusätzliche Stromleitung vorzugsweise durch eine der Signalleitungen von der ersten Stromleitung getrennt ist.
  5. Halbleiterstruktur, aufweisend: ein Halbleitersubstrat; eine Logikzelle, aufweisend: mindestens einen ersten Transistor in einem ersten aktiven Bereich über dem Halbleitersubstrat und aufweisend eine erste Gateelektrode, die sich in einer ersten Richtung erstreckt; mindestens einen zweiten Transistor in einem zweiten aktiven Bereich über dem Halbleitersubstrat, wobei der zweite Transistor und der erste Transistor die erste Gateelektrode teilen; eine zweite Gateelektrode und eine dritte Gateelektrode auf entgegengesetzten Seiten des ersten Transistors und sich in der ersten Richtung erstreckend; und eine vierte Gateelektrode und eine fünfte Gateelektrode auf entgegengesetzten Seiten des zweiten Transistors und sich in der ersten Richtung erstreckend; eine erste Stromleitung, die sich in einer zweiten Richtung erstreckt, wobei die zweite Richtung senkrecht zur ersten Richtung steht; eine zweite Stromleitung, die sich in der zweiten Richtung erstreckt, wobei die Logikzelle von der ersten und der zweiten Stromleitung umgeben ist, und wobei die erste Stromleitung von der zweiten Stromleitung elektrisch getrennt ist; und eine erste zusätzliche Stromleitung, die sich in der zweiten Richtung und über dem ersten aktiven Bereich erstreckt, wobei die vierte Gateelektrode elektrisch von der zweiten Gateelektrode getrennt ist und die fünfte Gateelektrode elektrisch von der dritten Gateelektrode getrennt ist, wobei die zweite und die dritte Gateelektrode über die erste zusätzliche Stromleitung elektrisch mit der ersten Stromleitung verbunden sind.
  6. Halbleiterstruktur nach Anspruch 5, wobei die zweite, die dritte, die vierte und die fünfte Gateelektrode in der ersten Richtung kürzer als die erste Gateelektrode sind, und/oder wobei die zweite, die dritte, die vierte und die fünfte Gateelektrode und die erste Gateelektrode in der zweiten Richtung die gleiche Breite aufweisen.
  7. Halbleiterstruktur nach Anspruch 5 oder 6, ferner aufweisend: eine zweite zusätzliche Stromleitung, die sich in der zweiten Richtung und über dem zweiten aktiven Bereich erstreckt; wobei die vierte und die fünfte Gateelektrode über die zweite zusätzliche Stromleitung elektrisch mit der zweiten Stromleitung verbunden sind.
  8. Halbleiterstruktur nach Anspruch 7, wobei die erste Stromleitung, die zweite Stromleitung, die erste zusätzliche Stromleitung und die zweite zusätzliche Stromleitung in derselben Metallschicht ausgebildet sind, und wobei die erste und die zweite zusätzliche Stromleitung zwischen der ersten Stromleitung und der zweiten Stromleitung angeordnet sind, und/oder wobei die erste und die zweite Stromleitung breiter als die erste und die zweite zusätzlichen Stromleitung sind, und/oder ferner aufweisend: eine Mehrzahl von Signalleitungen, die sich in der zweiten Richtung erstrecken, wobei die erste und die zweite zusätzliche Stromleitung und die Signalleitungen in derselben Metallschicht ausgebildet und gemäß einem festen Mittenabstand zwischen der ersten Stromleitung und der zweiten Stromleitung angeordnet sind, wobei vorzugsweise die erste zusätzliche Stromleitung von der ersten Stromleitung durch eine der Signalleitungen getrennt ist und die zweite zusätzliche Stromleitung von der zweiten Stromleitung durch eine weitere Signalleitung getrennt ist.
  9. Halbleiterstruktur, aufweisend: ein Halbleitersubstrat; und ein Zellenarray, aufweisend: eine erste Logikzelle, aufweisend: mindestens einen ersten Transistor in einem ersten aktiven Bereich über dem Halbleitersubstrat und aufweisend eine erste Gateelektrode, die sich in einer ersten Richtung erstreckt; und mindestens einen zweiten Transistor in einem zweiten aktiven Bereich über dem Halbleitersubstrat, wobei der zweite Transistor und der erste Transistor die erste Gateelektrode teilen; und eine zweite Logikzelle, aufweisend: mindestens einen dritten Transistor in dem ersten aktiven Bereich und aufweisend eine zweite Gateelektrode, die sich in der ersten Richtung erstreckt; und mindestens einen vierten Transistor in einem dritten aktiven Bereich über dem Halbleitersubstrat, wobei der dritte Transistor und der vierte Transistor die zweite Gateelektrode teilen; eine dritte Gateelektrode, eine vierte Gateelektrode und eine fünfte Gateelektrode, die sich in der ersten Richtung erstrecken; und eine erste Isolierstruktur, eine zweite Isolierstruktur und eine dritte Isolierstruktur, die sich in der ersten Richtung erstrecken, wobei die dritte Gateelektrode und die vierte Gateelektrode auf entgegengesetzten Seiten des ersten Transistors angeordnet sind und die vierte Gateelektrode und die fünfte Gateelektrode auf entgegengesetzten Seiten des dritten Transistors angeordnet sind, wobei die erste Isolierstruktur und die zweite Isolierstruktur an gegenüberliegenden Rändern des zweiten aktiven Bereichs angeordnet sind und die zweite Isolierstruktur und die dritte Isolierstruktur an gegenüberliegenden Rändern des dritten aktiven Bereichs angeordnet sind, wobei der zweite aktive Bereich durch die zweite Isolierstruktur von dem dritten aktiven Bereich getrennt ist.
  10. Halbleiterstruktur nach Anspruch 9, ferner aufweisend: eine erste Stromleitung, die sich in einer zweiten Richtung über die erste und die zweite Logikzelle hinweg erstreckt, wobei die zweite Richtung senkrecht zur ersten Richtung steht; eine zweite Stromleitung, die sich in der zweiten Richtung über die erste und die zweite Logikzelle hinweg erstreckt; und mindestens eine zusätzliche Stromleitung, die sich in der zweiten Richtung über die erste und die zweite Logikzelle hinweg erstreckt und über dem ersten aktiven Bereich ausgebildet ist, wobei die erste Stromleitung elektrisch von der zweiten Stromleitung getrennt ist; wobei die dritte, die vierte und die fünfte Gateelektrode über die zusätzliche Stromleitung elektrisch mit der ersten Stromleitung verbunden sind.
  11. Halbleiterstruktur nach Anspruch 10, wobei die erste Stromleitung, die zweite Stromleitung und die zusätzliche Stromleitung in derselben Metallschicht ausgebildet sind, und wobei die erste und die zweite Stromleitung breiter als die zusätzliche Stromleitung sind, die Halbleiterstruktur vorzugsweise ferner aufweisend: eine Mehrzahl von Signalleitungen, die sich in der zweiten Richtung über die erste und die zweite Logikzelle hinweg erstrecken, wobei die zusätzliche Stromleitung und die Signalleitungen in derselben Metallschicht ausgebildet und gemäß einem festen Mittenabstand zwischen der ersten und der zweiten Stromleitung angeordnet sind.
DE102022130829.4A 2021-12-07 2022-11-22 Halbleiterstruktur einer logikzelle mit niedriger zellverzögerung Pending DE102022130829A1 (de)

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US63/286,583 2021-12-07
US18/050,630 US20230178557A1 (en) 2021-12-07 2022-10-28 Semiconductor structure of logic cell with small cell delay
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