KR20100048761A - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명에 따른 반도체 소자의 제조방법은, 포켓(Pocket) 이온 주입 영역을 갖는 반도체 기판 상에 게이트를 형성하는 단계와, 상기 포켓 이온 주입 영역 내에 불순물을 경사 이온 주입하는 단계와, 상기 포켓 이온 주입 영역에 불순물이 이온 주입된 게이트를 포함한 반도체 기판 상에 제1절연막 및 제2절연막을 차례로 형성하는 단계와, 상기 제2절연막 및 제1절연막을 식각하여 상기 게이트의 양 측벽에 스페이서를 형성함과 아울러, 상기 반도체 기판을 노출시키는 단계 및 상기 스페이서가 형성된 게이트 상부의 제2절연막 및 제1절연막을 제거하는 단계를 포함한다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 포켓 이온 주입의 경사 각도 마진의 감소를 개선할 수 있는 반도체 소자의 제조방법에 관한 것이다.
최근, 고집적 반도체 소자의 디자인 룰이 100㎚급 이하로 급격히 감소함에 따라 그에 대응하여 트랜지스터의 채널 길이와 폭이 감소되었으며, 접합 영역으로의 도핑농도는 증가하여 전계(Electric Field) 증가에 따른 접합 누설 전류가 증가하게 되었다. 이에 따라, 게이트의 제어능력이 저하되어 문턱전압(Threshold Voltage : Vt)이 급격하게 감소하는 단 채널 효과(Short Channel Effect)가 유발되고, 전계(Electric field) 증가에 따라 접합 누설전류가 증가하여 리프레쉬 특성이 열화되는 등 소자 특성의 저하가 야기된다.
보다 구체적으로는, 상기 단채널 효과로 인해 셀영역의 트랜지스터의 경우 데이타를 읽고 쓰는 동작시 목적하지 않은 게이트가 턴-온(Turn-on)되는 이른바, 비트(Bit) 페일(Fail)이 발생할 수 있고, 주변회로영역의 트랜지스터의 경우 트랜지스터 동작 속도가 비정상적으로 빨라져 오작동이 유발될 수 있다.
이에, 저하된 소자 특성을 개선시키기 위한 방안으로 게이트 형성 후, 반도체 기판 내에 포켓(Pocket) 이온 주입 방식으로 불순물을 주입하여 게이트 측면의 소오스 영역 및 드레인 영역 간의 채널 길이를 증가시키는 것으로 단 채널 효과에 의한 소자 특성 마진을 개선시키고 있다.
통상적으로, 포켓 이온 주입 방식은 그 경사 각도를 증가시킬수록 소자 특성 마진도 같이 향상되는 특성을 나타낸다.
그러나, 전술한 바와 같이 반도체 소자는 점점 고집적화되면서 반도체 내부의 2차원적인 크기는 감소하지만, 3차원적인 크기는 오히려 증가되고 있다. 예컨대, 게이트의 폭(Length)과, 게이트들 간의 공간(Gate to Gate Spacing) 등은 감소하지만, 게이트의 높이(Height)는 더욱 증가되고 있다.
즉, 반도체 소자의 집적도가 증가될수록 게이트들 간의 공간은 감소하고, 게이트 높이는 증가됨에 따라 상기 경사 이온 주입 방식의 경사 각도는 그 한계가 발생하게 된다.
따라서, 상기와 같은 경사 각도의 한계로 인해 추가적인 이온 주입 공정이 요구될 수 있으며, 상기와 같은 추가적인 이온 주입 공정으로 인해 전체 공정 시간이 증가하게 된다.
그 결과, 접합 캐패시턴스가 감소하게 되어 소자의 속도 또한 감소하게 되며, 결국 접합 파괴 전압 특성이 저하되어 전체 소자의 신뢰성이 저하되게 된다.
본 발명은 경사 이온 주입 공정 수행 시, 그의 경사 각도 한계를 극복하여 추가적인 이온 주입에 따른 전체 공정 시간의 증가를 방지할 수 있는 반도체 소자의 제조방법을 제공한다.
또한, 본 발명은 접합 캐패시턴스의 감소 및 소자 속도 감소를 방지하여 접합 파괴 전압 특성 저하 및 전체 소자의 신뢰성 저하를 방지할 수 있는 반도체 소자의 제조방법을 제공한다.
본 발명에 따른 반도체 소자의 제조방법은, 포켓(Pocket) 이온 주입 영역을 갖는 반도체 기판 상에 게이트를 형성하는 단계; 상기 포켓 이온 주입 영역 내에 불순물을 경사 이온 주입하는 단계; 상기 포켓 이온 주입 영역에 불순물이 이온 주입된 게이트를 포함한 반도체 기판 상에 제1절연막 및 제2절연막을 차례로 형성하는 단계; 상기 제2절연막 및 제1절연막을 식각하여 상기 게이트의 양 측벽에 스페이서를 형성함과 아울러, 상기 반도체 기판을 노출시키는 단계; 및 상기 스페이서가 형성된 게이트 상부의 제2절연막 및 제1절연막을 제거하는 단계;를 포함한다.
상기 게이트는 절연막 및 도전막의 적층 구조로 형성된다.
상기 제1절연막 및 제2절연막은 각각 산화막 및 질화막으로 형성된다.
상기 경사 이온 주입하는 단계 후, 상기 반도체 기판 내에 저 농도 이온 주입 영역(LDD : Lightly Doped Drain)을 형성하는 단계;를 더 포함한다.
상기 제2절연막 및 제1절연막을 제거하는 단계 후, 상기 반도체 기판 내에 소오스 영역 및 드레인 영역을 형성하는 단계;를 더 포함한다.
상기 소오스 영역 및 드레인 영역을 형성하는 단계는 1×1014∼1×1017 이온/㎤의 이온 주입 농도로 불순물이 주입되어 수행된다.
상기 소오스 영역 및 드레인 영역을 형성하는 단계 후, 상기 게이트 사이의 공간에 상기 스페이서와 동일한 높이로 에피층을 성장시키는 단계; 및 기 노출된 게이트 상부에 게이트 하드마스크막을 형성하는 단계;를 더 포함한다.
본 발명은 게이트 하드마스크막 형성 전, 반도체 기판 내에 포켓 이온 주입 방식으로 불순물이 주입됨으로써, 상기 포켓 이온 주입 방식의 경사 각도 마진을 개선시킬 수 있다.
따라서, 본 발명은 추가적인 이온 주입 공정이 수행되지 않아도 되므로, 전체 공정 시간의 증가를 방지할 수 있다.
또한, 본 발명은 상기와 같이 포켓 이온 주입 방식의 경사 각도 마진을 개선시킬 수 있으므로, 접합 캐패시턴스의 감소 및 소자 속도의 감소를 방지할 수 있어, 접합 파괴 전압 특성 저하에 따른 전체 소자의 신뢰성 저하를 방지할 수 있다.
게다가, 본 발명은 상기와 같이 게이트 형성 전, 불순물이 주입되고, 후속 공정에서 추가적으로 소오스 영역 및 드레인 영역 형성을 위한 불순물이 다시 주입되므로, 그에 따른 폴리 주입 레벨을 증가시킬 수 있어 폴리 공핍율(Poly Depletion Ratio) 특성을 개선할 수 있다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 1a 내지 도 1g는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위해 도시한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 1a를 참조하면, 포켓(Pocket) 이온 주입 영역(104)을 갖는 반도체 기판(102) 상에 게이트 절연막(106) 및 게이트 도전막(108)이 형성된다. 게이트 절연막(106)은 예를 들면, 산화막으로 형성될 수 있고, 게이트 도전막(108)은 예를 들면, 폴리 실리콘막 또는 텅스텐 실리사이드 막을 포함하는 텅스텐막으로 형성될 수 있다.
도 1b를 참조하면, 게이트 도전막(108) 및 게이트 절연막(106)이 식각되어 반도체 기판(102) 상에 게이트 절연막(106) 및 게이트 도전막(108)의 적층 구조로 이루어진 게이트(110)가 형성된다.
도 1c를 참조하면, 게이트(110)를 포함하는 반도체 기판(102)의 포켓 이온 주입 영역(104) 내에 포켓 이온 주입 방식 공정(112)으로 이온이 주입되어 반도체 기판(102) 내에 포켓 이온 영역이 형성된다. 이때, 포켓 이온 영역 형성을 위한 포켓 이온 주입 방식(112)은 경사 이온 주입 방식이 사용된다.
이 경우, 본 발명은 상기와 같이 후속의 게이트 하드마스크막 형성 전, 포켓 이온 주입 공정(112)이 수행됨으로써, 종래의 이온 주입 방식에 비해 포켓 이온 주입 방식(112)의 경사 각도 마진을 개선시킬 수 있다.
예컨대, 상기 포켓 이온 주입 방식(112)의 경사 각도(θ)는 tan-1로서, 각 게이트들 사이의 공간(Gate to Gate Spacing)/게이트 높이(Gate Height)로 계산된다.
이때, 게이트 높이(Gate Heigth)는 게이트 절연막, 게이트 도전막 및 게이트 하드마스크막 각 높이의 합으로 이루어지는데, 본 발명은 게이트 하드마스크막 형성 전에, 포켓 이온 주입 방식(112)에 의한 이온 주입 공정이 수행됨으로써, 게이트 하드마크막의 높이 만큼 경사 각도를 개선시킬 있는 원리이다.
예를 들면, 종래에서의 게이트 높이가 0.18㎛(게이트 도전막 높이 = 0.15㎛ + 게이트 하드마스크막 높이 = 0.3㎛)이고, 게이트들 간의 사이의 공간이 0.15㎛일 경우, 포켓 이온 주입 방식의 경사 각도(θ)는 tan-1 = ((0.15 + 0.3)/0.15) = 18°가 된다.
반면에, 본 발명의 실시예에 따르면 종래와 같이 게이트 하드마스크막의 높이를 더하지 않아도 되므로, 본 발명의 실시예에 따른 포켓 이온 주입 방식의 경사 각도(θ)는 tan-1 = (0.15/0.15) = 45°가 된다. 따라서, 본 발명은 종래 보다 약 27°의 개선된 경사 각도의 마진을 얻을 수 있다.
도 1d를 참조하면, 포켓 이온 주입 방식 공정에 의해 포켓 이온 영역(114)이 형성된 반도체 기판(102) 내에 저 농도 이온 주입 영역(LDD : Lightly Doped Drain : 116)이 형성된다.
그런 다음, 저 농도 이온 주입 영역(116)이 형성된 반도체 기판(102) 및 게 이트(110) 상에, 게이트(110)의 프로파일(Profile)을 따라 제1절연막(118) 및 제2절연막(120)이 순차적으로 형성된다.
제1절연막(118) 및 제2절연막(120)은 예를 들면 각각 산화막 및 질화막으로 형성된다.
도 1e를 참조하면, 제2절연막(120) 및 제1절연막(118)이 각 게이트(110) 사이의 반도체 기판(102)이 노출될때까지 식각되어 게이트(110)의 양 측벽에 스페이서(122)가 형성된다.
그런 다음, 스페이서(122)가 형성된 각 게이트(110)의 상부가 노출되도록 각 게이트(110) 상부의 제2절연막(120) 및 제1절연막(118)이 제거된다. 이때, 제1절연막(118)은 제2절연막(120) 식각시 식각 베리어로 사용될 수 있다.
이어서, 스페이서(122)가 형성된 게이트(110)를 포함한 반도체 기판(102) 내에 소오스 영역 및 드레인 영역(124)이 형성된다. 여기서, 소오스 영역 및 드레인 영역(124)의 형성은 예를 들면 1×1014∼1×1017 이온/㎤의 농도로 불순물이 주입되어 수행된다.
도 1f를 참조하면, 소오스 영역 및 드레인 영역(124)이 형성된 반도체 기판(102)의 노출된 부분, 즉, 각 게이트(110) 사이의 공간에 스페이서(122)와 동일한 높이로 실리콘 에피층(126)이 성장된다.
도 1g를 참조하면, 각 게이트(110) 상에 게이트 하드마스크막(128)이 형성되어 본 발명의 실시예에 따른 반도체 소자가 완성된다.
한편, 도 2는 전술한 본 발명의 실시예에 따른 발명의 효과를 설명하기 위해 도시한 표이고, 도 3은 전술한 본 발명의 실시예에 따른 발명의 효과를 설명하기 위해 도시한 그래프로로서, 각각의 경우, 즉, 각각의 게이트의 높이에 따른 종래에 대비한 본 발명의 포켓 이온 주입 방식의 경사 각도 마진 향상율을 확인할 수 있다.
전술한 바와 같이 본 발명은, 상기와 같이 게이트 하드마스크막 형성 전, 반도체 기판 내에 포켓 이온 주입 방식으로 불순물이 주입됨으로써, 종래에 비해 상기 포켓 이온 주입 방식의 경사 각도 마진을 개선시킬 수 있다.
따라서, 상기와 같이 포켓 이온 주입 방식의 경사 각도 마진을 개선시킬 수 있어 추가적인 이온 주입 공정이 수행되지 않아도 되므로, 전체 공정 시간의 증가를 방지할 수 있다.
또한, 상기와 같이 포켓 이온 주입 방식의 경사 각도 마진을 개선시킬 수 있으므로, 접합 캐패시턴스의 감소 및 소자 속도의 감소를 방지할 수 있어, 접합 파괴 전압 특성 저하에 따른 전체 소자의 신뢰성 저하를 방지할 수 있다.
게다가, 상기와 같이 게이트 형성 전, 불순물이 주입되고, 후속 공정에서 추가적으로 소오스 영역 및 드레인 영역 형성을 위한 불순물이 다시 주입되므로, 그에 따른 폴리 주입 레벨을 증가시킬 수 있어 폴리 공핍율(Poly Depletion Ratio) 특성을 개선할 수 있다.
이상, 전술한 본 발명의 실시예들에서는 특정 실시예에 관련하고 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당 업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1a 내지 도 1g는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위해 도시한 공정별 단면도.
도 2는 본 발명의 실시예에 따른 발명의 효과를 설명하기 위해 도시한 표.
도 3은 본 발명의 실시예에 따른 발명의 효과를 설명하기 위해 도시한 그래프.
Claims (7)
- 포켓(Pocket) 이온 주입 영역을 갖는 반도체 기판 상에 게이트를 형성하는 단계;상기 포켓 이온 주입 영역 내에 불순물을 경사 이온 주입하는 단계;상기 포켓 이온 주입 영역에 불순물이 이온 주입된 게이트를 포함한 반도체 기판 상에 제1절연막 및 제2절연막을 차례로 형성하는 단계;상기 제2절연막 및 제1절연막을 식각하여 상기 게이트의 양 측벽에 스페이서를 형성함과 아울러, 상기 반도체 기판을 노출시키는 단계; 및상기 스페이서가 형성된 게이트 상부의 제2절연막 및 제1절연막을 제거하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 게이트는 절연막 및 도전막의 적층 구조로 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 제1절연막 및 제2절연막은 각각 산화막 및 질화막으로 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 경사 이온 주입하는 단계 후,상기 반도체 기판 내에 저 농도 이온 주입 영역(LDD : Lightly Doped Drain)을 형성하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법,
- 제 1 항에 있어서,상기 제2절연막 및 제1절연막을 제거하는 단계 후,상기 반도체 기판 내에 소오스 영역 및 드레인 영역을 형성하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 5 항에 있어서,상기 소오스 영역 및 드레인 영역을 형성하는 단계는 1×1014∼1×1017 이온/㎤의 이온 주입 농도로 불순물이 주입되어 수행되는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 5 항에 있어서,상기 소오스 영역 및 드레인 영역을 형성하는 단계 후,상기 게이트 사이의 공간에 상기 스페이서와 동일한 높이로 에피층을 성장시키는 단계; 및상기 노출된 게이트 상부에 게이트 하드마스크막을 형성하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
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| KR1020080108057A KR20100048761A (ko) | 2008-10-31 | 2008-10-31 | 반도체 소자의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20100048761A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103809242A (zh) * | 2014-03-10 | 2014-05-21 | 四川飞阳科技有限公司 | 一种用于平面光波导器件的薄膜制备方法 |
-
2008
- 2008-10-31 KR KR1020080108057A patent/KR20100048761A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103809242A (zh) * | 2014-03-10 | 2014-05-21 | 四川飞阳科技有限公司 | 一种用于平面光波导器件的薄膜制备方法 |
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| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |