KR20100041522A - 데이터 구동 장치 및 이를 이용한 표시 장치 - Google Patents

Abstract

데이터 구동 장치 및 이를 이용한 표시 장치가 제공된다. 본 발명의 실시예들에 따른 데이터 구동 장치는 영상 데이터 신호를 이용하여 수평 동기 시작 신호를 제공하는 수평 동기 시작 신호 생성 회로 및 수평 동기 시작 신호에 응답하여 영상 데이터 신호를 샘플링하고, 로드 신호에 응답하여 샘플링된 영상 데이터 신호를 이용하여 다수의 데이터 신호를 제공하는 데이터 구동 회로를 포함하되, 수평 동기 시작 신호 생성 회로는 로드 신호에 응답하여 디스에이블된다.

액정 표시 장치, 데이터 구동부

Description

데이터 구동 장치 및 이를 이용한 표시 장치{Data driving apparatus, display comprising the same}

본 발명은 데이터 구동 장치 및 이를 이용한 표시 장치에 관한 것이다.

액정 표시 장치(Liquid Crystal Display; 이하, LCD라 함)는 기준 전극과 컬러 필터 등이 형성되어 있는 색필터 표시판과, 스위칭 소자와 화소 전극 등이 형성되어 있는 박막트랜지스터 기판 사이에 액정층이 개재된다. 그리고, 화소 전극과 기준 전극에 서로 다른 전위를 인가함으로써 전계를 형성하여 액정 분자들의 배열을 변경시키고, 이를 통해 빛의 투과율을 조절함으로써 화상을 표현한다.

이러한 액정 표시 장치의 데이터 구동부는 수평 동기 시작 신호에 응답하여 타이밍 컨트롤러에서 제공되는 영상 데이터 신호를 샘플링하고, 샘플링된 영상 데이터 신호를 이용하여 각 데이터 라인에 데이터 신호를 제공한다. 그런데, 수평 동기 시작 신호를 타이밍 컨트롤러 등에서 별도의 라인을 통하여 제공받지 않고 영상 데이터 신호를 이용하여 데이터 구동부 내에서 생성하는 경우, 데이터 제어 신호 등에 의해 발생하는 노이즈에 의해 데이터 구동부에 오동작이 발생할 수 있다. 이로 인해, 액정 표시 장치에 화질 불량이 발생될 수 있다.

본 발명이 해결하고자 하는 과제는, 안정적으로 동작하는 데이터 구동 장치를 제공하는 것이다.

본 발명이 해결하고자 하는 다른 과제는 화질의 불량 없이 안정적으로 동작하는 표시 장치를 제공하는 것이다.

본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.

상기 과제를 해결하기 위한 본 발명의 일 태양에 따른 데이터 구동 장치는 영상 데이터 신호를 이용하여 수평 동기 시작 신호를 제공하는 수평 동기 시작 신호 생성 회로 및 수평 동기 시작 신호에 응답하여 영상 데이터 신호를 샘플링하고, 로드 신호에 응답하여 샘플링된 영상 데이터 신호를 이용하여 다수의 데이터 신호를 제공하는 데이터 구동 회로를 포함하되, 수평 동기 시작 신호 생성 회로는 로드 신호에 응답하여 디스에이블된다.

상기 과제를 해결하기 위한 본 발명의 다른 태양에 따른 데이터 구동 장치는 영상 데이터 신호를 이용하여 수평 동기 시작 신호를 제공하는 수평 동기 시작 신호 생성 회로로서, 수평 동기 시작 신호 생성 회로는 영상 데이터 신호를 제공받아 순차적으로 출력하는 캐스캐이드로 연결된 다수의 플립 플랍과 다수의 플립 플랍 중 적어도 두개의 플립 플랍에서 제공되는 출력 신호를 연산하여 수평 동기 시작 신호를 제공하는 연산부를 포함하는 수평 동기 시작 신호 생성 회로, 수평 동기 시작 신호에 응답하여 영상 데이터 신호를 샘플링하고, 로드 신호에 응답하여 상기 샘플링된 영상 데이터 신호를 출력하는 시프트 레지스터, 시프트 레지스터에서 샘플링된 영상 데이터 신호를 제공받아 샘플링된 데이터 신호에 대응하는 다수의 아날로그 데이터 신호를 출력하는 디지털-아날로그 변환부 및 다수의 아날로그 데이터 신호를 제공받아, 각 아날로그 데이터 신호의 극성을 선택하여 다수의 데이터 신호를 제공하는 버퍼부를 포함하되, 수평 동기 시작 신호 생성 회로는 로드 신호에 응답하여 디스에이블된다.

상기 다른 과제를 달성하기 위한 본 발명의 일 태양에 따른 표시 장치는 다수의 게이트 라인과 데이터 라인이 교차된 영역에 정의된 다수의 화소를 포함하는 표시 패널, 데이터 제어 신호 및 영상 데이터 신호를 제공하는 타이밍 제어부 및 데이터 제어 신호 및 영상 데이터 신호에 응답하여, 다수의 데이터 라인에 데이터 신호를 제공하는 데이터 구동부로서, 데이터 구동부는 영상 데이터 신호를 이용하여 수평 동기 시작 신호를 제공하는 수평 동기 시작 신호 생성 회로와 수평 동기 시작 신호에 응답하여 영상 데이터 신호를 샘플링하고, 로드 신호에 응답하여 샘플링된 영상 데이터 신호를 이용하여 데이터 신호를 제공하는 데이터 구동 회로를 포함하되, 수평 동기 시작 신호 생성 회로는 로드 신호에 응답하여 디스에이블되는 데이터 구동부를 포함한다.

기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있 다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.

비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.

본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.

이하, 첨부된 도면들을 참조하여, 본 발명의 실시예들에 따른 액정 표시 장치에 대하여 자세히 설명한다.

도 1은 본 발명의 실시예들에 따른 액정 표시 장치를 설명하기 위한 블록도이다. 도 2는 도 1의 한 화소의 등가 회로도이다. 도 3은 도 1의 데이터 구동부를 설명하기 위한 블록도이다.

도 1을 참조하면, 본 발명의 실시예들에 따른 액정 표시 장치(10)는 표시 패널(300), 타이밍 컨트롤러(500), 클럭 생성부(600), 게이트 구동부(400). 데이터 구동부(700) 및 감마 전압 발생부(800)를 포함한다.

표시 패널(300)은 다수의 게이트 라인(G1~Gn)과 데이터 라인(D1~Dm)이 교차된 영역에 정의된 다수의 화소(PX)를 포함하며, 영상이 표시되는 표시부(DA)와 영상이 표시되지 않는 비표시부(PA)로 구분된다.

표시부(DA)는 다수의 게이트 라인(G1~Gn), 다수의 데이터 라인(D1~Dm), 스위칭 소자(미도시) 및 화소 전극(미도시)이 형성된 제1 기판(미도시)과, 컬러 필터(미도시)와 공통 전극(미도시)이 형성된 제2 기판(미도시), 제1 기판(미도시)과 제2 기판(미도시) 사이에 개재된 액정층(미도시)을 포함하여 영상을 표시한다. 게이트 라인(G1~Gn)은 대략 행 방향으로 연장되어 서로가 거의 평행하고, 데이터 라인(D1~Dm)은 대략 열 방향으로 연장되어 서로가 거의 평행하다. 그리고, 비표시부(PA)는 제1 기판(도 2의 100 참조)이 제2 기판(도 2의 200 참조)보다 더 넓게 형성되어 영상이 표시되지 않는 부분이다.

도 2를 참조하여 도 1의 한 화소(PX)에 대해 설명하면, 제1 기판(100)의 화 소 전극(PE)과 대향하도록 제2 기판(200)의 공통 전극(CE)의 일부 영역에 색필터(CF)가 형성될 수 있다. 예를 들어, i번째(i=1~n) 게이트 라인(Gi)과 j번째(j=1~m) 데이터 라인(Dj)에 연결된 화소(PX)는 신호선(Gi, Dj)에 연결된 스위칭 소자(Q)와 이에 연결된 액정 커패시터(liquid crystal capacitor, Clc) 및 유지 커패시터(storage capacitor, Cst)를 포함한다. 유지 커패시터(Cst)는 필요에 따라 생략될 수 있다. 스위칭 소자(Q)는 a-Si(amorphous - silicon)으로 이루어진 박막 트랜지스터(Thin Film Transistor, 이하 'a-Si TFT'라 함)이다.

타이밍 컨트롤러(500)는 외부의 그래픽 제어기(미도시)로부터 입력 영상 신호(R, G, B) 및 이의 표시를 제어하는 입력 제어 신호를 수신한다. 입력 제어 신호는 예컨대, 수직 동기 신호(Vsinc)와 수평 동기 신호(Hsync), 메인 클럭 신호(Mclk), 데이터 인에이블 신호(DE) 등을 포함할 수 있다. 타이밍 컨트롤러(500)는 입력 영상 신호(R, G, B)와 입력 제어 신호를 기초로 데이터 제어 신호(CONT2)를 생성하여, 데이터 제어 신호(CONT2)와 영상 데이터 신호(DAT)를 데이터 구동부(700)에 제공할 수 있다. 또한, 타이밍 컨트롤러(500)는 OE 신호(OE), 클럭 생성 제어 신호(CPV), 원시 스캔 개시 신호(STV) 등을 포함하는 게이트 제어 신호(CONT1)를 클럭 생성부(600)에 제공할 수 있다.

클럭 생성부(600)는 OE 신호(OE), 클럭 생성 제어 신호(CPV), 원시 스캔 개시 신호(STV) 등을 이용하여, 게이트 클럭 신호(CKV), 게이트 클럭바 신호(CKVB), 스캔 개시 신호(STVP)를 생성하여 게이트 구동부(400)에 제공한다. 여기서, 게이트 클럭바 신호(CKVB)는 게이트 클럭 신호(CKV)와 역위상을 가질 수 있다.

게이트 구동부(400)는 게이트 클럭 신호(CKV), 게이트 클럭바 신호(CKVB), 스캔 개시 신호(STVP) 및 게이트 오프 전압(Voff)을 제공받아, 다수의 게이트 라인(G1~Gn)에 게이트 신호를 순차적으로 제공한다.

이러한 게이트 구동부(400)는 예컨대, 도면에 도시된 바와 같이 표시 패널(300)의 비표시부(PA) 상에 형성되어 표시 패널(300)과 연결될 수 있다. 하지만, 이에 한정하는 것은 아니며 IC(Integrated Circuit)로써 테이프 캐리어 패키지(Tape Carrier Package; TCP)의 형태로 형성될 수도 있다. 또한, 도면에서는 표시 패널(300)의 일측에 게이트 구동부(400)가 배치되어 있는 것으로 도시하였으나 이에 한정하는 것은 아니며, 본 발명의 다른 실시예에 따른 표시 장치에서는 게이트 구동부가 제1 게이트 구동부 및 제2 게이트 구동부로 구성되어 표시 패널(300)의 양측에 배치될 수도 있다.

감마 전압 발생부(800)는 단위 화소의 투과율과 관련된 두 벌의 복수 감마 전압을 생성하여 데이터 구동부(700)에 제공한다. 여기서, 두 벌 중 한 벌은 정극성 데이터 전압이고, 다른 한 벌은 부극성 데이터 전압일 수 있다. 정극성 데이터 전압과 부극성 데이터 전압은 공통 전압(Vcom)에 대해 데이터 전압의 극성(이하 '공통 전압에 대한 데이터 전압의 극성'을 줄여 '데이터 전압의 극성'이라 함)이 반대인 전압일 수 있으며, 반전 구동시 교대하여 표시 패널에 각각 제공될 수 있다.

데이터 구동부(700)는 영상 데이터 신호(DAT), 데이터 제어 신호(CONT2)를 제공받아, 영상 데이터 신호(DAT)에 대응하는 데이터 신호(S1~Sm)를 각 데이터 라인(D1~Dm)에 제공하며, 수평 동기 시작 신호 생성 회로(720) 및 데이터 구동 회 로(750)를 포함한다. 여기서 데이터 제어 신호(CONT2)는 데이터 구동부(700)의 동작을 제어하는 신호로써, 샘플링된 영상 데이터 신호(DAT)를 이용하여 데이터 신호를 생성하라는 로드 신호(TP), 공통 전압(VCOM)에 대한 데이터 전압의 극성을 반전시키는 극성 신호(POL) 및 데이터 샘플링 클럭 신호(INTCLK)를 생성하는데 이용되는 데이터 클록 신호(HCLK) 등을 포함할 수 있다. 이러한 데이터 구동부(700)는 IC로써 테이프 캐리어 패키지의 형태로 표시 패널(300)과 연결될 수 있다. 하지만, 이에 한정하는 것은 아니며 본 발명의 다른 실시예에서는 표시 패널(300)의 비표시부(PA) 상에 형성될 수도 있다.

수평 동기 시작 신호 생성 회로(720)는 영상 데이터 신호(DAT)를 이용하여 수평 동기 시작 신호(RST)를 생성하고, 이를 데이터 구동 회로(750)에 제공한다. 구체적으로, 수평 동기 시작 신호 생성 회로(720)는 소정의 시간 동안 하이 레벨의 영상 데이터 신호(DAT)가 인가될 경우, 이를 감지하여 수평 동기 시작 신호(RST)를 생성하고 이를 데이터 구동 회로(750)에 제공할 수 있다.

한편, 본 발명의 실시예들에 따른 수평 동기 시작 신호 생성 회로(720)는 로드 신호(TP)에 응답하여 디스에이블된다. 즉, 본 발명의 실시예들에 따른 수평 동기 시작 신호 생성 회로(720)는 데이터 구동 회로(750)에서 샘플링된 영상 데이터 신호를 이용하여 데이터 신호(S1~Sm)를 제공하는 동안에는, 수평 동기 시작 신호(RST)를 생성하지 않는다.

이에 의해, 본 발명의 실시예들에 따른 표시 장치에서 데이터 구동부(700)는 타이밍 컨트롤러(500) 등에서 별도의 라인을 통하여 수평 동기 시작 신호를 제공받 지 않고 구동되므로, 표시 장치 내에서 신호를 전달하는 라인의 수가 줄어들 수 있다. 또한, 데이터 구동부(700) 내에서 수평 동기 시작 신호(RST)를 생성함에 있어, 데이터 제어 신호(CONT2) 등에 의해 노이즈가 발생하더라도 안정적으로 수평 동기 시작 신호(RST)를 생성하여 구동될 수 있다. 이와 같은 본 발명의 실시예들에 따른 수평 동기 시작 신호 생성 회로(720)에 대해서는 도 4 내지 도 8을 참조하여 구체적으로 후술한다.

데이터 구동 회로(750)는 수평 동기 시작 신호(RST)에 응답하여 영상 데이터 신호(DAT)를 샘플링하고, 로드 신호(TP)에 응답하여 샘플링된 영상 데이터 신호(DAT)를 이용하여 데이터 신호(S1~Sm)를 생성한다. 이러한 데이터 구동 회로(750)는 도 3에 도시된 바와 같이, 시프트 레지스터(752), 디지털-아날로그 컨버터(analog-digital converter; ADC)(754) 및 버퍼(756)를 포함할 수 있다.

시프트 레지스터(752)는 수평 동기 시작 신호(RST)에 응답하여 영상 데이터 신호(DAT)를 샘플링한다. 구체적으로, 시프트 레지스터(752)는 수평 동기 시작 신호(RST) 및 데이터 샘플링 클럭 신호(INTCLK)에 응답하여, 영상 데이터 신호(DAT)를 순차적으로 샘플링한다. 이러한 시프트 레지스터(752)의 영상 데이터 신호(DAT) 샘플링 동작은 예컨대, 수평 동기 시작 신호(RST)의 라이징 에지(rising edge)에 응답하여 개시될 수 있다.

한편, 도면에는 도시하지 않았으나 데이터 구동부(700)가 다수의 서브 데이터 구동부로 구성될 경우, 첫번째 서브 데이터 구동부에서 영상 데이터 신호를 모두 샘플링하면 첫번째 서브 데이터 구동부에서 다음 서브 데이터 구동부로 캐리 아 웃(carry out) 신호가 전송될 수 있다.

이와 같은 과정을 통해 시프트 레지스터(752)에 영상 데이터 신호(DAT)가 모두 샘플링되면, 시프트 레지스터(752)는 로드 신호(TP)에 응답하여 샘플링된 영상 데이터 신호(DAT)를 한번에 출력하여 디지털-아날로그 컨버터(754)에 제공한다. 이와 같은 시프트 레지스터(752)의 샘플링된 영상 데이터 신호(DAT)의 출력 동작은 예컨대, 로드 신호(TP)의 라이징 에지에 응답하여 수행될 수 있다.

디지털-아날로그 컨버터(754)는 시프트 레지스터(752)에서 샘플링된 영상 데이터 신호(DAT)를 제공받아, 샘플링된 영상 데이터 신호(DAT)에 대응하는 아날로그 데이터 신호를 출력한다. 구체적으로, 디지털-아날로그 컨버터(754)는 감마 전압 발생부(800)에서 제공되는 감마 전압을 이용하여, 샘플링된 영상 데이터 신호(DAT)에 대응하는 아날로그 데이터 신호를 버퍼(756)에 제공할 수 있다. 여기서, 디지털-아날로그 컨버터(754)에서 아날로그 데이터 신호를 출력하는 것은 예컨대, 로드 신호(TP)의 폴링 에지(falling edge)에 응답하여 수행될 수 있다.

버퍼(756)는 디지털-아날로그 컨버터(754)로부터 제공받은 아날로그 데이터 신호를 버퍼링하고, 이를 이용하여 데이터 신호(S1~Sm)를 제공한다. 구체적으로 버퍼(756)는 반전 신호(RVS)에 응답하여 아날로그 데이터 신호의 극성을 선택한 후, 극성이 선택된 아날로그 데이터 신호를 표시 패널(300)의 데이터 라인(D1~Dm)에 데이터 신호(S1~Sm)로 제공할 수 있다.

여기서, 아날로그 데이터 신호(S1~Sm)의 극성은 예를 들어, 한 프레임이 끝나면 다음 프레임이 시작되는 경우 각 단위 화소에 인가되는 데이터 신호의 극성이 이전 프레임에서의 극성과 반대가 되도록 반전 신호(RVS)에 의해 제어될 수 있다('프레임 반전'). 이때, 한 프레임 내에서도 반전 신호(RVS)의 특성에 따라 한 데이터 라인을 통하여 흐르는 데이터 신호의 극성이 바뀌거나('라인 반전'), 한 화소행에 인가되는 데이터 신호의 극성도 서로 다를 수 있다('도트 반전').

이하, 도 4 내지 도 6을 참고하여, 본 발명의 일 실시예에 따른 표시 장치의 수평 동기 시작 신호 생성 회로에 대하여 설명한다.

도 4는 본 발명의 일 실시예에 따른 표시 장치에서 수평 동기 시작 신호 생성 회로를 설명하는 회로도이다. 도 4에서는 설명의 편의를 위하여, 수평 동기 시작 신호 생성 회로가 8개의 플립 플랍을 포함하는 것으로 도시하였지만, 이에 한정하는 것은 아니다.

도 4를 참고하면, 본 발명의 일 실시예에 따른 표시 장치의 수평 동기 시작 신호 생성 회로(720)는 다수의 플립 플랍(FF1~FF8)과 다수의 플립 플랍(FF1~FF8) 중 적어도 두개의 플립 플랍(예, FF2~FF6)에서 제공되는 출력 신호를 연산하는 연산부(725)를 포함한다.

다수의 플립 플랍(FF1~FF8)은 캐스캐이드(cascade) 형태로 연결되어 있으며, 각 플립 플랍(FF1~FF8)은 데이터 샘플링 클럭 신호(INTCLK)에 응답하여 첫번째 플립 플랍(FF1~FF8)에 인가된 영상 데이터 신호(DAT)를 순차적으로 출력한다. 여기서, 각 플립 플랍(FF1~FF8)은 입력 단자(D), 출력 단자(Q), 클럭 단자(C) 및 리셋 단자(R)을 포함할 수 있다.

구체적으로, 첫번째 플립 플랍(FF1)의 입력 단자(D)에는 영상 데이터 신 호(DAT)가 입력되며, 첫번째 플립 플랍(FF1)을 제외한 각 플립 플랍(FF2~FF8)의 입력 단자(D)에는 이전 플립 플랍(FF1~FF7)의 출력이 입력된다. 또한, 각 플립 플랍(FF1~FF8)의 클럭 단자(C)에는 데이터 샘플링 클럭 신호(INTCLK) 또는 인버터(723)를 통과한 데이터 샘플링 클럭 신호(INTCLK)가 입력되며, 각 플립 플랍(FF1~FF8)의 리셋 단자(R)에는 로드 신호(TP)가 입력된다. 여기서, 데이터 샘플링 클럭 신호(INTCLK)를 반전시키는 인버터(723)는 본 발명의 다른 실시예에서는 필요에 따라 생략될 수도 있다. 도면에서는 각 플립 플랍(FF1~FF8)을 디플립 플랍으로 도시하였지만, 이에 한정하는 것은 아니며 본 발명의 다른 실시예에서는 다양한 형태의 플립 플랍이 사용될 수도 있다.

한편, 다수의 플립 플랍(FF1~FF8)에 제공되는 영상 데이터 신호(DAT)는 특정 색을 표시하는 화소에 인가되는 데이터 신호를 생성하는 영상 데이터 신호(DAT)일 수 있다. 예를 들어, 타이밍 컨트롤러(500)에서 각 입력 영상 신호(DAT)를 이용하여 제1 내지 제3 화소(PX_R, PX_G, PX_B)에 인가되는 데이터 신호에 대응하는 제1 내지 제3 영상 데이터 신호(DAT_R, DAT_G, DAT_B)를 데이터 구동부(700)에 제공할 경우, 수평 동기 시작 신호 생성 회로(720)는 제1 영상 데이터 신호(DAT_R)를 이용하여 수평 동기 시작 신호(RST)를 생성할 수 있다.

연산부(725)는 다수의 플립 플랍(FF1~FF8) 중 적어도 두개의 플립 플랍(예, FF2~FF6)에서 제공되는 출력 신호를 연산하여 수평 동기 시작 신호(RST)를 생성한다. 이러한 연산부(725)는 각 출력 신호의 논리곱 연산을 하여 수평 동기 시작 신호(RST)를 생성하는 논리곱 연산자일 수 있다. 즉, 연산부(725)는 소정의 시간 동 안 하이 레벨의 영상 데이터 신호(DAT)가 인가될 경우, 이를 감지하여 수평 동기 시작 신호(RST)를 생성할 수 있다.

한편, 도면에서는 5개의 플립 플랍(FF2~FF6)에서 제공되는 출력 신호가 연산부(725)에 입력되는 것으로 도시하였지만, 이에 한정하는 것은 아니며 본 발명의 다른 실시예에서는 다양한 개수의 플립 플랍(FF1~FF8)에서 제공되는 출력 신호가 입력될 수 있다.

이하 도 3 내지 도 6을 참고하여, 본 발명의 일 실시예에 따른 표시 장치의 동작에 대하여 설명하다. 도 5 및 도 6은 본 발명의 일 실시예에 따른 표시 장치에서 수평 동기 시작 신호 생성 회로의 동작을 설명하는 도면들이다.

도 3 내지 도 5를 참고하면, 데이터 구동부(700)는 수평 동기 시작 신호 생성 구간(P1)의 영상 데이터 신호(DAT)를 이용하여 수평 동기 시작 신호(RST)를 생성하며, 생성된 수평 동기 시작 신호(RST)에 응답하여 유효 영상 데이터 구간(P2)의 영상 데이터 신호(DAT)를 샘플링한다. 여기서, 유효 영상 데이터 구간(P2)은 데이터 라인(D1~Dm)에 실질적으로 인가되는 데이터 신호(S1~Sm)를 생성하는 유효한 영상 데이터 신호(DAT)를 포함하는 구간으로서, 각 데이터 라인(D1~Dm)에 인가되는 각 데이터 신호(S1~Sm)는 유효 영상 데이터 구간(P2)에서 연속되는 j비트의 영상 데이터 신호(DAT)를 이용하여 생성될 수 있다. 반면에, 수평 동기 시작 신호 생성 구간(P1)은 유효한 영상 데이터 신호(DAT)가 인가되기 전, 이러한 유효한 영상 데이터 신호(DAT)를 데이터 구동 회로(750)에서 샘플링하도록 수평 동기 시작 신호(RST)의 생성을 유도하는 k비트의 영상 데이터 신호(DAT)를 포함하는 구간일 수 있다.

한편, 수평 동기 시작 신호(RST)의 생성을 유도하는데 이용되는 영상 데이터 신호(DAT)의 비트 수(k비트)는 시간적 손실 없이 수평 동기 시작 신호(RST)가 효율적으로 생성되도록, 각 데이터 신호(S1~Sm)를 생성하는데 이용되는 영상 데이터 신호(DAT)의 비트 수(j 비트)보다 작을 수 있다. 예를 들어, 데이터 구동부(700)는 8비트의 영상 데이터 신호(DAT)를 이용하여 각 데이터 신호(S1~Sm)를 생성하고, 5비트의 영상 데이터 신호(DAT)를 이용하여 수평 동기 시작 신호(RST)를 생성할 수 있다. 하지만, 이에 한정하는 것은 아니며 본 발명의 다른 실시예에서 수평 동기 시작 신호(RST)의 생성을 유도하는데 이용되는 영상 데이터 신호(DAT)의 비트 수(k비트)는 각 데이터 신호(S1~Sm)를 생성하는데 이용되는 영상 데이터 신호(DAT)의 비트 수(j비트)와 같거나 더 클수도 있다.

데이터 구동부(700)는 수평 동기 시작 신호 생성 구간(P1)에서 소정의 시간 동안 하이 레벨의 영상 데이터 신호(DAT)가 인가될 경우, 이를 감지하여 수평 동기 시작 신호(RST)를 생성한다. 즉, 데이터 구동부(700)는 연속되는 k비트의 영상 데이터 신호(DAT)가 하이 레벨인 경우 이를 감지하여 수평 동기 시작 신호(RST)를 생성할 수 있다.

구체적으로, 수평 동기 시작 신호 생성 회로(720)의 각 플립 플랍(FF1~FF8)은 데이터 샘플링 클럭 신호(INTCLK)의 라이징 에지 및 폴링 에지에 응답하여, 첫번째 플립 플랍(FF1~FF8)에 인가된 영상 데이터 신호(DAT)를 순차적으로 출력할 수 있다. 이에 따라, 다수의 플립 플랍(FF1~FF8) 중 적어도 두개의 플립 플 랍(FF2~FF6)에서 제공되는 출력 신호가 연산부(725)에 입력된다. 그리고, 연산부(725)는 입력받은 플립 플랍(FF2~FF6)의 출력 신호를 논리곱 연산하여, 연산부(725)에 연결된 플립 플랍(FF2~FF6)의 출력이 모두 하이 레벨이 되면 연산부(725)는 데이터 구동 회로(750)에 수평 동기 시작 신호(RST)를 제공한다.

그리고, 데이터 구동부(700)이 데이터 구동 회로(750)는 수평 동기 시작 신호(RST)에 응답하여 유효 영상 데이터 구간(P2)의 영상 데이터 신호(DAT)를 샘플링한다. 구체적으로, 시프트 레지스터(752)는 수평 동기 시작 신호(RST) 및 데이터 샘플링 클럭 신호(INTCLK)에 응답하여, 영상 데이터 신호(DAT)를 순차적으로 샘플링할 수 있다. 여기서, 시프트 레지스터(752)의 영상 데이터 신호(DAT) 샘플링 동작은 예컨대, 수평 동기 시작 신호(RST)의 라이징 에지에 응답하여 개시될 수 있다.

그런데, 이와 같이 데이터 구동부(700) 내에서 영상 데이터 신호(DAT)를 이용하여 수평 동기 시작 신호(RST)를 생성할 경우, 데이터 제어 신호(CONT2) 등에 의한 노이즈에 의해 수평 동기 시작 신호 생성 회로가 불안정적으로 동작할 수 있다. 예를 들어, 도 6에 도시된 바와 같이 이전 유효 영상 데이터 구간(P2)의 마지막 몇 비트의 영상 데이터 신호(DAT)가 하이 레벨인 경우, 로드 신호(TP)가 로우 레벨에서 하이 레벨로 라이징시 발생되는 노이즈에 의해 비정상적인 수평 동기 시작 신호(N3)를 생성될 수 있다. 구체적으로, 로드 신호(TP)가 인가되고 데이터 샘플링 클럭 신호(INTCLK)가 인가되기 전의 구간(P3)에서 노이즈에 의해 비정상적인 데이터 샘플링 클럭 신호(N1) 또는 비정상적인 영상 데이터 신호(N2)가 발생하여, 비정상적인 수평 동기 시작 신호(N3)가 생성될 수 있다. 이에 의해, 원하지 않는 시점에서 데이터 구동 회로(750)의 영상 데이터 신호(DAT) 샘플링이 개시되어, 표시 장치의 화질 불량을 야기할 수 있다.

하지만, 본 발명의 일 실시예에 따른 데이터 구동부(700)의 수평 동기 시작 신호 생성 회로(720)는 로드 신호(TP)에 응답하여 디스에이블되므로, 상기와 같은 비정상적인 수평 동기 시작 신호(N3)의 생성 없이 안정적으로 동작할 수 있다. 구체적으로, 로드 신호(TP)가 각 플립 플랍(FF1~FF8)의 리셋 단자(R)에 제공되므로, 하이 레벨의 로드 신호(TP)가 제공되는 동안 각 플립 플랍(FF1~FF8)이 리셋되어 수평 동기 시작 신호 생성 회로(720)가 디스에이블될 수 있다. 따라서, 본 발명의 일 실시예에 따른 데이터 구동부(700)는 로드 신호(TP)가 인가되고 데이터 샘플링 클럭 신호(INTCLK)가 인가되기 전의 구간(P3)에서 노이즈에 의해 비정상적인 데이터 샘플링 클럭 신호(N1) 또는 비정상적인 영상 데이터 신호(N2)가 발생하더라도, 수평 동기 시작 신호 생성 회로(720)는 비정상적인 수평 동기 시작 신호(N3)가 생성되는 것을 방지하여, 표시 장치의 화질 불량이 발생하는 것을 방지할 수 있다.

이하, 도 3, 도 5 내지 도 8을 참고하여, 본 발명의 다른 실시예에 따른 표시 장치의 수평 동기 시작 신호 생성 회로에 대하여 설명한다.

도 7a는 본 발명의 다른 실시예에 따른 표시 장치에서 수평 동기 시작 신호 생성 회로를 설명하는 도면이다. 도 7b는 도 7a의 지연부를 설명하는 예시적인 회로도이다. 도 8은 본 발명의 다른 실시예에 따른 표시 장치에서 수평 동기 시작 신호 생성 회로의 동작을 설명하는 도면이다.

도 7a 내지 도 8을 참고하면, 본 발명의 다른 실시예에 따른 수평 동기 시작 신호 생성 회로(721)는 본 발명의 일 실시예에 따른 수평 동기 시작 신호 생성 회로(720)와 달리 각 플립 플랍(FF1~FF8)의 리셋 단자(R)에 로드 신호(TP) 또는 로드 신호(TP)가 지연된 신호(TP_delay)가 입력되는 차이점이 있다.

구체적으로, 본 발명의 다른 실시예에 따른 수평 동기 시작 신호 생성 회로(727)에서 각 플립 플랍(FF1~FF8)의 리셋 단자(R)에는, 로드 신호(TP) 및 지연부(727)에 의해 지연된 로드 신호(TP_delay)가 논리합 연산자(728)를 통하여 논리합 연산되어 입력된다. 여기서, 지연부(727)는 예컨대, 도 7b에 도시된 바와 같이 캐스캐이드 형태로 연결된 다수의 인버터로 구성될 수 있다. 도 7b에서는 지연부(727)가 5개의 인버터를 포함하는 것으로 도시하였지만, 이에 한정되는 것은 아니며, 로드 신호(TP)의 지연 정도에 따라 인버터의 수는 다양하게 달라질 수 있다.

이와 같은 수평 동기 시작 신호 생성 회로(721)는 하이 레벨의 로드 신호(TP)가 제공되는 구간(P4) 뿐만 아니라, 지연부(727)에 의해 지연된 구간(P5)에서도 디스에이블될 수 있다. 즉, 지연부(727)에 의해 로드 신호(TP)가 지연되어 제공되는 구간(P5)를 조절함으로써, 로드 신호(TP)가 제공되지 않더라도 수평 동기 시작 신호 생성 회로(720)를 디스에이블시킬 수 있다. 이에 의해, 본 발명의 다른 실시예에 따른 수평 동기 시작 신호 생성 회로(720)는 수평 동기 시작 신호(RST)를 보다 안정적으로 제공할 수 있으므로, 원하지 않는 시점에서 데이터 구동 회로(750)의 영상 데이터 신호(DAT) 샘플링이 개시되는 것을 방지하여 표시 장치의 화질 불량을 보다 효율적으로 방지할 수 있다.

이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

도 1은 본 발명의 실시예들에 따른 액정 표시 장치를 설명하기 위한 블록도이다.

도 2는 도 1의 한 화소의 등가 회로도이다.

도 3은 도 1의 데이터 구동부를 설명하기 위한 블록도이다.

도 4는 본 발명의 일 실시예에 따른 표시 장치에서 수평 동기 시작 신호 생성 회로를 설명하는 회로도이다.

도 5 및 도 6은 본 발명의 일 실시예에 따른 표시 장치에서 수평 동기 시작 신호 생성 회로의 동작을 설명하는 도면들이다.

도 7a는 본 발명의 다른 실시예에 따른 표시 장치에서 수평 동기 시작 신호 생성 회로를 설명하는 도면이다.

도 7b는 도 7a의 지연부를 설명하는 예시적인 회로도이다.

도 8은 본 발명의 다른 실시예에 따른 표시 장치에서 수평 동기 시작 신호 생성 회로의 동작을 설명하는 도면이다.

(도면의 주요부분에 대한 부호의 설명)

10: 액정 표시 장치 100: 제1 기판

200: 제2 기판 300: 표시 패널

400: 게이트 구동부 500: 타이밍 컨트롤러

600: 클럭 생성부 700: 데이터 구동부

720: 수평 동기 시작 신호 생성 회로

750: 데이터 구동 회로 800: 감마 전압 발생부

Claims (20)

1. 영상 데이터 신호를 이용하여 수평 동기 시작 신호를 제공하는 수평 동기 시작 신호 생성 회로; 및

   상기 수평 동기 시작 신호에 응답하여 상기 영상 데이터 신호를 샘플링하고, 로드 신호에 응답하여 상기 샘플링된 영상 데이터 신호를 이용하여 다수의 데이터 신호를 제공하는 데이터 구동 회로를 포함하되,

   상기 수평 동기 시작 신호 생성 회로는 상기 로드 신호에 응답하여 디스에이블되는 데이터 구동 장치.
2. 제 1항에 있어서,

   상기 영상 데이터 신호는 수평 동기 시작 신호 생성 구간 및 유효 영상 데이터 구간을 포함하고,

   상기 데이터 구동 회로는 상기 유효 영상 데이터 구간에서 j비트의 상기 영상 데이터 신호를 이용하여 상기 각 데이터 신호를 제공하며,

   상기 수평 동기 시작 신호 생성 회로는 상기 수평 동기 시작 신호 생성 구간에 포함된 k비트의 상기 영상 데이터 신호를 이용하여 상기 수평 동기 시작 신호를 제공하는 데이터 구동 장치.
3. 제 2항에 있어서,

   상기 수평 동기 시작 신호 생성 회로는 상기 수평 동기 시작 신호 생성 구간에 포함된 상기 k비트의 상기 영상 데이터 신호가 모두 하이 레벨인 경우, 상기 수평 동기 시작 신호를 제공하는 데이터 구동 장치.
4. 제 2항에 있어서,

   상기 k는 상기 j보다 작은 데이터 구동 장치.
5. 제 1항에 있어서, 상기 수평 동기 시작 신호 생성 회로는

   캐스캐이드(cascade)로 연결되며, 상기 영상 데이터 신호를 제공받아 순차적으로 출력하는 다수의 플립 플랍과

   상기 다수의 플립 플랍 중 적어도 두개의 플립 플랍에서 제공되는 출력 신호들을 연산하는 연산부를 포함하는 데이터 구동 장치.
6. 제 5항에 있어서,

   상기 각 플립 플랍의 리셋 단자에는 상기 로드 신호가 제공되는 데이터 구동 장치.
7. 제 6항에 있어서,

   상기 각 플립 플랍의 리셋 단자에는 상기 로드 신호 또는 상기 로드 신호가 지연된 신호가 제공되는 데이터 구동 장치.
8. 제 5항에 있어서,

   상기 연산부는 상기 다수의 플립 플랍 중 적어도 두개의 플립 플랍에서 제공되는 출력 신호들을 논리곱 연산하는 데이터 구동 장치.
9. 제 1항에 있어서, 상기 데이터 구동 회로는

   상기 수평 동기 시작 신호 및 데이터 샘플링 클럭 신호에 응답하여 상기 영상 데이터 신호를 샘플링하고, 상기 로드 신호에 응답하여 상기 샘플링된 영상 데이터 신호를 출력하는 시프트 레지스터와

   상기 시프트 레지스터에서 샘플링된 영상 데이터 신호를 제공받아, 상기 샘플링된 데이터 신호에 대응하는 다수의 아날로그 데이터 신호를 출력하는 디지털-아날로그 변환부와

   상기 다수의 아날로그 데이터 신호를 제공받아, 상기 각 아날로그 데이터 신호의 극성을 선택하여 상기 각 데이터 신호로 제공하는 버퍼부를 포함하는 데이터 구동 장치.
10. 영상 데이터 신호를 이용하여 수평 동기 시작 신호를 제공하는 수평 동기 시작 신호 생성 회로로서, 상기 수평 동기 시작 신호 생성 회로는 상기 영상 데이터 신호를 제공받아 순차적으로 출력하는 캐스캐이드로 연결된 다수의 플립 플랍과 상기 다수의 플립 플랍 중 적어도 두개의 플립 플랍에서 제공되는 출력 신호를 연산 하여 상기 수평 동기 시작 신호를 제공하는 연산부를 포함하는 수평 동기 시작 신호 생성 회로;

    상기 수평 동기 시작 신호에 응답하여 상기 영상 데이터 신호를 샘플링하고, 로드 신호에 응답하여 상기 샘플링된 영상 데이터 신호를 출력하는 시프트 레지스터;

    상기 시프트 레지스터에서 샘플링된 영상 데이터 신호를 제공받아 상기 샘플링된 데이터 신호에 대응하는 다수의 아날로그 데이터 신호를 출력하는 디지털-아날로그 변환부; 및

    상기 다수의 아날로그 데이터 신호를 제공받아, 상기 각 아날로그 데이터 신호의 극성을 선택하여 다수의 데이터 신호를 제공하는 버퍼부를 포함하되,

    상기 수평 동기 시작 신호 생성 회로는 상기 로드 신호에 응답하여 디스에이블되는 데이터 구동 장치.
11. 제 10항에 있어서,

    상기 수평 동기 시작 신호 생성 회로의 각 플립 플랍의 리셋 단자에는 상기 로드 신호가 제공되는 데이터 구동 장치.
12. 제 11항에 있어서,

    상기 수평 동기 시작 신호 생성 회로의 각 플립 플랍의 리셋 단자에는 상기 로드 신호 또는 상기 로드 신호가 지연된 신호가 제공되는 데이터 구동 장치.
13. 제 10항에 있어서,

    상기 영상 데이터 신호는 수평 동기 시작 신호 생성 구간 및 유효 영상 데이터 구간을 포함하고,

    상기 각 데이터 신호는 상기 유효 영상 데이터 구간에서 j비트의 상기 영상 데이터 신호를 이용하여 제공되며,

    상기 수평 동기 시작 신호 생성 회로는 상기 수평 동기 시작 신호 생성 구간에 포함된 k비트의 상기 영상 데이터 신호를 이용하여 상기 수평 동기 시작 신호를 제공하는 데이터 구동 장치.
14. 다수의 게이트 라인과 데이터 라인이 교차된 영역에 정의된 다수의 화소를 포함하는 표시 패널;

    데이터 제어 신호 및 영상 데이터 신호를 제공하는 타이밍 제어부; 및

    상기 데이터 제어 신호 및 영상 데이터 신호에 응답하여, 상기 다수의 데이터 라인에 데이터 신호를 제공하는 데이터 구동부로서, 상기 데이터 구동부는 상기 영상 데이터 신호를 이용하여 수평 동기 시작 신호를 제공하는 수평 동기 시작 신호 생성 회로와

    상기 수평 동기 시작 신호에 응답하여 상기 영상 데이터 신호를 샘플링하고, 로드 신호에 응답하여 상기 샘플링된 영상 데이터 신호를 이용하여 데이터 신호를 제공하는 데이터 구동 회로를 포함하되,

    상기 수평 동기 시작 신호 생성 회로는 상기 로드 신호에 응답하여 디스에이블되는 데이터 구동부를 포함하는 표시 장치.
15. 제 14항에 있어서,

    상기 수평 동기 시작 신호 생성 회로는 캐스캐이드로 연결되며, 상기 영상 데이터 신호를 제공받아 순차적으로 출력하는 다수의 플립 플랍과

    상기 다수의 플립 플랍 중 적어도 두개의 플립 플랍에서 제공되는 출력 신호을 연산하는 연산부를 포함하며,

    상기 데이터 구동 회로는

    상기 수평 동기 시작 신호 및 데이터 샘플링 클럭 신호에 응답하여 상기 영상 데이터 신호를 샘플링하고, 상기 로드 신호에 응답하여 상기 샘플링된 영상 데이터 신호를 출력하는 시프트 레지스터와

    상기 시프트 레지스터에서 샘플링된 영상 데이터 신호를 제공받아, 상기 샘플링된 데이터 신호에 대응하는 다수의 아날로그 데이터 신호를 출력하는 디지털-아날로그 변환부와

    상기 다수의 아날로그 데이터 신호를 제공받아, 상기 각 아날로그 데이터 신호의 극성을 선택하여 상기 다수의 데이터 신호로 제공하는 버퍼부를 포함하는 표시 장치.
16. 제 15항에 있어서,

    상기 각 플립 플랍의 리셋 단자에는 상기 로드 신호가 제공되는 데이터 구동 장치.
17. 제 16항에 있어서,

    상기 각 플립 플랍의 리셋 단자에는 상기 로드 신호 또는 상기 로드 신호가 지연된 신호가 제공되는 데이터 구동 장치.
18. 제 15항에 있어서,

    상기 연산부는 상기 다수의 플립 플랍 중 적어도 두개의 플립 플랍에서 제공되는 출력 신호들을 논리곱 연산하는 데이터 구동 장치
19. 제 14항에 있어서,

    상기 영상 데이터 신호는 수평 동기 시작 신호 생성 구간 및 유효 영상 데이터 구간을 포함하고,

    상기 데이터 구동 회로는 상기 유효 영상 데이터 구간에서 j비트의 상기 영상 데이터 신호를 이용하여 상기 각 데이터 신호를 제공하며,

    상기 수평 동기 시작 신호 생성 회로는 상기 수평 동기 시작 신호 생성 구간에 포함된 k비트의 상기 영상 데이터 신호를 이용하여 상기 수평 동기 시작 신호를 제공하는 데이터 구동 장치.
20. 제 19항에 있어서,

    상기 수평 동기 시작 신호 생성 회로는 상기 수평 동기 시작 신호 생성 구간에 포함된 상기 k비트의 상기 영상 데이터 신호가 모두 하이 레벨인 경우, 상기 수평 동기 시작 신호를 제공하는 데이터 구동 장치.

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