KR20100034866A - 반도체 메모리 장치 - Google Patents
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Abstract
본 발명은 센스 앰프 인에이블 신호의 인에이블 타이밍에 인에이블되고, 컬럼 선택 신호의 인에이블 구간과 동일한 인에이블 구간의 길이를 갖거나 상기 센스 앰프 인에이블 신호의 인에이블 구간과 동일한 인에이블 구간의 길이를 갖는 센스 앰프 활성화 신호를 생성하는 입출력 센스 앰프 제어부, 및 상기 센스 앰프 활성화 신호가 인에이블되면 로컬 입출력 라인의 데이터를 증폭시키는 입출력 센스 앰프를 포함한다.
컬럼 선택 신호, 입출력 센스 앰프, 로컬 데이터 라인
Description
본 발명은 반도체 집적 회로에 관한 것으로서, 특히 반도체 메모리 장치에 관한 것이다.
일반적으로 반도체 메모리 장치는 비트 라인으로부터 전달 받은 데이터를 증폭하는 비트 라인 센스 앰프와 로컬 입출력 라인으로부터 전달 받은 데이터를 증폭하는 입출력 센스 앰프를 포함한다. 이때, 비트 라인 센스 앰프에 의해 증폭된 데이터를 컬럼 선택 신호에 응답하여 로컬 입출력 라인에 전달한다. 입출력 센스 앰프에 의해 증폭된 데이터는 글로벌 입출력 라인에 전달된다.
도 1은 로컬 입출력 라인의 데이터가 글로벌 입출력 라인에 전달되는 과정을 나타낸 블록도이다.
입출력 센스 앰프(10)는 로컬 입출력 라인(LIO, LIOB)의 데이터를 증폭하여 출력 신호(OUT, OUTB)를 생성한다. 이때, 상기 입출력 센스 앰프(10)는 센스 앰프 인에이블 신호(sa_en)에 의해 활성화되며, 활성화된 상기 입출력 센스 앰프(10)는 데이터 증폭 동작을 수행한다.
드라이버(20)는 상기 출력 신호(OUT, OUTB)를 드라이빙하여 글로벌 입출력 라인(GIO)에 전달한다.
비트 라인부터 상기 로컬 입출력 라인(LIO, LIOB)을 통해 상기 글로벌 입출력 라인(GIO)까지 데이터가 전달되는 과정에서 상기 비트 라인의 데이터를 상기 로컬 입출력 라인(LIO, LIOB)에 전달하는 신호가 컬럼 선택 신호이다.
따라서, 반도체 메모리 장치는 상기 컬럼 선택 신호가 인에이블되어 상기 비트 라인의 데이터를 상기 로컬 입출력 라인(LIO, LIOB)에 전달한 이후 상기 센스 앰프 인에이블 신호(sa_en)가 인에이블되도록 구성된다. 도 2를 참조하여 더욱 자세히 설명하면 다음과 같다.
상기 센스 앰프 인에이블 신호(sa_en)는 컬럼 선택 신호(Yi)가 인에이블되고 소정시간 이후 인에이블되고, 일정한 펄스 폭을 갖는다. 또한 상기 컬럼 선택 신호(Yi)는 반도체 메모리 장치에 입력되는 클럭을 기반으로 생성되기 때문에, 상기 컬럼 선택 신호(Yi)는 상기 클럭이 높은 주파수일 경우 낮은 주파수일 때보다 그 펄스 폭이 작아진다.
a)의 경우, 반도체 메모리 장치에 리드 명령이 1번 입력된 경우이다. 상기 컬럼 선택 신호(Yi)가 인에이블되고 소정 시간 이후 상기 센스 앰프 인에이블 신호(sa_en)가 생성된다.
b)의 경우, 반도체 메모리 장치에 리드 명령이 2번 연속 입력된 경우이다. 상기 컬럼 선택 신호(Yi)가 첫번째로 인에이블되고 소정 시간이후 상기 센스 앰프 인에이블 신호(sa_en)가 첫번째로 인에이블된다. 또한 상기 컬럼 선택 신호(Yi)가 두번째로 인에이블되고 소정 시간이후 상기 센스 앰프 인에이블 신호(sa_en)가 두 번째로 인에이블된다.
c)의 경우, 반도체 메모리 장치에 입력되는 클럭의 주파수가 a)와 b) 경우보다 높아지고, 리드 명령이 2번 연속 입력되는 경우이다. 상기 컬럼 선택 신호(Yi)가 첫번째로 인에이블되고 소정 시간이후 상기 센스 앰프 인에이블 신호(sa_en)가 첫번째로 인에이블된다. 또한 상기 컬럼 선택 신호(Yi)가 두번째로 인에이블되고 소정 시간이후 상기 센스 앰프 인에이블 신호(sa_en)가 두번째로 인에이블된다. 이때, b)의 경우와 비교해보면, 상기 센스 앰프 인에이블 신호(sa_en)의 첫번째 디스에이블 타이밍과 두번째 인에이블 타이밍 사이의 마진(margin)이 줄어든 것을 알 수 있다. 상기 센스 앰프 인에이블 신호(sa_en)의 첫번째 디스에이블 타이밍과 두번째 인에이블 타이밍 사이의 마진이 줄어들면 상기 입출력 센스 앰프(10)는 두번째로 수행되어지는 데이터 증폭 동작을 정상적으로 수행할 수 없게 된다. 이러한 문제점은 컬럼 선택 신호의 인에이블 구간이 센스 앰프 인에이블 신호의 인에이블 구간보다 짧아질수록 문제점은 더 심각해진다. 즉, 이러한 구조는 반도체 메모리 장치의 동작이 고속화될수록 반도체 메모리 장치의 데이터 신뢰도를 떨어뜨린다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로, 반도체 메모리 장치가 저속 또는 고속 동작을 수행하여도 입출력 센스 앰프의 동작 마진을 확보할 수 있는 반도체 메모리 장치를 제공함에 그 목적이 있다.
본 발명의 실시예에 따른 반도체 메모리 장치는 센스 앰프 인에이블 신호의 인에이블 타이밍에 인에이블되고, 컬럼 선택 신호의 인에이블 구간과 동일한 인에이블 구간의 길이를 갖거나 상기 센스 앰프 인에이블 신호의 인에이블 구간과 동일한 인에이블 구간의 길이를 갖는 센스 앰프 활성화 신호를 생성하는 입출력 센스 앰프 제어부, 및 상기 센스 앰프 활성화 신호가 인에이블되면 로컬 입출력 라인의 데이터를 증폭시키는 입출력 센스 앰프를 포함한다.
본 발명에 따른 반도체 메모리 장치는 반도체 메모리 장치가 저속 또는 고속 동작을 수행하여도 입출력 센스 앰프의 동작 마진을 확보할 수 있어, 반도체 메모리 장치의 데이터 신뢰도를 확보할 수 있는 이점이 있다.
본 발명의 실시예에 따른 반도체 메모리 장치는 도 3에 도시된 바와 같이, 입출력 센스 앰프(10), 드라이버(20), 및 입출력 센스 앰프 제어부(100)를 포함한다.
상기 입출력 센스 앰프(10)는 센스 앰프 활성화 신호(sa_act)가 인에이블되면 로컬 입출력 라인(LIO, LIOB)의 데이터를 증폭시켜 출력 신호(OUT, OUTB)를 생성한다.
상기 드라이버(20)는 상기 출력 신호(OUT, OUTB)를 드라이빙하여 글로벌 입출력 라인(GIO)에 전달한다.
상기 입출력 센스 앰프 제어부(100)는 센스 앰프 인에이블 신호(sa_en)의 인에이블 타이밍에 인에이블되고, 컬럼 선택 신호(Yi)의 인에이블 구간과 동일한 인에이블 구간의 길이를 갖거나 상기 센스 앰프 인에이블 신호(sa_en)의 인에이블 구간과 동일한 인에이블 구간의 길이를 갖는 상기 센스 앰프 활성화 신호(sa_act)를 생성한다.
상기 입출력 센스 앰프 제어부(100)를 더욱 자세히 설명하면 다음과 같다.
상기 입출력 센스 앰프 제어부(100)는 상기 컬럼 선택 신호(Yi)의 인에이블 구간의 길이가 상기 센스 앰프 인에이블 신호(sa_en)의 인에이블 구간의 길이보다 짧을 경우 상기 컬럼 선택 신호(Yi)의 인에이블 구간의 길이와 동일한 인에이블 구간의 길이를 갖는 상기 센스 앰프 활성화 신호(sa_act)를 생성한다.
한편, 상기 입출력 센스 앰프 제어부(100)는 상기 컬럼 선택 신호(Yi)의 인에이블 구간의 길이가 상기 센스 앰프 인에이블 신호(sa_en)의 인에이블 구간의 길이보다 길 경우 상기 센스 앰프 인에이이블 신호(sa_en)의 인에이블 구간의 길이와 동일한 인에이블 구간의 길이를 갖는 상기 센스 앰프 활성화 신호(sa_act)를 생성한다.
상기 입출력 센스 앰프 제어부(100)는 도 4에 도시된 바와 같이, 지연부(delay), 낸드 게이트(ND11), 및 인버터(IV11)를 포함한다. 상기 지연부(delay)는 상기 컬럼 선택 신호(Yi)를 입력 받는다. 상기 낸드 게이트(ND11)는 상기 지연부(delay)의 출력 신호 즉, 지연 컬럼 선택 신호(Yi_d)와 상기 센스 앰프 인에이블 신호(sa_en)를 입력 받는다. 상기 인버터(IV11)는 상기 낸드 게이트(ND11)의 출력 신호를 입력 받아 상기 센스 앰프 활성화 신호(sa_act)를 생성한다.
이와 같이 구성된 본 발명의 실시예에 따른 반도체 메모리 장치의 동작을 도 5를 참조하여 설명하면 다음과 같다.
a)의 경우, 컬럼 선택 신호(Yi)의 인에이블 구간의 길이가 센스 앰프 인에이블 신호(sa_en)의 인에이블 구간의 길이보다 긴 경우이며, 리드 명령이 연속해서 2번 입력되는 경우이다.
상기 컬럼 선택 신호(Yi)가 첫번째로 인에이블되면 소정 시간이후 상기 센스 앰프 인에이블 신호(sa_en)가 일정한 인에이블 구간의 길이를 갖고 인에이블된다. 상기 컬럼 선택 신호(Yi)가 두번째로 인에이블되면 소정 시간이후 상기 센스 앰프 인에이블 신호(sa_en)가 일정한 인에이블 구간의 길이를 갖고 인에이블된다. 상기 컬럼 선택 신호(Yi)가 지연된 지연 컬럼 선택 신호(Yi_d)가 생성된다. 상기 센스 앰프 인에이블 신호(sa_en)와 상기 지연 컬럼 선택 신호(Yi_d)를 논리 곱하여 센스 앰프 활성화 신호(sa_act)가 생성됨으로, 상기 센스 앰프 인에이블 신호(sa_en)가 상기 센스 앰프 활성화 신호(sa_act)로서 출력된다.
b)의 경우, 상기 컬럼 선택 신호(Yi)의 인에이블 구간의 길이가 상기 센스 앰프 인에이블 신호의 인에이블 구간의 길이보다 짧은 경우이며, 리드 명령이 연속해서 2번 입력되는 경우이다.
상기 컬럼 선택 신호(Yi)가 첫번째로 인에이블되면 소정 시간이후 상기 센스 앰프 인에이블 신호(sa_en)가 일정한 인에이블 구간의 길이를 갖고 인에이블된다. 상기 컬럼 선택 신호(Yi)가 두번째로 인에이블되면 소정 시간이후 상기 센스 앰프 인에이블 신호(sa_en)가 일정한 인에이블 구간의 길이를 갖고 인에이블된다. 상기 컬럼 선택 신호(Yi)가 지연된 상기 지연 컬럼 선택 신호(Yi_d)가 생성된다. 상기 센스 앰프 인에이블 신호(sa_en)와 상기 지연 컬럼 선택 신호(Yi_d)를 논리 곱하여 상기 센스 앰프 활성화 신호(sa_act)가 생성됨으로, 상기 지연 컬럼 선택 신호(Yi_d)가 상기 센스 앰프 활성화 신호(sa_act)로서 출력된다.
도 2에 도시된 c)의 경우와 도 5에 도시된 b)의 경우를 살펴보면 입출력 센스 앰프를 활성화시키는 신호가 두번 연속 인에이블될 경우 첫번째 디스에이블 타이밍과 두번째 인에이블 타이밍 사이의 마진이 도 5에 도시된 b)의 경우 도2에 도시된 c)의 경우보다 많이 확보된 것을 알 수 있다. 상기 컬럼 선택 신호(Yi)는 반도체 메모리 장치에 입력되는 클럭의 주파수에 따라 그 인에이블 구간의 길이가 정해진다. 예를 들어 상기 클럭의 주파수가 높아지면 낮을 때보다 상기 컬럼 선택 신호(Yi)의 인에이블 구간의 길이는 짧아진다. 일정한 길이의 인에이블 구간을 갖는 상기 센스 앰프 인에이블 신호(sa_en)와 클럭의 주파수에 따라 인에이블 구간의 길이가 달라지는 상기 컬럼 선택 신호(Yi)를 이용한 본 발명에 따른 반도체 메모리 장치는 고속 동작과 저속 동작에서도 입출력 센스 앰프의 동작 마진을 확보할 수 있어, 반도체 메모리 장치의 데이터 신뢰도를 보장할 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 일반적인 반도체 메모리 장치에서 로컬 입출력 라인의 데이터가 글로벌 입출력 라인에 전달되는 과정을 나타낸 블록도,
도 2는 도 1의 타이밍도,
도 3은 본 발명의 실시예에 따른 반도체 메모리 장치에서 로컬 입출력 라인의 데이터가 글로벌 입출력 라인에 전달되는 과정을 나타낸 블록도,
도 4는 도 3의 입출력 센스 앰프 제어부의 상세 회로도,
도 5는 도 3의 타이밍도이다.
<도면의 주요부분에 대한 부호의 설명>
10: 입출력 센스 앰프 20: 드라이버
100: 입출력 센스 앰프 제어부
Claims (4)
- 센스 앰프 인에이블 신호의 인에이블 타이밍에 인에이블되고, 컬럼 선택 신호의 인에이블 구간과 동일한 인에이블 구간의 길이를 갖거나 상기 센스 앰프 인에이블 신호의 인에이블 구간과 동일한 인에이블 구간의 길이를 갖는 센스 앰프 활성화 신호를 생성하는 입출력 센스 앰프 제어부; 및상기 센스 앰프 활성화 신호가 인에이블되면 로컬 입출력 라인의 데이터를 증폭시키는 입출력 센스 앰프를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 1 항에 있어서,상기 입출력 센스 앰프 제어부는상기 컬럼 선택 신호의 인에이블 구간의 길이가 상기 센스 앰프 인에이블 신호의 인에이블 구간의 길이보다 짧을 경우 상기 컬럼 선택 신호의 인에이블 구간의 길이와 동일한 인에이블 구간의 길이를 갖는 상기 센스 앰프 활성화 신호를 생성하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 2 항에 있어서,상기 입출력 센스 앰프 제어부는상기 컬럼 선택 신호의 인에이블 구간의 길이가 상기 센스 앰프 인에이블 구간의 길이보다 길 경우 상기 센스 앰프 인에이블 신호의 인에이블 구간의 길이와 동일한 인에이블 구간의 길이를 갖는 상기 센스 앰프 활성화 신호를 생성하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 3 항에 있어서,상기 입출력 센스 앰프 제어부는상기 컬럼 선택 신호를 지연시키는 지연부,상기 지연부의 출력 신호와 상기 센스 앰프 인에이블 신호를 입력 받는 낸드 게이트, 및상기 낸드 게이트의 출력 신호를 입력 받아 상기 센스 앰프 활성화 신호로서 출력하는 인버터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020080094072A KR20100034866A (ko) | 2008-09-25 | 2008-09-25 | 반도체 메모리 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020080094072A KR20100034866A (ko) | 2008-09-25 | 2008-09-25 | 반도체 메모리 장치 |
Publications (1)
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|---|---|
| KR20100034866A true KR20100034866A (ko) | 2010-04-02 |
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Family Applications (1)
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| KR1020080094072A KR20100034866A (ko) | 2008-09-25 | 2008-09-25 | 반도체 메모리 장치 |
Country Status (1)
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| KR (1) | KR20100034866A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20230125437A (ko) * | 2022-02-21 | 2023-08-29 | (주)피델릭스 | 메모리 뱅크들 간의 데이터 독출 시간차를 저감하는 반도체 메모리 장치 |
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2008
- 2008-09-25 KR KR1020080094072A patent/KR20100034866A/ko not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20230125437A (ko) * | 2022-02-21 | 2023-08-29 | (주)피델릭스 | 메모리 뱅크들 간의 데이터 독출 시간차를 저감하는 반도체 메모리 장치 |
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