KR20100031342A - 디스플레이용 레벨 시프터 - Google Patents

Abstract

본 발명은 아모포스-실리콘 박막 트랜지스터(a-Si TFT; amorphous silicon thin film transistor)를 이용하여 게이트 드라이버를 구성할 때 저전압의 입력신호에도 우수한 동작 특성을 확보할 수 있는 디스플레이용 레벨 시프터에 관한 것으로, 이를 위하여 입력된 클록신호에 따라 외부로부터 공급된 저전압의 입력신호를 출력하는 제1 입력부와, 상기 클록신호와 반대 위상을 갖는 반전 클록신호에 따라 외부로부터 공급된 저전압의 기준전압을 출력하는 제2 입력부와, 상기 제1 입력부 또는 제2 입력부로부터 입력된 신호의 충/방전에 따라 출력신호의 전압을 가변시키는 저전압구동부, 및 외부로부터 입력된 상기 반전 클록신호에 따라 상기 저전압구동부에 고전압을 충전하는 스위칭부를 구비한다.

게이트 드라이버, 레벨 시프터, 아모포스, 저전압, 부트스트랩

Description

디스플레이용 레벨 시프터{LEVEL SHIFTER FOR DISPLAY DEVICE}

본 발명은 아모포스-실리콘 박막 트랜지스터(a-Si TFT; amorphous silicon Thin Film Transistor)를 이용하여 게이트 드라이버를 구성할 때 저전압의 입력에 대해서도 우수한 동작 특성을 확보할 수 있는 디스플레이용 레벨 시프터에 관한 것이다.

일반적으로 통상의 반도체 집적회로의 사용 전압은 5V 이하의 낮은 전압이지만 디스플레이에 사용이 되는 전압이나 특정 회로에서는 그 이상의 높은 전압을 사용하거나 하게 된다.

예를 들어 아모포스-실리콘 박막 트랜지스터를 사용하는 박막 트랜지스터 액정 표시 장치에서 게이트라인에 공급되는 펄스 전압은 대략 20V 이상의 높은 전압을 필요로 한다. 따라서 5V 이하의 낮은 전압이 사용되는 통상의 반도체 집적회로의 출력 전압을 바로 이러한 디스플레이나 이를 구동하기 위한 회로에 공급하면 동작이 되지 않으므로 저전압을 디스플레이나 이를 구동하기 위한 회로에 맞도록 변 환을 해야 하고, 레벨 시프터라는 회로가 바로 이러한 기능을 담당하게 된다.

레벨 시프터는 주로 단결정 실리콘 웨이퍼나 폴리-실리콘 박막트랜지스터 또는 아모포스-실리콘 박막 트랜지스터를 이용하여 구성되어 게이트 드라이버에 적용되어 왔으나, 아모포스-실리콘 박막 트랜지스터를 이용하여 레벨 시프터를 구성했을 때 a-Si 박막 트랜지스터의 문턱전압이 높아 소비전력이 커서 현실성이 다소 떨어진다.

본 발명의 목적은 대화면용 아모포스-실리콘 박막 트랜지스터(a-Si TFT; amorphous silicon thin film transistor)를 이용하여 게이트 드라이버를 구성할 때 저전압의 입력신호에 대해서도 우수한 동작 특성을 확보할 수 있는 디스플레이용 레벨 시프터를 제공하는 데 있다.

상기 목적을 달성하기 위한 본 발명의 기술적 수단은, 입력된 클록신호에 따라 외부로부터 공급된 저전압의 입력신호를 출력하는 제1 입력부; 상기 클록신호와 반대 위상을 갖는 반전 클록신호에 따라 외부로부터 공급된 저전압의 기준전압을 출력하는 제2 입력부; 상기 제1 입력부 또는 제2 입력부로부터 입력된 신호의 충/방전에 따라 출력신호의 전압을 가변시키는 저전압구동부; 외부로부터 입력된 상기 반전 클록신호에 따라 상기 저전압구동부에 고전압을 충전하는 스위칭부; 상기 저전압구동부의 충/방전 전압에 따라 개폐되어 입력신호와 반전된 위상을 갖는 고전압의 펄스를 출력하는 제1 인버터; 및 상기 제1 인버터로부터 입력된 신호에 따라 개폐되어 출력단으로 고전압의 펄스신호를 발생하는 제2 인버터;를 포함하는 것을 특징으로 한다.

구체적으로, 상기 제1 입력부는 제1 입력단과 제1 노드 사이에 전류통로가 연결되어 외부로부터 입력된 클록신호에 따라 개폐되어 외부로부터 공급된 저전압의 입력신호를 출력하는 제1 트랜지스터로 구성되어 있고, 상기 제2 입력부는 제2 입력단과 제1 노드 사이에 전류통로가 연결되어 외부로부터 입력된 클록신호에 따라 개폐되어 외부로부터 공급된 기준전압을 출력하는 제2 트랜지스터로 이루어진 것을 특징으로 한다.

상기 제1 입력부로 입력되는 입력신호는 아모포스-실리콘 박막 트랜지스터의 문턱전압보다 낮은 저전압이고, 제2 입력부로 공급되는 기준전압은 입력신호의 최대 진폭보다 낮은 것을 특징으로 한다.

상기 저전압구동부는, 제1 노드와 제2 노드 사이에 설치되어 제1 노드로 공급되는 전압을 충/방전하는 제1 커패시터로 구성되어 상기 충/방전에 따라 제1 인버터의 스위칭용 문턱전압을 기준으로 스윙되는 펄스를 발생하는 것을 특징으로 한다.

상기 스위칭부는, 상기 제1 커패시터의 일측인 제2 노드와 제3 노드 사이에 전류통로가 연결되어 상기 제2 트랜지스터에 입력되는 클록신호와 동일한 반전 클 록신호에 따라 개폐되어 제1 커패시터를 충전시키는 제3 트랜지스터로 이루어진 것을 특징으로 한다.

이상에서 설명한 바와 같이 본 발명은 아모포스-실리콘 박막 트랜지스터를 이용하여 레벨 시프터를 구성할 때 저전압의 입력신호에 대해서도 우수한 동작 특성을 확보함으로써, 소비전력을 줄일 수 있음과 아울러 게이트 드라이버의 전력 설계의 편의성을 제공할 수 있는 이점이 있다.

이하, 첨부된 도면을 참조하여 본 발명의 실시예에 대하여 보다 상세하게 설명하고자 한다.

도 1은 본 발명이 적용된 액정 디스플레이의 구성을 나타낸 개념도로서, 도 1과 같이 액정 디스플레이는 액정픽셀 어레이와, 외부로부터 낮은 전압의 신호를 입력받아 액정 패널의 구동에 필요한 높은 전압의 펄스를 생성시키는 레벨 시프터와, 상기 레벨 시프터로부터 전달받은 신호를 각 게이트라인에 순차적 또는 비순차적으로 분배할 수 있도록 하는 시프트 레지스터와, 입력된 디지털 비디오신호를 아날로그 비디오신호(픽셀 전압)로 변환하여 소스라인들에 공급하는 소스 드라이버, 및 상기 게이트 드라이버와 소스 드라이버를 제어함과 아울러 디지털 비디오신호를 클록신호에 맞춰 소스 드라이버에 공급하는 타이밍 컨트롤러를 포함하여 이루어져 있다.

상기 픽셀 어레이에는 다수의 소스라인들과 다수의 게이트라인들이 교차하고, 그 교차부마다 액정 셀을 구동하기 위한 박막 트랜지스터가 형성된다. 박막 트랜지스터는 게이트라인으로부터의 스캔신호에 응답하여 소스라인을 경유하여 공급되는 픽셀 전압을 액정 셀에 공급한다.

상기 레벨 시프터는 시프트 레지스터와 함께 액정패널의 기판상에 직접 실장될 수 있으며, 상기 레벨 시프터 등을 구성하는 박막 트랜지스터(TFT)는 아모포스-실리콘 타입이다.

현재, 모든 TFT LCD 공정은 아모포스-실리콘 타입으로 되어있기 때문에 투자비 및 공정에 들어가는 추가 비용이 없어 패널 업체에서는 아모포스-실리콘 방식을 선호하고 있다.

아모포스-실리콘 타입은 공정이 간단하고 공정 조건이 잘 잡혀져 있어 TFT 제작 단가가 폴리-실리콘 방식에 비하여 상당히 낮다. TFT-LCD는 아모포스-실리콘으로 만들기 때문에 게이트 드라이버 등의 회로들도 동일한 아모포스-실리콘 타입으로 만들어야 공정 및 단가를 줄일 수 있다.

도 1에서는 LCD 패널에 대해서 도시하였지만, 본 발명에 의한 레벨 시프터는 LCD(Liquid Crystal Display) 방식뿐만 아니라 OLED(Organic Light Emitting Display) 등의 디스플레이에도 적용이 가능함은 당연하다.

도 2는 본 발명에 의한 레벨 시프터를 나타낸 회로 블록도로서, 레벨 시프터(100)는 제1 입력부(110)와 제2 입력부(120), 저전압구동부(130), 스위칭 부(140), 제1 인버터(150) 및 제2 인버터(160)를 포함하여 이루어져 있다. 그리고 도 2에 도시된 모든 트랜지스터는 아모포스-실리콘 박막 트랜지스터이다.

상기 제1 입력부(110)는 입력된 클록신호(CLK)에 따라 개폐되어 외부로부터 공급된 저전압의 입력신호(Low Input)를 출력하는 제1 트랜지스터(T1)로 이루어져 있고, 제2 입력부(120)는 상기 클록신호(CLK)와 반대 위상을 갖는 반전 클록신호(CLKB)에 따라 개폐되어 외부로부터 공급된 기준전압(Vref)을 출력하는 제2 트랜지스터(T2)로 이루어져 있다. 상기 제1 입력부(110)와 제2 입력부(120)로 입력되는 입력신호들(Low Input, Vref)과 클록신호(CLK, CLKB)는 예컨대, 도 1의 타이밍 컨트롤러로부터 입력되는 신호이다.

상기 제1 입력부(110)의 제1 트랜지스터(T1)는 제1 입력단과 제1 노드(Nd1) 사이에 전류통로가 연결되어 외부로부터 입력된 클록신호(CLK)에 따라 개폐되어 외부로부터 공급된 저전압의 입력신호(Low Input)를 출력하도록 구성되어 있다.

상기 제2 입력부(120)의 제2 트랜지스터(T2)는 제2 입력단과 제1 노드(Nd1) 사이에 전류통로가 연결되어 외부로부터 입력된 클록신호(CLK)에 따라 개폐되어 외부로부터 공급된 저전압의 기준전압(Vref)을 출력하도록 구성되어 있다. 여기서, 상기 제1 트랜지스터(T1)와 제2 트랜지스터(T2)는 제1 노드(Nd1)에 대해 상호 병렬로 연결되어 있다.

아울러, 상기 제1 입력부(110)로 입력되는 입력신호(Low Input)는 아모포스-실리콘 박막 트랜지스터의 문턱전압보다 낮은 저전압이고, 제2 입력부(120)로 공급되는 기준전압(Vref)은 입력신호(Low Input)의 최대 진폭보다 낮은 직류전압이다. 예컨대, 제1 트랜지스터(T1)로 공급되는 입력전압(Low Input)은 0V 내지 1V의 저전압 펄스이고, 제2 트랜지스터(T2)로 공급되는 기준전압(Vref)은 DC 0.5V 정도로 입력신호(Low Input)의 최대진폭의 1/2에 해당된다.

저전압구동부(130)는 상기 제1 입력부(110) 또는 제2 입력부(120)로부터 입력된 신호의 충/방전에 따라 출력신호의 전압을 가변시키는 제1 커패시터(C1)로 이루어져 있다. 상기 제1 커패시터(C1)는 제1 노드(Nd1)와 제2 노드(Nd2) 사이에 연결되어 있어 제1 노드(Nd1)로 공급되는 전압을 충/방전함과 아울러 상기 커패시터(C1)의 충/방전에 따라 제2 노드(Nd2) 측의 전위를 가변시키게 된다.

스위칭부(140)는 외부로부터 입력된 반전 클록신호(CLKB)에 따라 개폐되어 상기 저전압구동부(130)에 고전압을 충전하는 제3 트랜지스터(T3)로 이루어져 있다. 상기 제3 트랜지스터(T3)는 제1 커패시터(C1)의 일측인 제2 노드(Nd2)와 제3 노드(Nd3) 사이에 전류통로가 연결되어 상기 제2 트랜지스터(T2)로 입력되는 클록신호와 동일한 반전 클록신호(CLKB)에 따라 개폐되어 제1 커패시터(C1)를 충전시키도록 구성되어 있다.

제1 인버터(150)는 상기 저전압구동부(130)의 충/방전 전압에 따라 개폐되어 제1 입력신호(Low Input)와 반전된 위상을 갖는 고전압의 펄스를 출력하는 복수의 트랜지스터(T4, T5, T6) 및 제2 커패시터(C2)를 포함하여 이루어져 있다. 즉, 제1 인버터(150)는 고전위(Vdd)와 제4 노드(Nd4) 사이에 전류통로가 연결되어 고전위로부터 공급되는 고전압에 따라 개폐되어 공급된 고전압을 출력하는 제4 트랜지스터(T4)와, 상기 고전위(Vdd)와 제3 노드(Nd3) 사이에 전류통로가 연결되어 제4 트 랜지스터(T4)의 소스로부터 공급된 신호에 따라 개폐되어 고전압을 출력하는 제5 트랜지스터(T5)와, 상기 제4 노드(Nd4)와 제3 노드(Nd3) 사이에 연결되어 제5 트랜지스터(T5)의 게이트를 부트스트래핑(bootstrapping)하는 제2 커패시터(C2), 및 상기 제3 노드(Nd3)와 저전위 사이에 전류통로가 연결되어 제1 커패시터(C1)의 일측인 제2 노드(Nd2)로부터 공급된 신호에 따라 개폐되어 제3 노드(Nd3)의 전압을 풀다운시키는 제6 트랜지스터(T6)로 구성되어 있다.

즉, 제1 커패시터(C1)는 제1 트랜지스터(T1)를 통해 입력된 신호에 따라 제6 트랜지스터(T6)의 문턱전압을 기준으로 스윙되는 펄스를 발생하게 되며, 제6 트랜지스터(T6)는 제1 커패시터(C1)의 가변 펄스에 따라 개폐되어 제3 노드(Nd3)의 전압을 고전위로 풀업 또는 저전위로 풀다운시키게 된다.

제2 인버터(160)는 제1 인버터(150)로부터 입력된 신호에 따라 개폐되어 출력단(Output)으로 고전압의 펄스신호를 발생하는 복수의 트랜지스터(T7, T8, T9) 및 제3 커패시터(C3)로 이루어져 있다. 상기 제2 인버터(160)는 고전위(Vdd)와 제5 노드(Nd5) 사이에 전류통로가 연결되어 고전위로부터 공급되는 고전압에 따라 개폐되어 고전압을 출력하는 제7 트랜지스터(T7)와, 상기 고전위(Vdd)와 출력단(Output) 사이에 전류통로가 연결되어 제5 노드(Nd5)로부터 공급된 신호에 따라 개폐되어 고전압을 출력단(Output)으로 출력하는 제8 트랜지스터(T8)와, 상기 제5 노드(Nd5)와 출력단 사이에 연결되어 제8 트랜지스터(T8)의 게이트를 부트스트래핑하는 제3 커패시터(C3), 및 상기 출력단과 저전위(Vss) 사이에 전류통로가 연결되어 제3 노드(Nd3)로부터 입력된 신호에 따라 개폐되어 출력단을 고전위로 풀업 또 는 저전위로 풀다운시키는 제9 트랜지스터(T9)로 구성되어 있다.

상기에서 각 트랜지스터(T1∼T9)는 아모포스-실리콘 박막 트랜지스터로서 문턱전압이 대략 3V 정도로 상당히 높다. 그리고, 아모포스-실리콘 박막 트랜지스터는 전위에 따라 어느 쪽으로도 전류가 흐르는 양방향의 특성을 갖고 있으므로 드레인과 소스에 대한 명칭은 설명의 편의상 명명한 것으로 별의미가 없다.

이와 같이 구성된 아모포스-실리콘 타입의 레벨 시프터(100)는 입력전압을 보다 높은 전압으로 변환시켜 주게 되는데, 제1 입력부(110)의 제1 트랜지스터(T1)로 아모포스-실리콘 박막 트랜지스터의 문턱전압보다 낮은 저전압이 공급되어도 높은 전압으로 용이하게 변환시킬 수 있다.

이와 같이 구성된 레벨 시프터의 전반적인 동작을 살펴보면 아래와 같다.

제1 트랜지스터(T1)는 외부로부터 입력되는 0∼10V 정도의 제1 클록신호(CLK)에 따라 개폐되어 외부로 공급되는 0∼1V 정도의 낮은 입력신호(Low Input)가 제1 노드(Nd1)를 통해 제1 커패시터(C1)에 충전되고, 제1 클록신호(CLK)와 위상이 반대인 제2 클록신호(CLKB)가 제2 트랜지스터(T2)에 입력되면 DC 0.5V 정도의 기준전압(Vref)이 제1 노드(Nd1)를 통해 제1 커패시터(C1)에 충전이 된다. 이에 따라, 제2 노드(Nd2)에서 제3 트랜지스터(T3)의 의하여 충/방전됨에 따라 제2 노드(Nd2)의 전압레벨은 제6 트랜지스터(T6)의 문턱전압을 기준으로 더 높은 전압과 더 낮은 전압으로 스윙이 된다. 따라서, 제2 노드(Nd2)에는 제6 트랜지스터(T6)의 문턱전압을 기준으로 온, 오프를 반복하는 펄스가 공급된다.

즉, 상기 입력신호(Low Input)는 도 3a와 같이 대략 1V 정도의 저전압인데 제1 클록신호(CLK)가 고레벨일 때 제1 트랜지스터(T1)를 통해 공급된다.

제2 클록신호(CLKB)가 한번 고레벨이 들어오면 제2 트랜지스터(T2)와 제3 트랜지스터(T3)는 턴온되고, 그때 입력된 기준전압(Vref)과, 제2 커패시터(C2)와 제5 및 제6 트랜지스터(T5, T6)가 만나는 제3 노드의 전압이 제1 커패시터(C1)와 연결된다. 다시 고레벨의 제1 클록신호(CLK)가 입력되고 저레벨의 제2 클록신호(CLKB)가 지속되면, 제1 커패시터(C1)로 대략 0∼1V 정도의 저전압의 입력신호가 입력되어 제2 노드(Nd2)의 전압은 도 3a와 같이 입력신호에 의해 2.6V∼3.2V 사이에서 흔들리게 된다. 제1 커패시터(C1)를 사이에 두고 전하량 보존 법칙에 의해 커플링이 일어나서 작은 입력전압에도 제1 커패시터(C1)와 제3 트랜지스터(T3)가 연결되는 제2 노드(Nd2)에는 대략 1V정도의 커플링이 일어나서 교류 파형으로 변하게 되는 것이다.

이 전압은 제6 트랜지스터(T6)의 온, 오프가 되는 전압 레벨을 스윙하면서 작은 전압으로도 제6 트랜지스터(T6)의 동작을 가능하게 한다.

이에 따라, 큰 펄스(대략 0∼4V)를 공급하여 제6 트랜지스터(T6)를 구동하는 것이나 제6 트랜지스터(T6)의 문턱전압의 온, 오프 레벨을 맞추어서 대략 1V 정도의 펄스를 가지고 구동하는 것이나 동일한 효과를 가지게 된다.

제6 트랜지스터(T6)에 공급된 입력신호로 인해 제6 트랜지스터(T6)가 턴온되면, 제4 및 제5 트랜지스터(T4, T5)의 부트스트랩 인버터 구조로 인해 입력신호의 위상이 반전되어 제3 노드(Nd3)로 출력된다. 즉, 제6 트랜지스터(T6)가 턴온되면 제3 노드(Nd3)의 전위가 저전위로 풀다운되어 제1 인버터(150)는 저전압을 출력하 게 된다. 이때 고전압(Vdd; 대략 25V)과 저전압(Vss; 대략 -7V)으로 인해 0∼1V의 입력신호는 대략 -2∼10V 정도로 증폭이 된다.

상기 증폭된 신호는 제9 트랜지스터(T9)를 온 또는 오프시키게 되는 데, 제3 노드(Nd3)가 저전위일 경우에는 제9 트랜지스터(T9)는 오프되고, 그에 따라 제2 인버터(160)의 제8 트랜지스터(T8)는 제3 커패시터(C3)의 부트스트래핑에 의해 턴온되어 출력단으로 고전압을 출력하게 된다. 예컨대, 제2 인버터(160)에서 출력단으로 출력되는 펄스는 대략 -4∼23V로 증폭되게 된다.

한편, 상기에서 제6 트랜지스터(T6)가 온되면 제3 노드(Nd3)의 전압은 저전위(Vss)로 풀다운되면서 결국 저전압으로 강하되고, 결국 제6 트랜지스터(T6)에 따라 직류 고전압(Vdd)을 펄스로 바꾸게 된다. 이때 제1 인버터(150)의 출력인 제3 노드(Nd3)의 전압은 제6 트랜지스터(T6)의 입력 펄스인 제2 노드(Nd2)에 반대되는 레벨을 갖게 된다. 제3 노드(Nd3)의 출력 펄스는 입력 펄스(Low Input)가 0∼1V이지만 도 3b와 같이 대략 -2∼5V로 증폭이 되어 나타난다.

이와 같이 증폭된 신호를 제2 인버터(160)를 거치게 되면 입력 펄스와 같은 주기의 펄스를 가지게 되면서 도 3b와 같이 대략 -4∼23V 정도의 큰 출력을 만들 수 있게 된다. 이와 같이 증폭된 파형은 디스플레이 장치에 디지털 클록신호(0∼5V)가 아닌 시프트 레지스터 및 기타 장치에 사용할 수 있다.

상기와 같이 구성된 레벨 시프터는 도 3a와 같이 제1 트랜지스터(T1)로 입력되는 입력신호가 0∼1V 정도의 저전압일 경우에도 도 3b와 같이 -4∼23V 정도로 출력하는 것이 가능하다. 이는 본 발명에 의한 레벨 시프터가 낮은 입력신호에 대해 서도 원활하게 동작하는 것을 의미한다.

상기의 본 발명의 바람직한 실시예는 예시의 목적을 위해 개시된 것이고, 본 발명에 대한 통상의 지식을 가진 당업자라면 본 발명의 기술적 사상 내에서 다양한 수정, 변경 및 부가가 가능할 것이다. 그러므로, 이러한 수정, 변경 및 부가는 후술하는 특허청구범위뿐만 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.

도 1은 본 발명이 적용된 액정 디스플레이의 구성을 나타낸 개념도이다.

도 2는 본 발명에 의한 레벨 시프터를 나타낸 회로 블록도이다.

도 3a 및 도 3b는 도 2의 회로에서 각 노드에 나타나는 신호의 파형을 각각 나타낸 도면이다.

* 도면의 주요 부분에 대한 부호의 설명

100: 레벨 시프터 110: 제1 입력부

120: 제2 입력부 130: 저전압구동부

140: 스위칭부 150: 제1 인버터

160: 제2 인버터

Claims (7)

1. 입력된 클록신호에 따라 외부로부터 공급된 저전압의 입력신호를 출력하는 제1 입력부;

   상기 클록신호와 반대 위상을 갖는 반전 클록신호에 따라 외부로부터 공급된 저전압의 기준전압을 출력하는 제2 입력부;

   상기 제1 입력부 또는 제2 입력부로부터 입력된 신호의 충/방전에 따라 출력신호의 전압을 가변시키는 저전압구동부;

   외부로부터 입력된 상기 반전 클록신호에 따라 상기 저전압구동부에 고전압을 충전하는 스위칭부;

   상기 저전압구동부의 충/방전 전압에 따라 개폐되어 입력신호와 반전된 위상을 갖는 고전압의 펄스를 출력하는 제1 인버터; 및

   상기 제1 인버터로부터 입력된 신호에 따라 개폐되어 출력단으로 고전압의 펄스신호를 발생하는 제2 인버터;를 포함하는 디스플레이용 레벨 시프터.
2. 청구항 1에 있어서,

   상기 제1 입력부는 제1 입력단과 제1 노드 사이에 전류통로가 연결되어 외부로부터 입력된 클록신호에 따라 개폐되어 외부로부터 공급된 저전압의 입력신호를 출력하는 제1 트랜지스터로 구성되어 있고,

   상기 제2 입력부는 제2 입력단과 제1 노드 사이에 전류통로가 연결되어 외부로부터 입력된 클록신호에 따라 개폐되어 외부로부터 공급된 기준전압을 출력하는 제2 트랜지스터로 이루어진 것을 특징으로 하는 디스플레이용 레벨 시프터.
3. 청구항 2에 있어서,

   상기 제1 입력부로 입력되는 입력신호는 아모포스-실리콘 박막 트랜지스터의 문턱전압보다 낮은 저전압이고, 제2 입력부로 공급되는 기준전압은 입력신호의 최대 진폭보다 낮은 DC전압인 것을 특징으로 하는 디스플레이용 레벨 시프터.
4. 청구항 2에 있어서,

   상기 저전압구동부는, 제1 노드와 제2 노드 사이에 설치되어 제1 노드로 공급되는 전압을 충/방전하는 제1 커패시터로 구성되어 상기 충/방전에 따라 제1 인버터의 스위칭용 문턱전압을 기준으로 스윙되는 펄스를 발생하는 것을 특징으로 하는 디스플레이용 레벨 시프터.
5. 청구항 4에 있어서,

   상기 스위칭부는, 상기 제1 커패시터의 일측인 제2 노드와 제3 노드 사이에 전류통로가 연결되어 상기 제2 트랜지스터에 입력되는 클록신호와 동일한 반전 클록신호에 따라 개폐되어 제1 커패시터를 충전시키는 제3 트랜지스터로 이루어진 것을 특징으로 하는 디스플레이용 레벨 시프터.
6. 청구항 5에 있어서,

   상기 제1 인버터는, 고전위와 제4 노드 사이에 전류통로가 연결되어 고전위로부터 공급되는 전원전압에 따라 개폐되어 고전압을 출력하는 제4 트랜지스터;

   상기 고전위와 제3 노드 사이에 전류통로가 연결되어 제4 트랜지스터의 소스로부터 공급된 신호에 따라 개폐되어 고전압을 출력하는 제5 트랜지스터;

   상기 제4 노드와 제3 노드 사이에 연결되어 제5 트랜지스터의 게이트를 부트스트래핑하는 제2 커패시터; 및

   상기 제3 노드와 저전위 사이에 전류통로가 연결되어 제1 커패시터의 일측인 제2 노드로부터 공급된 신호에 따라 개폐되어 제3 노드의 전압을 풀다운시키는 제6 트랜지스터;로 이루어진 것을 특징으로 하는 디스플레이용 레벨 시프터.
7. 청구항 6에 있어서,

   상기 제2 인버터는, 고전위와 제5 노드 사이에 전류통로가 연결되어 고전위로부터 공급되는 전원전압에 따라 개폐되어 고전압을 출력하는 제7 트랜지스터;

   상기 고전위와 출력단 사이에 전류통로가 연결되어 제5 노드로부터 공급된 신호에 따라 개폐되어 고전압을 출력단으로 출력하는 제8 트랜지스터;

   상기 제5 노드와 출력단 사이에 연결되어 제8 트랜지스터의 게이트를 부트스트래핑하는 제3 커패시터; 및

   상기 출력단과 저전위 사이에 전류통로가 연결되어 제3 노드로부터 입력된 신호에 따라 개폐되어 출력단을 고전위로 풀업 또는 저전위로 풀다운시키는 제9 트랜지스터;로 이루어진 것을 특징으로 하는 디스플레이용 레벨 시프터.

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