KR20100031081A - Si 함유막의 성막 방법, 절연막, 및 반도체 디바이스 - Google Patents

Si 함유막의 성막 방법, 절연막, 및 반도체 디바이스 Download PDF

Info

Publication number
KR20100031081A
KR20100031081A KR1020090085215A KR20090085215A KR20100031081A KR 20100031081 A KR20100031081 A KR 20100031081A KR 1020090085215 A KR1020090085215 A KR 1020090085215A KR 20090085215 A KR20090085215 A KR 20090085215A KR 20100031081 A KR20100031081 A KR 20100031081A
Authority
KR
South Korea
Prior art keywords
film
carbon atoms
bis
silane compound
silicon
Prior art date
Application number
KR1020090085215A
Other languages
English (en)
Inventor
요시따까 하마다
Original Assignee
신에쓰 가가꾸 고교 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 신에쓰 가가꾸 고교 가부시끼가이샤 filed Critical 신에쓰 가가꾸 고교 가부시끼가이샤
Publication of KR20100031081A publication Critical patent/KR20100031081A/ko

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02612Formation types
    • H01L21/02617Deposition types
    • H01L21/0262Reduction or decomposition of gaseous compounds, e.g. CVD
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314Inorganic layers
    • H01L21/316Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/31604Deposition from a gas or vapour
    • H01L21/31633Deposition of carbon doped silicon oxide, e.g. SiOC
    • CCHEMISTRY; METALLURGY
    • C23COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23CCOATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/40Oxides
    • C23C16/401Oxides containing silicon
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H01L21/02208Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
    • H01L21/02211Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound being a silane, e.g. disilane, methylsilane or chlorosilane
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H01L21/02208Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
    • H01L21/02214Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound comprising silicon and oxygen
    • H01L21/02216Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound comprising silicon and oxygen the compound being a molecule comprising at least one silicon-oxygen bond and the compound having hydrogen or an organic group attached to the silicon or oxygen, e.g. a siloxane
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02225Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02296Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02345Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to radiation, e.g. visible light
    • H01L21/02348Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to radiation, e.g. visible light treatment by exposure to UV light
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/312Organic layers, e.g. photoresist
    • H01L21/3121Layers comprising organo-silicon compounds
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B05SPRAYING OR ATOMISING IN GENERAL; APPLYING FLUENT MATERIALS TO SURFACES, IN GENERAL
    • B05DPROCESSES FOR APPLYING FLUENT MATERIALS TO SURFACES, IN GENERAL
    • B05D1/00Processes for applying liquids or other fluent materials
    • B05D1/62Plasma-deposition of organic layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Materials Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Spectroscopy & Molecular Physics (AREA)
  • Plasma & Fusion (AREA)
  • Chemical Vapour Deposition (AREA)
  • Formation Of Insulating Films (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Silicon Polymers (AREA)

Abstract

본 발명은 플라즈마 CVD법에 의한 Si 함유막의 성막 방법에 있어서, 성막 원료로서 이용하는 실란 화합물로서, 반응성기로서 수소 원자 또는 알콕시기를 가짐과 동시에, 분자 중에는 2개 이상의 규소 원자를 함유하고, 2개 이상의 규소 원자는 포화 탄화수소기를 통해 결합되며, 알콕시기에 포함되는 탄소 원자를 제외한 탄소 원자수 [C]와 Si 원자수 [Si]의 비 [C]/[Si]가 3 이상이고, 모든 규소 원자는 2 이상의 탄소 원자와 직접 결합을 갖는 실란 화합물을 이용하는 플라즈마 CVD법에 의한 Si 함유막의 성막 방법에 관한 것이다.
본 발명에 따르면, 유효한 성막 속도가 얻어짐과 동시에, 막의 소수성의 확보와, 규소 원자의 구핵 반응에 대한 반응성의 억제를 동시에 달성할 수 있고, 막의 화학적 안정성을 확보할 수 있다.
Si 함유막의 성막 방법, 플라즈마 CVD법, 실란 화합물

Description

Si 함유막의 성막 방법, 절연막, 및 반도체 디바이스 {METHOD FOR DEPOSITING Si-CONTAINING FILM, INSULATOR FILM, AND SEMICONDUCTOR DEVICE}
본 발명은 특히 로직 ULSI에서의 다층 배선 기술에 있어서 이용되는 저유전율층간 절연막 재료로서 유용하고, CVD법에 의해서 성막되는 Si 함유막의 성막 방법, 이 방법에 의해 얻어진 절연막, 및 반도체 디바이스에 관한 것이다.
전자 산업의 집적 회로 분야의 제조 기술에 있어서, 고집적화이면서 고속화의 요구가 높아지고 있다. 실리콘 ULSI, 특히 로직 ULSI에서는 MOSFET의 미세화에 의한 성능보다도, 이들을 연결하는 배선의 성능이 과제로 되어 있다. 즉, 다층 배선화에 따른 배선 지연의 문제를 해결하기 위해서 배선 저항의 감소와 배선간 및 층간 용량의 감소가 요구되고 있다.
이 점에서, 현재 집적 회로의 대부분에 사용되고 있는 알루미늄 배선 대신에, 보다 전기 저항이 낮고, 마이그레이션 내성이 있는 구리 배선의 도입이 필수가 되어 있고, 스퍼터링법에 의한 시드 형성 후, 구리 도금을 행하는 공정이 실용화되어 있다.
배선간 및 층간 용량의 감소를 달성하기 위한 저유전율 층간 절연막 재료로 서는 여러가지의 제안이 있다. 종래, 무기계에서는 이산화규소(SiO2), 질화규소, 인규산 유리, 유기계에서는 폴리이미드가 이용되어 왔지만, 최근에는 보다 균일한 층간 절연막을 얻을 목적으로 미리 테트라에톡시실란 단량체를 가수분해, 즉 중축합시켜 SiO2를 얻어, 스핀 온 글라스(Spin on Glass; 무기 SOG)라고 부르는 도포재로서 이용되는 제안이나, 유기 알콕시실란 단량체를 중축합시켜 얻은 폴리실록산을 유기 SOG로서 이용하는 제안이 있다.
또한, 절연막 형성 방법으로서는 큰 분류로서, 절연막 중합체 용액을 스핀 코팅법 등으로 도포, 성막을 행하는 도포형의 것과, 화학 기상 성장(CVD)법, 특히 플라즈마속에서 원료를 여기, 반응시켜 성막하는 플라즈마 화학 기상 성장법(Plasma Enhanced Chemical Vapor Deposition: 이하, 플라즈마 CVD 또는 PECVD라고 함)의 두가지 방법이 제안되어 있다.
플라즈마 CVD법의 제안으로서는, 예를 들면 특허 문헌 1(일본 특허 공개 제2002-110670호 공보)에 있어서, 트리메틸실란과 산소로부터 플라즈마 CVD법에 의해, 산화트리메틸실란 박막을 형성하는 방법이, 또한 특허 문헌 2(일본 특허 공개 (평)11-288931호 공보)에서는 메틸, 에틸, n-프로필 등의 직쇄상 알킬, 비닐페닐 등의 알케닐 및 아릴기를 갖는 알콕시실란으로부터 플라즈마 CVD법에 의해, 산화알킬실란 박막을 형성하는 방법이 제안되어 있다.
또한, 더욱 낮은 유전율을 얻기 위한 새로운 플라즈마 CVD에 의한 Si 함유막의 형성 방법으로서, 측쇄에 라디칼 중합성 유기기를 갖는 실란 화합물을 사용하 고, CVD 조건하에서 중합성 유기기를 중합시켜 Si 함유막을 형성하는 방법(특허 문헌 4: 국제 공개 제2005/53009호 공보)이나, 규소 원자 사이가 탄화수소기로 연결된 실란류를 원료로서 이용하는 방법(특허 문헌 5: 미국 특허 출원 공개 제2005/0194619호 명세서)이 제안되어 있다.
[특허 문헌 1] 일본 특허 공개 제2002-110670호 공보
[특허 문헌 2] 일본 특허 공개 (평)11-288931호 공보
[특허 문헌 3] 일본 특허 공개 제2000-302791호 공보
[특허 문헌 4] 국제 공개 제2005/53009호 공보
[특허 문헌 5] 미국 특허 출원 공개 제2005/0194619호 명세서
그러나, 보다 낮은 유전율이 얻어지도록 공극률(空孔率)이 높게 설계된 막으로서는 에칭 공정이나 세정 공정에서의 공정 손상이 문제로 되어 있다.
예를 들면, 특허 문헌 4에서 제안된 재료는 유기 측쇄를 잘 보존한 낮은 유전율을 갖는 막이 얻어지지만, 막중에 잔존하는 불포화 결합이 후속 공정에서의 공정 손상에 의해서 막의 물성이 불안정화된다고 하는 문제가 있다.
또한, 공극률이 높은 재료로서는 특히 알칼리성의 물에 의한 처리에서 손상을 일으키기 쉽고, 이 손상은 절연막 표면의 친수화로부터 확대되어, Si-O 결합을 갖는 Si로의 구핵 공격에 의해서 막이 갖는 유전율이 상승되어 버리는 것으로 생각되고 있다.
본 발명은 상기 사정에 감안하여 이루어진 것으로, 종래 CVD법에 의한 산화규소계막의 성막에 이용되지 않았던 Si 함유막 형성 재료를 이용함으로써, 신규 Si 함유막의 성막 방법, 및 이 성막 방법에 의해서 얻어진 Si 함유막으로 이루어지는 절연막 및 이 절연막을 이용하는 반도체 디바이스를 제공하는 것을 목적으로 한다.
본 발명자는 상기 목적을 달성하기 위해서 예의 검토를 행한 결과, 규소 원자에 결합하는 반응성기(알콕시기)에 포함되는 탄소 원자를 제외한 탄소 원자수 [C]와 Si 원자수 [Si]의 비 [C]/[Si]가 3 이상이고, 2개 이상의 규소 원자를 함유함과 동시에, 모든 규소 원자는 2 이상의 탄소 원자와 직접 결합을 갖는 실란 화합물을 플라즈마 CVD법의 원료로서 이용함으로써, 유효한 성막 속도를 갖고, 종래의 막보다도 소수성이 향상됨과 동시에 화학적 안정성이 향상된 Si 함유막이 용이하게 얻어지는 것을 발견하여, 본 발명을 완성하기에 이르렀다.
즉, 본 발명은 플라즈마 CVD법에 의한 Si 함유막의 성막 방법에 있어서, 성막 원료로서 이용하는 실란 화합물로서, 반응성기로서 수소 원자 또는 알콕시기를 가짐과 동시에, 분자 중에는 2개 이상의 규소 원자를 함유하고, 2개 이상의 규소 원자는 환상 구조를 포함할 수도 있는 직쇄상, 분지상 또는 환상의 포화 탄화수소기를 통해 결합되며, 알콕시기에 포함되는 탄소 원자를 제외한 탄소 원자수 [C]와 Si 원자수 [Si]의 비 [C]/[Si]가 3 이상이고, 모든 규소 원자는 2 이상의 탄소 원자와 직접 결합을 갖는 실란 화합물을 이용하는 것을 특징으로 하는 플라즈마 CVD법에 의한 Si 함유막의 성막 방법이다(청구항 1).
이러한 실란 화합물을 이용하여 플라즈마 CVD법에 의해서 산화규소막을 성막하면, 막의 성장 속도를 떨어뜨리는 것 없이, 소수성이 높은, 후속 공정의 공정에 대해서도 안정된 산화규소막을 얻을 수 있다.
상기 실란 화합물이 1 분자 중에 포함하는 탄소 원자의 수는 20 이하인 것이 바람직하다(청구항 2).
기준으로서 탄소수가 20 이하의 것을 선택함으로써, CVD 공정시에 유효한 증기압을 얻을 수 있다.
상기 실란 화합물의 바람직한 일양태로서, 하기 화학식 1로 표시되는 실란 화합물을 들 수 있다(청구항 3).
Figure 112009055667215-PAT00001
(단, R은 각각 독립적으로 탄소수 1 내지 6의 알킬기, X는 각각 독립적으로 수소 원자 또는 탄소수 1 내지 4의 알콕시기를 나타내고, Y는 환상 구조를 포함할 수도 있는 탄소수 2 내지 10의 직쇄상, 분지상 또는 환상의 (q+1)가의 포화 탄화수소기를 나타내고, Z는 환상 구조를 포함할 수도 있는 탄소수 2 내지 10의 직쇄상, 분지상 또는 환상의 2가의 포화 탄화수소기를 나타내고, m은 각각 독립적으로 1 또는 2, n은 각각 독립적으로 1 또는 2, p는 0 내지 2의 정수, q는 1 내지 3의 정수를 나타내되, 단 분자 전체가 포함하는 탄소수는 20을 초과하지 않고, R, Y, Z에 포함되는 탄소수와 전체 규소 원자수의 비는 3 이상임)
또한, 더욱 구체적인 양태로서, 하기 화학식 2로 표시되는 실란 화합물을 들 수 있다(청구항 4).
Figure 112009055667215-PAT00002
(단, R, X, m의 정의는 화학식 1에서 한 정의와 동일하고, k는 2 내지 6의 정수임과 동시에, R과 규소 사이의 메틸렌쇄에 포함되는 전체 탄소수와 분자에 포함되는 전체 규소수의 비는 3 이상이며, 전체 탄소수는 20 이하임)
또한, 본 발명은 상술한 Si 함유막의 성막 방법을 이용하여 성막함으로써 얻어진 것을 특징으로 하는 절연막이다(청구항 5).
본 발명의 성막 방법에 의해 얻어지는 절연막은 화학적 안정성이 높고, 특히 알칼리성의 세정액 등에 대한 내성을 나타낸다.
또한, 본 발명은 상기한 절연막을 갖는 반도체 디바이스이다(청구항 6).
상기한 절연막을 갖는 반도체 디바이스는 제조 공정에서 절연막이 물성 변화를 일으키기 어렵기 때문에, 신뢰성이 높은 반도체 디바이스가 된다.
본 발명에 따르면, 종래의 CVD법을 크게 변경하는 것 없이, 유효한 성막 속도가 얻어짐과 동시에, 막의 소수성의 확보와, 규소 원자의 구핵 반응에 대한 반응성의 억제를 동시에 달성할 수 있고, 막의 화학적 안정성을 확보할 수 있다.
또한, 본 발명의 성막 방법을 다층 배선 절연막의 성장 방법으로서 이용함으 로써, 배선 신호 지연이 적은 반도체 집적 회로를 안정적으로 제조할 수 있다.
이하, 본 발명의 상세에 대해서 설명한다.
본 발명의 Si 함유막 형성 방법에 이용하는 성막 재료인 실란 화합물은 반응성기로서 수소 원자 또는 알콕시기를 가짐과 동시에, 분자 중에는 2개 이상의 규소 원자를 함유하고, 2개 이상의 규소 원자는 환상 구조를 포함할 수도 있는 직쇄상, 분지상 또는 환상의 포화 탄화수소기를 통해 결합되며, 알콕시기에 포함되는 탄소 원자를 제외한 탄소 원자수 [C]와 Si 원자수 [Si]의 비 [C]/[Si]가 3 이상이고, 모든 규소 원자는 2 이상의 탄소 원자와 직접 결합을 갖는 실란 화합물이다.
상술한 바와 같이, 이미 여러가지 재료를 이용한 CVD법에 의한 Si 함유막의 성막 방법이 제안되어 있지만, 이들의 대부분은 규소 원자 사이를 산소를 통해 결합하도록 디자인된 것이다. 이것은 규소-산소 사이의 결합 에너지가 비교적 큰 점에서, CVD 공정에서 안정되고 유효한 성막 속도가 얻어지기 쉽다고 생각된다.
이것에 대하여, 특허 문헌 5는 보다 낮은 유전율을 얻기 위해서 복수의 규소 원자 사이를 탄화수소기로 연결한 화합물을 이용하는 것을 제안하고 있지만, 본 발명자는 이러한 규소 사이에 탄화수소기에 의한 결합을 갖는 골격은 화학적 안정성의 확보에도 이용 가능하다고 생각했다. 즉, 막의 3차원 구조를 형성하기 위해서 막중의 주된 규소 원자는 3 또는 4개 결합을 가질 필요가 있고, 상술한 바와 같이, 일반적으로는 이것은 산소 원자에 의한 결합이다. 그러나, 규소 원자에 결합하는 산소 원자는 분극 작용에 의해서 규소 원자의 구핵 반응에 대한 반응성을 높여 버 린다. 따라서, 만약 산소 원자에 의한 결합을 탄화수소기에 의한 결합으로 대체하여 주면, 규소 원자의 구핵 물질에 대한 반응성을 억제할 수 있는 것이 된다. 즉, 성막 원료로서 사용하는 실란 화합물에, 분자 중에는 2개 이상의 규소 원자를 함유하고, 2개 이상의 규소 원자는 환상 구조를 포함할 수도 있는 직쇄상, 분지상 또는 환상의 포화 탄화수소기에 의해 가교된 구조를 갖게 함으로써, 규소 원자가 갖는 산소와의 결합수가 2인 경우에도 3차원 구조를 형성시킬 수 있다. 또한, 결합하는 산소 원자수가 감소함으로써, 규소 원자의 분극률을 감소시켜, 구핵 반응에 대한 반응성을 억제할 수 있다.
한편, 화학적 안정성을 확보하기 위해서는 벌크로서의 소수성의 설계도 중요하다. 벌크로서의 소수성을 향상시킴으로써, 알칼리성 수용액과의 계면에서의 반응성이 낮아질 뿐만 아니라, 공극을 통한 침투에 의한 막질 변화를 방지할 수 있다. 이 벌크의 소수성을 확보하기 위해서는 규소 원자가 갖는 측쇄 및 결합 치환기로서 포화 탄화수소기를 선택하는 것이 유리하다. 또한, 포화 탄화수소기를 선택함으로써, 탄소와 규소의 비로, 벌크의 대부분의 소수성에 관한 물성을 추정할 수가 있게 된다.
본 발명의 목적인 수용액 처리에 대한 내성을 확보하기 위해서 필요한 소수성은 원료로서 이용하는 실란 화합물을 알콕시기에 포함되는 탄소 원자를 제외한 탄소 원자수 [C]와 Si 원자수 [Si]의 비 [C]/[Si]가 3 이상의 것으로부터 선택한다는 것을 기준으로 할 수 있고, 4 이상이면 보다 확실하게 소수성을 확보할 수 있다.
또한, 플라즈마 CVD 반응에 사용하는 재료로서는 일정 이상의 증기압이 있는 것이 필요하고, 상술한 실란 화합물이 갖는 탄소수가 20 이하의 것이면, 일반적으로 적용 가능하다.
또한, 플라즈마 CVD 반응 중, 규소 원자에 결합하는 포화 탄화수소 치환기는 잘 보존되는 것이 바람직하고, 규소 원자와 직접 결합하는 탄소 원자는 라디칼을 발생하기 쉬운 분지 구조를 갖지 않는 것이 바람직하다.
본 발명의 플라즈마 CVD법에 의한 성막 방법에 사용하는 실란 화합물로서는 하기 화학식 1로 표시되는 실란 화합물을 들 수 있다.
<화학식 1>
Figure 112009055667215-PAT00003
(단, R은 각각 독립적으로 탄소수 1 내지 6의 알킬기, X는 각각 독립적으로 수소 원자 또는 탄소수 1 내지 4의 알콕시기를 나타내고, Y는 환상 구조를 포함할 수도 있는 탄소수 2 내지 10의 직쇄상, 분지상 또는 환상의 (q+1)가의 포화 탄화수소기를 나타내고, Z는 환상 구조를 포함할 수도 있는 탄소수 2 내지 10의 직쇄상, 분지상 또는 환상의 2가의 포화 탄화수소기를 나타내고, m은 각각 독립적으로 1 또는 2, n은 각각 독립적으로 1 또는 2, p는 0 내지 2의 정수, q는 1 내지 3의 정수를 나타내되, 단 분자 전체가 포함하는 탄소수는 20을 초과하지 않고, R, Y, Z에 포함되는 탄소수와 전체 규소 원자수의 비는 3 이상임)
상기 화학식 1 중, m 및 n이 1 이상임으로써, 화학식 1에 있어서의 각 규소 원자에 결합하는 산소 원자수는 최고라도 2가 되어 구핵 반응성이 억제된다. 또한, 반응성기 X는 알콕시기 또는 수소이지만, 이들은 모두 플라즈마 CVD법에 의한 막중에서는 산소 원자에 의한 가교가 되는 부분이다. 또한, 분자 전체로서는 R, Y, Z에 포함되는 탄소수와 전체 규소 원자수의 비는 3 이상이 되도록 설계된다.
상술한 바와 같이, R과 Y 및 Z에 포함되는 규소 원자와 직접 결합하는 탄소 원자는 분지를 갖지 않는 것이 바람직하고, R, Y 및 Z가 탄소수 2 이상의 치환기인 경우에는 규소 원자와 직접 결합하는 탄소 원자는 -CH2-의 구조로서 규소 원자와 결합하고 있는 것이 바람직하다.
R의 바람직한 구체예로서는 메틸, 에틸, 프로필, 부틸, 펜틸, 헥실을 들 수 있고, 부틸 이하는 직쇄뿐만 아니라, 분지를 갖는 이성체일 수도 있지만, 규소와 직접 결합하는 부분은 메틸렌(-CH2-)의 구조인 것이 바람직하다. 또한, 모든 R이 에틸 또는 그 이상 탄소 원자를 포함하는 치환기를 선택한 경우에는 Y 및 Z의 구조에 의존하지 않고, 반응성 치환기의 탄소 원자를 제외한 탄소 원자수 [C]와 Si 원자수 [Si]의 비 [C]/[Si]를 3 이상으로 할 수 있고, 동일하게 프로필 이상의 것을 선택하면 4 이상으로 할 수 있다.
Y 및 Z의 바람직한 구체예로서는 디메틸렌, 트리메틸렌, 테트라메틸렌, 펜타메틸렌, 헥사메틸렌, 헵타메틸렌, 옥타메틸렌을 들 수 있고, 트리메틸렌 이하의 것은 전체로서 탄소수가 10 이하이면, 탄소상에 알킬 치환기를 가질 수도 있지만, 규소와 직접 결합하는 부분은 메틸렌(-CH2-)의 구조인 것이 바람직하다. 또한, 디에 틸렌시클로헥산이나 디에틸렌시클로펜탄과 같은 중간에 환상 포화 탄화수소 골격을 갖는 치환기도 바람직한 치환기이다.
상기 화학식 1로 표시되는 실란 화합물의 보다 바람직한 구체적인 구조로서, 하기 화학식 2로 표시되는 실란 화합물을 들 수 있다.
<화학식 2>
Figure 112009055667215-PAT00004
(단, R, X, m의 정의는 화학식 1에서 한 정의와 동일하고, k는 2 내지 6의 정수임과 동시에, R과 규소 사이의 메틸렌쇄에 포함되는 전체 탄소수와 분자에 포함되는 전체 규소수의 비는 3 이상이며, 전체 탄소수는 20 이하임)
상기 화학식 2로 표시되는 실란 화합물의 바람직한 구체예로서는 1,2-비스(에틸디메톡시실릴)에탄, 1,2-비스(프로필디메톡시실릴)에탄, 1,2-비스(부틸디메톡시실릴)에탄, 1,2-비스(펜틸디메톡시실릴)에탄, 1,2-비스(헥실디메톡시실릴)에탄, 1,2-비스(디메틸메톡시실릴)에탄, 1,2-비스(디에틸메톡시실릴)에탄, 1,2-비스(디프로필메톡시실릴)에탄, 1,2-비스(디부틸메톡시실릴)에탄, 1,2-비스(에틸디에톡시실릴)에탄, 1,2-비스(프로필디에톡시실릴)에탄, 1,2-비스(부틸디에톡시실릴)에탄, 1,3-비스(에틸디메톡시실릴)프로판, 1,3-비스(프로필디메톡시실릴)프로판, 1,3-비스(부틸디메톡시실릴)프로판, 1,3-비스(펜틸디메톡시실릴)프로판, 1,3-비스(헥실디메톡시실릴)프로판, 1,3-비스(디메틸메톡시실릴)프로판, 1,3-비스(디에틸메톡시실릴)프로판, 1,3-비스(디프로필메톡시실릴)프로판, 1,3-비스(에틸디에톡시실릴)프로판, 1,3-비스(프로필디에톡시실릴)프로판, 1,3-비스(부틸디에톡시실릴)프로판, 1,4-비스(메틸디메톡시실릴)부탄, 1,4-비스(에틸디메톡시실릴)부탄, 1,4-비스(프로필디메톡시실릴)부탄, 1,4-비스(부틸디메톡시실릴)부탄, 1,4-비스(펜틸디메톡시실릴)부탄, 1,4-비스(헥실디메톡시실릴)부탄, 1,4-비스(디메틸메톡시실릴)부탄, 1,4-비스(디에틸메톡시실릴)부탄, 1,4-비스(디프로필메톡시실릴)부탄, 1,4-비스(메틸디에톡시실릴)부탄, 1,4-비스(에틸디에톡시실릴)부탄, 1,4-비스(프로필디에톡시실릴)부탄, 1,4-비스(부틸디에톡시실릴)부탄, 1,5-비스(메틸디메톡시실릴)펜탄, 1,5-비스(에틸디메톡시실릴)펜탄, 1,5-비스(프로필디메톡시실릴)펜탄, 1,5-비스(부틸디메톡시실릴)펜탄, 1,5-비스(펜틸디메톡시실릴)펜탄, 1,5-비스(디메틸메톡시실릴)펜탄, 1,5-비스(디에틸메톡시실릴)펜탄, 1,5-비스(디프로필메톡시실릴)펜탄, 1,5-비스(메틸디에톡시실릴)펜탄, 1,5-비스(에틸디에톡시실릴)펜탄, 1,5-비스(프로필디에톡시실릴)펜탄, 1,6-비스(메틸디메톡시실릴)헥산, 1,6-비스(에틸디메톡시실릴)헥산, 1,6-비스(프로필디메톡시실릴)헥산, 1,6-비스(부틸디메톡시실릴)헥산, 1,6-비스(펜틸디메톡시실릴)헥산, 1,6-비스(헥실디메톡시실릴)헥산, 1,6-비스(디메틸메톡시실릴)헥산, 1,6-비스(디에틸메톡시실릴)헥산, 1,6-비스(디프로필메톡시실릴)헥산, 1,6-비스(메틸디에톡시실릴)헥산, 1,6-비스(에틸디에톡시실릴)헥산, 1,6-비스(프로필디에톡시실릴)헥산, 1,7-비스(메틸디메톡시실릴)헵탄, 1,7-비스(에틸디메톡시실릴)헵탄, 1,7-비스(프로필디메톡시실릴)헵탄, 1,7-비스(부틸디메톡시실릴)헵탄, 1,7-비스(펜틸디메톡시실릴)헵탄, 1,7-비스(디메틸메톡시실릴)헵탄, 1,7-비스(디에틸메톡시실릴)헵탄, 1,7-비스(메틸디에톡시실릴)헵탄, 1,7-비스(에틸디에톡시실릴)헵탄, 1,8-비스(메틸디메톡시실릴)옥탄, 1,8-비스(에틸디메톡시실릴)옥탄, 1,8-비스(프로필디메톡시실릴)옥탄, 1,8-비스(부틸디메톡시실릴)옥탄, 1,8-비스(펜틸디메톡시실릴)옥탄, 1,8-비스(디메틸메톡시실릴)옥탄, 1,8-비스(디에틸메톡시실릴)옥탄, 1,8-비스(메틸디에톡시실릴)옥탄, 1,8-비스(에틸디에톡시실릴)옥탄을 들 수 있다.
본 발명에 있어서는 상술한 실란 화합물을 원료로서, CVD 반응 장치내에 가스로서 도입하여, CVD법, 특히 플라즈마 여기 화학 기상 성장법에 의해 Si 함유막을 형성한다. 이 때, 유기기가 잘 보존되고, 반응성기인 알콕시기 또는 수소 원자만이 활성화되도록 약간 낮은 에너지 영역을 선택하는 것이 바람직하다. 300 mm 웨이퍼를 이용한 평행 평판형의 플라즈마 CVD 장치를 이용한 경우의 전극 사이에 인가하는 고주파 전력, 즉 RF Power(플라즈마 여기 전력)는 300 W 이하, 바람직하게는 200 W 이하, 보다 바람직하게는 100 W 이하에서 행해지는 것이 바람직하다. 이것은 저에너지에서의 반응일수록, 원료에 포함되는 각각의 결합 강도의 차이를 반영하기 쉽고, 반응성기에 대한 선택성을 높이기 위해서라고 생각된다. 또한, 그의 하한은 통상 20 W 이상, 특히 50 W 이상이다.
그 밖의 조건에 대해서는 잘 알려져 있는 일반적인 CVD법을 사용할 수 있고, 예를 들면 상술한 실란 화합물의 기화 방법은, 예를 들면 감압에 의한 방법, 캐리어 가스로 버블링 송기하는 방법이나 기화 장치를 이용하는 방법 등이 알려져 있고, 이들로부터 선택, 또는 조합하여 행할 수 있다. 실란 화합물의 피드량을 제어하기 위해서, 액체 매스플로우 등에 의해 일정 유량으로 기화 장치에 송액하여, 기화 장치에서 기화하는 방법이 바람직하다.
또한, 반응 장치내의 압력 및 온도나 피성막 기판의 온도는 원료나 원료 가스의 조성 등에 따라서 적절하게 선택되지만, 통상 감압하, 특히 0.01 내지 1,000 Pa의 범위인 것이 바람직하고, 피성막 기판은 -50 ℃ 내지 500 ℃에서 성막하는 것이 바람직하다. 성막 시간은 상기 반응 조건이나 목표막 두께에 따라서 적절하게 선택되지만, 20 내지 2,000초인 것이 바람직하고, 두께 50 내지 2,000 nm, 특히 100 내지 300 nm의 Si 함유막(절연막)을 형성하는 것이 바람직하다.
플라즈마원은 고주파 플라즈마, 마이크로파 플라즈마, 전자 사이클로트론 공명 플라즈마, 유도 결합 플라즈마, 헬리콘파 플라즈마 등의 플라즈마원이 알려져 있지만, 어느 것을 이용할 수도 있다.
Si 함유막을 형성할 때, 상술한 실란 화합물을 기화시켜 생성한 가스를 CVD 반응 장치내에 도입하지만, 이 때 상기 가스 이외의 가스를 더불어 도입할 수도 있다. 도입하는 가스로서는, 예를 들면 모노실란, 디실란 등의 수소화실란, 테트라에톡시실란, 트리메톡시실란 등의 알콕시실란, 헥사메틸디실록산 등의 직쇄상 실록산, 1,3,5,7-테트라메틸시클로테트라실록산 등의 환상 실록산, 헥사메틸디실라잔 등의 실라잔, 트리메틸실라놀 등의 실라놀, 산소, 질소, 암모니아, 아르곤ㆍ헬륨 등의 희가스, 일산화탄소, 이산화탄소, 이산화질소, 오존, 아산화질소, 모노메틸아민 등의 아민 등이 있다. 이들 가스는 상술한 실란 화합물에 대하여 10 내지 99 질량% 함유시킬 수 있다.
상기한 방법으로 성막된 Si 함유막은 저유전율 절연막으로서 사용할 수 있다. 상술한 바와 같이 본 발명의 Si 함유막은 다공질성을 가짐에도 불구하고, 벌 크로서의 소수성이 높고, 또한 막중의 규소 원자의 분극이 작기 때문에 구핵 반응에 대하여 억제된 반응성을 갖는 점에서, 화학적 안정성이 높고, 특히 알칼리성의 세정액을 이용한 경우에도 물성의 변화를 일으키기 어려운 재료이다. 이 때문에, 본 발명의 Si 함유막을 절연막으로서 이용함으로써, 후속 공정의 공정 손상의 문제에 대하여, 신뢰성이 높은 반도체 장치(디바이스)를 제조할 수 있다.
<실시예>
이하에 합성예, 실시예 및 비교예를 나타내지만, 본 발명은 이들 실시예에 의해 어떠한 한정이 되는 것이 아니다.
[합성예 1] 1,2-비스(디메톡시메틸실릴)에탄의 합성
비닐메틸디메톡시실란 198 g에 염화백금산의 부탄올 용액을 첨가해 놓고, 디메톡시메틸실란 159 g을 천천히 적하하였다. 발열 반응이 발생하기 때문에, 반응 혼합물의 온도가 80 ℃ 이하가 되도록 적하 속도를 조정하였다. 적하 종료 후, 감압 증류에 의해 1,2-비스(디메톡시메틸실릴)에탄을 얻었다. 비점은 8.7×103 Pa에서 126 ℃였다.
[합성예 2] 1,2-비스(메톡시메틸프로필실릴)에탄의 합성
염화프로필 47.1 g과 금속마그네슘 14.6 g에 의해 THF(테트라히드로푸란)속에서 프로필 그리냐르를 조정해 놓고, 별도의 플라스크에 준비한 1,2-(비스메틸디메톡시실릴)에탄 71.5 g의 THF 용액에 적하하였다. 3시간 가열 숙성한 후, 생성된 염을 여과 분별하여, 농축 후, 감압 증류에 의해 1,2-비스(메톡시메틸프로필실릴) 에탄을 얻었다. 비점은 0.13×103 Pa에서 105 ℃였다.
[합성예 3] 1,6-비스(디메톡시메틸실릴)헥산의 합성
1,5-헥사디엔 41.1 g에 염화백금산의 부탄올 용액을 첨가하고, 디메톡시메틸실란 106.2 g을 천천히 적하하였다. 발열 반응이 발생하기 때문에, 반응 혼합물의 온도가 80 ℃ 이하가 되도록 적하 속도를 조정하였다. 적하 종료 후, 감압 증류에 의해 1,6-비스(디메톡시메틸실릴)헥산을 얻었다. 비점은 0.13×103 Pa에서 120 ℃였다.
[실시예 1] 1,2-비스(메톡시메틸프로필실릴)에탄의 플라즈마 CVD 성막
도 1에 나타낸 평행 평판 용량 결합형 PECVD 장치를 이용하여, 합성예 2에서 합성한 1,2-비스(메톡시메틸프로필실릴)에탄을 실리콘 기판상에 성막하였다.
또한, 도 1 중, 1은 장치 본체(챔버), 2는 원료 가스 도입관, 3은 불활성 가스 도입관, 4는 샘플, 5는 상부 전극, 6은 하부 전극, 7은 배기관이다.
성막 조건은 불활성 가스로서 아르곤 가스를 10 ml/분으로 공급하여, 기화시킨 1,2-비스(메톡시메틸프로필실릴)에탄을 챔버 내압이 5 Pa가 되도록 공급하기를 계속하고, 기판 온도 150 ℃, RF 전원 전력 30 W, RF 전원 주파수 13.56 MHz의 조건으로 성막하였다. 결과는 성막 속도 5 nm/분이었다.
[실시예 2, 3]
실시예 1의 조건 중, 챔버내 압력을 각각 20 Pa(실시예 2), 50 Pa(실시예 3)가 되도록 한 것 이외에는 전부 실시예 1과 동일한 조건으로 1,2-비스(메톡시메틸 프로필실릴)에탄에 의한 성막을 행하였다. 결과는 실시예 2가 성막 속도 12 nm/분, 실시예 3이 성막 속도 20 nm/분이었다.
[실시예 4 및 비교예 1]
실시예 2에서 행한 성막의 원료를 합성예 3에서 제조한 1,6-비스(디메톡시메틸실릴)헥산(실시예 2), 합성예 1에서 제조한 1,2-비스(디메톡시메틸실릴)에탄(비교예 1)로 한 것 이외에는 전부 실시예 2의 조건에 의해서 성막을 행하였다. 결과는 실시예 4가 성막 속도 13 nm/분, 비교예 1이 성막 속도 15 nm/분이었다.
또한, 얻어진 막의 물성 측정은, 비유전율은 495-CV 시스템(닛본 SSM사 제조)을 사용하고, 자동 수은 프로브를 이용한 CV법으로 측정하였다. 탄성률(영률)은 나노이덴타(나노 인스트루먼트사 제조)를 사용하여 측정하였다.
또한, 각 막에 대하여, UV 조사 장치(엑셀리스 테크놀로지(Axcelis Technology)사 제조 래피드 큐어 UV 소스(Rapid Cure UV Source))를 이용하여, 300초간의 UV 조사를 행한 후의 막의 기계 강도를 측정하였다.
상기 측정 결과를 표 1에 나타내었다.
Figure 112009055667215-PAT00005
표 1에 나타낸 결과에 의해, 본 발명의 플라즈마 CVD법에 의한 성막 방법에 의해서, 낮은 유전율을 갖는 Si 함유막이 실용적인 속도로 성막되는 것, 기계 강도도 약간 큰 알킬기가 도입됨으로써 성막 직후의 막으로서는 약간 낮은 값을 나타내지만, 자외선과 같은 고에너지선 조사를 병용함으로써 충분히 높은 것이 얻어지는 것이 판명되었다. 또한, 이 자외선 조사는 전자선 등의 고에너지선의 조사로 대체할 수 있음은 명백하다.
[실시예 5 내지 8 및 비교예 2] 세정액 내성 시험
세정액으로서 히드록실아민을 함유하는 반도체용 세정액 EKC-518(듀퐁사 제조)을 이용하여, 상기에서 얻은 실시예 1 내지 4 및 비교예 1의 각각의 성막 기판을 실온에서 10분간 침지하여, 세정액에 대한 내성 시험을 행하였다.
얻어진 기판을 순수로 린스한 후, 건조하여 비유전율을 측정하고, 침지 전후의 비유전율의 변화를 측정하였다.
실시예 1 내지 4의 막(실시예 5 내지 8)에서는 비유전율이 각각 2.7, 2.6, 2.6, 2.6이고, 변화량이 각각 0.0, 0.0, 0.1, 0.0이었음에 대하여, 비교예 1의 막(비교예 2)에서는 비유전율이 3.2와 0.4 상승하여 버리는 것이 분명해졌다.
이 결과로부터, 본 발명의 플라즈마 CVD법에 의해서 성막된 Si 함유막은 3차원 구조를 형성하고 있는 규소 원자에 결합하는 산소의 수가 종래의 것보다도 낮아지고, 또한 벌크의 소수성이 높은 것으로 된다는 점에서, 특히 후속 공정에서 상술한 바와 같은 세정액을 이용한 경우에도, 비유전율이 상승해 버린다고 하는 문제가 잘 억제되어 있음이 분명해졌다.
도 1은 평행 평판 용량 결합형 PECVD 장치의 개략도이다.
<도면의 주요 부분에 대한 부호의 간단한 설명>
1: 장치 본체(챔버)
2: 원료 가스 도입관
3: 불활성 가스 도입관
4: 샘플
5: 상부 전극
6: 하부 전극
7: 배기관

Claims (6)

  1. 플라즈마 CVD법에 의한 Si 함유막의 성막 방법에 있어서, 성막 원료로서 이용하는 실란 화합물로서, 반응성기로서 수소 원자 또는 알콕시기를 가짐과 동시에, 분자 중에는 2개 이상의 규소 원자를 함유하고, 2개 이상의 규소 원자는 환상 구조를 포함할 수도 있는 직쇄상, 분지상 또는 환상의 포화 탄화수소기를 통해 결합되며, 알콕시기에 포함되는 탄소 원자를 제외한 탄소 원자수 [C]와 Si 원자수 [Si]의 비 [C]/[Si]가 3 이상이고, 모든 규소 원자는 2 이상의 탄소 원자와 직접 결합을 갖는 실란 화합물을 이용하는 것을 특징으로 하는 플라즈마 CVD법에 의한 Si 함유막의 성막 방법.
  2. 제1항에 있어서, 상기 실란 화합물이 1 분자 중에 포함하는 탄소 원자의 수가 20 이하인 Si 함유막의 성막 방법.
  3. 제2항에 있어서, 상기 실란 화합물이 하기 화학식 1로 표시되는 실란 화합물인 Si 함유막의 성막 방법.
    <화학식 1>
    Figure 112009055667215-PAT00006
    (단, R은 각각 독립적으로 탄소수 1 내지 6의 알킬기, X는 각각 독립적으로 수소 원자 또는 탄소수 1 내지 4의 알콕시기를 나타내고, Y는 환상 구조를 포함할 수도 있는 탄소수 2 내지 10의 직쇄상, 분지상 또는 환상의 (q+1)가의 포화 탄화수소기를 나타내고, Z는 환상 구조를 포함할 수도 있는 탄소수 2 내지 10의 직쇄상, 분지상 또는 환상의 2가의 포화 탄화수소기를 나타내고, m은 각각 독립적으로 1 또는 2, n은 각각 독립적으로 1 또는 2, p는 0 내지 2의 정수, q는 1 내지 3의 정수를 나타내되, 단 분자 전체가 포함하는 탄소수는 20을 초과하지 않고, R, Y, Z에 포함되는 탄소수와 전체 규소 원자수의 비는 3 이상임)
  4. 제3항에 있어서, 상기 실란 화합물이 하기 화학식 2로 표시되는 실란 화합물인 Si 함유막의 성막 방법.
    <화학식 2>
    Figure 112009055667215-PAT00007
    (단, R, X, m의 정의는 화학식 1에서 한 정의와 동일하고, k는 2 내지 6의 정수임과 동시에, R과 규소 사이의 메틸렌쇄에 포함되는 전체 탄소수와 분자에 포함되는 전체 규소수의 비는 3 이상이며, 전체 탄소수는 20 이하임)
  5. 제1항 내지 제4항 중 어느 한 항에 기재된 Si 함유막의 성막 방법을 이용하여 성막함으로써 얻어진 것을 특징으로 하는 절연막.
  6. 제5항에 기재된 절연막을 갖는 반도체 디바이스.
KR1020090085215A 2008-09-11 2009-09-10 Si 함유막의 성막 방법, 절연막, 및 반도체 디바이스 KR20100031081A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2008-233035 2008-09-11
JP2008233035A JP2010067810A (ja) 2008-09-11 2008-09-11 Si含有膜の成膜方法、絶縁膜、並びに半導体デバイス

Publications (1)

Publication Number Publication Date
KR20100031081A true KR20100031081A (ko) 2010-03-19

Family

ID=41254649

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090085215A KR20100031081A (ko) 2008-09-11 2009-09-10 Si 함유막의 성막 방법, 절연막, 및 반도체 디바이스

Country Status (6)

Country Link
US (1) US20100061915A1 (ko)
EP (1) EP2163664A1 (ko)
JP (1) JP2010067810A (ko)
KR (1) KR20100031081A (ko)
CN (1) CN101671816A (ko)
TW (1) TW201026880A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140143694A (ko) * 2013-06-07 2014-12-17 에이에스엠 아이피 홀딩 비.브이. 기판의 홈을 절연막으로 채우는 방법

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5105105B2 (ja) * 2008-12-02 2012-12-19 信越化学工業株式会社 プラズマCVD法によるSi含有膜形成用有機シラン化合物及びSi含有膜の成膜方法
KR101026489B1 (ko) 2009-08-10 2011-04-01 주식회사 하이닉스반도체 반도체 패키지 및 이의 제조 방법
US10249489B2 (en) * 2016-11-02 2019-04-02 Versum Materials Us, Llc Use of silyl bridged alkyl compounds for dense OSG films
US11756786B2 (en) 2019-01-18 2023-09-12 International Business Machines Corporation Forming high carbon content flowable dielectric film with low processing damage
CN114438478B (zh) * 2022-01-27 2024-04-26 深圳市技高美纳米科技有限公司 硅基纳米涂层的制备方法、硅基纳米涂层和印制电路板组件

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW285753B (ko) * 1995-01-04 1996-09-11 Air Prod & Chem
US20060258176A1 (en) * 1998-02-05 2006-11-16 Asm Japan K.K. Method for forming insulation film
US6054379A (en) * 1998-02-11 2000-04-25 Applied Materials, Inc. Method of depositing a low k dielectric with organo silane
JP2004161877A (ja) * 2002-11-13 2004-06-10 Shin Etsu Chem Co Ltd 多孔質膜形成用組成物、多孔質膜とその製造方法、層間絶縁膜及び半導体装置
US6914014B2 (en) * 2003-01-13 2005-07-05 Applied Materials, Inc. Method for curing low dielectric constant film using direct current bias
US7022864B2 (en) * 2003-07-15 2006-04-04 Advanced Technology Materials, Inc. Ethyleneoxide-silane and bridged silane precursors for forming low k films
JP4434146B2 (ja) * 2003-11-28 2010-03-17 日本電気株式会社 多孔質絶縁膜及びその製造方法並びに多孔質絶縁膜を用いた半導体装置
US7892648B2 (en) * 2005-01-21 2011-02-22 International Business Machines Corporation SiCOH dielectric material with improved toughness and improved Si-C bonding
JP4860953B2 (ja) * 2005-07-08 2012-01-25 富士通株式会社 シリカ系被膜形成用材料、シリカ系被膜及びその製造方法、多層配線及びその製造方法、並びに、半導体装置及びその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140143694A (ko) * 2013-06-07 2014-12-17 에이에스엠 아이피 홀딩 비.브이. 기판의 홈을 절연막으로 채우는 방법

Also Published As

Publication number Publication date
EP2163664A1 (en) 2010-03-17
TW201026880A (en) 2010-07-16
CN101671816A (zh) 2010-03-17
US20100061915A1 (en) 2010-03-11
JP2010067810A (ja) 2010-03-25

Similar Documents

Publication Publication Date Title
US6572923B2 (en) Asymmetric organocyclosiloxanes and their use for making organosilicon polymer low-k dielectric film
US6432846B1 (en) Silicone polymer insulation film on semiconductor substrate and method for forming the film
US6440876B1 (en) Low-K dielectric constant CVD precursors formed of cyclic siloxanes having in-ring SI—O—C, and uses thereof
US6383955B1 (en) Silicone polymer insulation film on semiconductor substrate and method for forming the film
US6455445B2 (en) Silicone polymer insulation film on semiconductor substrate and method for forming the film
US6936537B2 (en) Methods for forming low-k dielectric films
US6852650B2 (en) Insulation film on semiconductor substrate and method for forming same
KR20100031081A (ko) Si 함유막의 성막 방법, 절연막, 및 반도체 디바이스
JP2013016859A (ja) 応力を加えたSiN膜用アミノ・ビニルシラン前駆体
WO2020233480A1 (zh) 低介电常数膜及其制备方法
KR20090119903A (ko) 규소 함유 막 형성용 재료, 및 규소 함유 절연막 및 그의 형성 방법
JP5105105B2 (ja) プラズマCVD法によるSi含有膜形成用有機シラン化合物及びSi含有膜の成膜方法
KR20090045936A (ko) 막 형성용 재료, 및 규소 함유 절연막 및 그의 형성 방법
JP4618086B2 (ja) Si含有膜及びその製造方法等
KR20020079497A (ko) 반도체 기판상에 저 유전율을 갖는 막을 형성하는 방법
JP4341560B2 (ja) Si含有膜形成材料、Si含有膜、Si含有膜の製法、及び、半導体デバイス
US20100151151A1 (en) Method of forming low-k film having chemical resistance
KR20220035506A (ko) 규소 화합물 및 이를 사용하여 막을 증착시키는 방법

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid