KR20100028037A - 높은 신뢰성을 갖는 비휘발성 메모리 - Google Patents

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소린 에스. 조지스쿠
조지 스마란도이우
아드리안 엠. 타헤
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세미컨덕터 콤포넨츠 인더스트리즈 엘엘씨
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Abstract

비휘발성 메모리(NVM) 시스템은 NVM 셀들의 세트를 포함하고, NVM 셀 각각은 NVM 트랜지스터, NVM 트랜지스터를 대응하는 비트 라인에 결합시키는 액세스 트랜지스터; 및 NVM 트랜지스터를 공통 소스에 결합시키는 소스 선택 트랜지스터를 포함한다. NVM 셀들은 소거 단계 및 프로그램 단계를 포함하는 2-단계 동작에 의해 기록된다. 소거 단계 및 프로그램 단계 동안 비트 라인들에는 비트 라인 전압들의 공통 세트가 인가된다. 소거 단계 및 프로그램 단계 동안 액세스 트랜지스터들이 턴온되고 소스 선택 트랜지스터들이 턴오프된다. 소거 단계 동안 NVM 트랜지스터들의 제어 게이트들에는 제 1 제어 전압이 인가되고, 프로그램 단계 동안 NVM 트랜지스터들의 제어 게이트들에는 제 2 제어 전압이 인가된다. 이들 조건들 하에서, 파울러-노르트하임 터널링 동작들의 평균 요구 횟수가 감소된다.
Figure P1020097026124
비휘발성 메모리 시스템, 비휘발성 메모리 트랜지스터, 액세스 트랜지스터, 소스 선택 트랜지스터, 소거 단계, 프로그램 단계, 파울러-노르트하임 터널링

Description

높은 신뢰성을 갖는 비휘발성 메모리{NON-VOLATILE MEMORY WITH HIGH RELIABILITY}
본 발명은 2007년 5월 25일에 A. Peter Cosmin, Sorin S. Georgescu, George Smarandoiu 및 Adrian M. Tache에 의해 출원된 미국 가 특허 출원 번호 60/940,376의 우선권에 관한 것이고, 그의 우선권을 주장한다. 본 발명은 반복된 기록 동작들의 관점에서 높은 신뢰성 및 내구성을 나타내는 비휘발성 메모리에 관한 것이다.
도 1은 종래의 비휘발성 메모리 어레이의 부분(10)을 예시하고, 이 부분은 8-비트 바이트를 저장한다. 비휘발성 메모리 어레이 부분(10)은 비휘발성 메모리 셀들(100 내지 107), 비트 라인들(130 내지 137), 바이트 선택 트랜지스터(140), 워드 라인(150), 및 공통 소스 라인(160)을 포함한다. 비휘발성 메모리 셀들(100 내지 107)은 n-채널 액세스 트랜지스터들(110 내지 117) 및 n-채널 비휘발성 메모리 트랜지스터들(120 내지 127)을 포함한다. 비휘발성 메모리 트랜지스터들(120 내지 127)의 각각은 당업자들에 공지된 방식으로 전하를 저장하기 위한 플로팅 게이트(floating gate)를 포함한다. 본 명세서에서 설명된 바와 같이, 비휘발성 메모리 트랜지스터의 플로팅 게이트가 상당한 음전하를 저장할 때, 비휘발성 메모리 트랜지스터는 소거된(erased) 상태에 있다고 일컬어진다. 역으로, 비휘발성 메모리 트 랜지스터의 플로팅 게이트가 중성 전하 또는 양전하를 저장할 때, 비휘발성 메모리 트랜지스터는 프로그래밍된 상태에 있다고 일컬어진다. 소거된 상태의 비휘발성 메모리 트랜지스터는 프로그래밍된 상태의 비휘발성 메모리 트랜지스터보다 높은 임계(threshold) 전압을 갖는다. 소거된 상태 및 프로그래밍된 상태에 대한 규정들은 다른 실시예들에서는 역전될 수도 있음을 알아야 한다.
액세스 트랜지스터들(110 내지 117)의 드레인들은 비트 라인들(130 내지 137)에 각각 결합된다. 액세스 트랜지스터들(110 내지 117)의 소스들은 비휘발성 메모리 트랜지스터들(120 내지 127)의 드레인들에 각각 결합된다. 워드 라인(150)은 액세스 트랜지스터들(110 내지 117)의 게이트들 뿐만 아니라 바이트 선택 트랜지스터(140)의 게이트에 결합된다. 비휘발성 메모리 트랜지스터들(120 내지 127)의 소스들은 공통 소스 라인(160)에 접속된다. 비트 라인들(130 내지 137) 상의 비트 라인 신호들은 각각 b0 내지 b7로 표시된다. 바이트 선택 트랜지스터(140)의 소스에는 바이트 선택 신호(BSEL)가 인가된다. 워드 라인(150) 및 공통 소스 라인(160)에 워드 라인 신호(WL) 및 공통 소스 신호(CS)가 각각 인가된다.
8-비트 데이터 바이트는 소거 단계 및 이어지는 프로그램 단계를 포함하는 2-단계(two-phase) 프로세스를 사용하여 비휘발성 메모리 셀들(100 내지 107)에 기록된다. 이 2-단계 프로세스에 대해서는 아래에 설명된다.
먼저, 비휘발성 메모리 셀들(100 내지 107) 모두는 초기에 소거 단계 동안 소거된다. 소거 단계는 다음과 같이 구현된다. 바이트 선택 신호(BSEL) 및 워드 라인 신호(WL)는 각각 고전압(예를 들면, 15 볼트)을 갖도록 각각 제어된다. 비트 라 인 신호들(b0 내지 b7) 모두는 저전압(예를 들면, 0 볼트)을 갖도록 제어된다. 공통 소스 라인(160)은 플로팅 상태로 유지된다. 이들 조건들 하에서, 고전압 바이트 선택 신호(BSEL)가 비휘발성 메모리 트랜지스터들(120 내지 127)의 제어 게이트들에 인가되도록 바이트 선택 트랜지스터(140)가 턴온된다. 비휘발성 메모리 트랜지스터들(120 내지 127)의 드레인들이 낮은 비트 라인 전압(예를 들면, 0 볼트)으로 풀다운(pull down)되도록 고전압 워드 라인 신호(WL)는 액세스 트랜지스터들(110 내지 117)을 턴온하게 한다. 이들 조건들 하에서, 전자들이 파울러-노르트하임 터널링(Fowler-Nordheim tunneling)에 의해 비휘발성 메모리 트랜지스터들(120 내지 127)의 플로팅 게이트들에 주입될 수 있다. 보다 구체적으로, 전자들은 소거 단계의 시작시에 초기에는 소거된 상태에 있지 않은 비휘발성 메모리 트랜지스터들(120 내지 127)의 플로팅 게이트들에 주입된다. 비휘발성 메모리 트랜지스터들(120 내지 127)의 플로팅 게이트들은 소거 단계의 시작시에 초기에는 소거된 상태에 있고, 소거된 상태로 유지된다(전자들이 이전 동작 동안 이들 플로팅 게이트들에 미리 주입되어 있기 때문임).
소거 단계의 종료시에, 비휘발성 메모리 트랜지스터들(120 내지 127)의 플로팅 게이트들 모두는 소거된 상태에 있고, 이 상태에서 이들 플로팅 게이트들 각각은 음전하를 저장하고, 이는 연관된 비휘발성 메모리 트랜지스터가 비교적 높은 임계 전압을 나타내게 한다. 이들 조건들 하에서, 비휘발성 메모리 셀들(100 내지 107) 각각은 논리 '1' 데이터 비트를 저장하는 것으로 일컬어진다.
비휘발성 메모리 셀들(100 내지 107) 모두가 논리 '1' 값들을 저장하도록 소 거된 후에, 프로그램 단계가 구현된다. 프로그램 단계 동안, 전자들은 논리 '0' 값을 저장할 비휘발성 메모리 트랜지스터들(120 내지 127)의 플로팅 게이트들로부터 제거된다. 예를 들면, 논리 '0' 비트들은 이하와 같이 비휘발성 메모리 트랜지스터들(120, 121)에 저장될 것이다. 워드 라인 신호(WL) 및 비트 라인 신호들(b0, b1)은 각각 고전압(예를 들면, 15 볼트)을 갖도록 제어된다. 바이트 선택 신호(BSEL) 및 비트 라인 신호들(b2 내지 b7)은 저전압(예를 들면, 0 볼트)을 갖도록 제어된다. 공통 소스 라인(160)은 플로팅 상태로 유지된다. 이들 조건들 하에서, 저전압 바이트 선택 신호(BSEL)가 비휘발성 메모리 트랜지스터들(120 내지 127)의 제어 게이트들에 인가되도록 바이트 선택 트랜지스터(140)가 턴온된다. 비휘발성 메모리 트랜지스터들(120 내지 127)의 드레인들이 연관된 비트 라인 전압들로 풀(pull)되도록 고전압 워드 라인 신호(WL)는 액세스 트랜지스터들(110 내지 117)이 턴온하게 한다. 비휘발성 메모리 트랜지스터들(120, 121)의 드레인들은 높은 비트 라인 전압(예를 들면, 15 볼트)으로 풀업(pull up)되는 반면에, 비휘발성 메모리 트랜지스터들(122 내지 127)의 드레인들은 낮은 비트 라인 전압(예를 들면, 0 볼트)으로 풀다운된다. 이들 조건들 하에서, 전자들은 파울러-노르트하임 터널링에 의해 비휘발성 메모리 트랜지스터들(120, 121)의 플로팅 게이트들로부터 제거된다. 결과적으로, 비휘발성 메모리 트랜지스터들(120, 121)의 임계 전압들이 감소되어, 비휘발성 메모리 셀들(100, 101)을 효과적으로 프로그래밍한다.
비휘발성 메모리 트랜지스터들(122 내지 127)의 제어 게이트들 및 드레인들은 모두 동일한 전압(예를 들면, 0 볼트)으로 유지되기 때문에, 이들 비휘발성 메 모리 트랜지스터들(122 내지 127)의 플로팅 게이트들 상에 저장된 전하는 프로그래밍 단계 동안 변하지 않는다. 결과적으로, 연관된 비휘발성 메모리 셀들(102 내지 107)은 소거된 상태로 유지된다(즉, 논리 '1' 데이터 비트들을 저장한다).
파울러-노르트하임 터널링은 비휘발성 메모리 트랜지스터들(120 내지 127)이 고장나기(즉, 더 이상 프로그래밍되거나 소거될 수 없음) 전에 제한된 횟수로만 수행될 수 있다. 비휘발성 메모리 트랜지스터들(120 내지 127)의 내구성은 통상적으로 고장 전에 수행될 수 있는 액세스 사이클의 수에 의해 측정된다. 비휘발성 메모리 셀들(100 내지 107)에 데이터를 기록하기 위한 상기 설명된 방법은 (평균적으로) 다수의 파울러-노르트하임 터널링 동작들을 바람직하지 않게 요구하여, 상대적으로 낮은 셀 내구성을 야기한다.
특정 애플리케이션들(applications)은 동일한 데이터가 비휘발성 메모리 어레이 부분(10)에 반복적으로 재기록되는 것을 요구한다. 예를 들면, 모니터링 시스템은 데이터가 비휘발성 메모리 어레이(10)에 주기적으로 기록되도록 요구할 수 있다. 데이터가 불변 상태로 유지되어도, 각 연속적인 기록 동작은 논리 '0' 데이터 값들을 저장하는 비휘발성 메모리 셀들(100 내지 107)에 '마모(wear)'를 도입할 것이다. 이 마모는, 논리 '0' 데이터 값을 미리 저장하는 비휘발성 메모리 트랜지스터에 논리 '0' 데이터 값을 기록하는 것이 기록 동작의 소거 단계 동안 제 1 파울러-노르트하임 터널링 동작을 요구하고 기록 동작의 프로그램 단계 동안 제 2 파울러-노르트하임 터널링 동작을 요구하기 때문에 발생한다.
따라서, 비휘발성 메모리 시스템의 내구성을 감소시키지 않고 동일한 데이터 값들을 반복적으로 재기록할 수 있는 비휘발성 메모리 시스템을 갖는 것이 바람직할 것이다.
상기 설명된 바와 같이, 비휘발성 메모리 어레이 부분(10)은 기록 동작의 소거 단계와 프로그램 단계 사이에 비트 라인 전압들(b0 내지 b7)을 수정하기 위해 제어 회로를 필요로 한다. 이 제어 회로는 초기에 비트 라인 전압들(b0 내지 b7)이 모두 소거 단계 동안 낮도록 제공해야 하고, 이어서 프로그램 단계 동안 논리 '0' 데이터 값을 저장하도록 프로그래밍될 비휘발성 메모리 셀들과 연관된 비트 라인 전압들(b0 내지 b7)을 증가시켜야 한다. 이 제어 회로는 바람직하지 않게 비휘발성 메모리 부분(10)에 복잡성을 부가한다. 이 제어 회로는 비휘발성 메모리 부분(10)의 요구된 기록 사이클 시간을 또한 증가시킬 수 있다.
따라서, 기록 동작의 소거 단계 및 프로그램 단계 동안 동일한 비트 라인 전압들에 응답하여 동작할 수 있는 비휘발성 메모리 시스템을 갖는 것이 바람직할 것이다.
따라서, 본 발명은 복수의 비휘발성 메모리 셀들을 포함하는 비휘발성 메모리 시스템을 제공한다. 이들 비휘발성 메모리 셀들 각각은 비휘발성 메모리 트랜지스터, 비휘발성 메모리 트랜지스터를 대응하는 비트 라인에 결합시키는 액세스 트랜지스터, 및 비휘발성 메모리 트랜지스터를 공통 소스에 결합시키는 소스 선택 트랜지스터를 포함한다. 비휘발성 메모리 셀들은 소거 단계 및 프로그램 단계를 포함하는 2-단계 동작에 의해 기록된다. 소거 단계 및 프로그램 단계 동안, 액세스 트랜지스터들이 턴온되어, 비휘발성 메모리 트랜지스터들을 대응하는 비트 라인들에 결합시킨다. 소스 선택 트랜지스터들은 소거 단계 및 프로그램 단계 동안 턴오프되고, 공통 소스는 이 때 플로팅 상태로 남아있다.
비트 라인 전압들을 소거 단계와 프로그램 단계 사이에서 스위칭할 필요가 없도록 소거 단계 및 프로그램 단계 동안 비트 라인들에는 비트 라인 전압들의 공통 세트가 인가된다. 소거 단계 동안 비휘발성 메모리 트랜지스터들의 제어 게이트들에 소거 전압이 인가되고, 프로그램 단계 동안 비휘발성 메모리 트랜지스터들의 제어 게이트들에 소거 전압과 상이한 프로그램 전압이 인가된다. 소거 단계 동안, 비휘발성 메모리 트랜지스터들의 제 1 서브세트에는 파울러-노르트하임 터널링이 유도될 수 있다. 프로그램 단계 동안, 비휘발성 메모리 트랜지스터들의 제 2 서브세트에는 파울러-노르트하임 터널링이 유도될 수 있고, 여기서 제 1 서브세트 및 제 2 서브세트는 상호 배타적이다. 파울러-노르트하임 터널링은 소거 단계 및 프로그램 단계 동안 비휘발성 메모리 트랜지스터들의 제 3 서브세트에서 억제될 수 있고, 여기서 제 1 서브세트, 제 2 서브세트 및 제 3 서브세트는 상호 배타적이고, 2-단계 동작을 겪는 비휘발성 메모리 트랜지스터들 모두를 포함한다. 이 2-단계 기록 동작은 파울러-노르트하임 터널링 동작들의 평균 예상 횟수를 절반만큼 감소시켜, 예상 셀 내구성을 연장시킨다.
본 발명은 다음의 설명 및 도면들을 감안할 때 더 완전히 이해될 수 있을 것이다.
도 1은 종래의 비휘발성 메모리 어레이의 부분의 회로도.
도 2는 본 발명의 하나의 실시예에 따른 비휘발성 메모리 어레이의 부분의 회로도.
도 3은 본 발명의 하나의 실시예에 따른 기록 동작의 소거 단계를 구현하기 위해 사용된 전압들을 포함하는, 도 2의 비휘발성 메모리 시스템의 회로도.
도 4는 본 발명의 하나의 실시예에 따른 기록 동작의 프로그램 단계를 구현하기 위해 사용된 전압들을 포함하는, 도 2의 비휘발성 메모리 시스템의 회로도.
도 5는 본 발명의 하나의 실시예에 따른 판독 동작을 구현하기 위해 사용된 전압들을 포함하는, 도 2의 비휘발성 메모리 시스템의 회로도.
도 2는 본 발명의 하나의 실시예에 따른 비휘발성 메모리 시스템의 부분(20)의 회로도이고, 여기서 이 부분(20)은 8-비트 바이트를 저장한다. 비휘발성 메모리 부분(20)은 비휘발성 메모리 셀들(200 내지 207), 비트 라인들(240 내지 247), 워드 라인(250), 제어 게이트 라인(251), 소스 선택 라인(252) 및 공통 소스 라인(260)을 포함한다. 비휘발성 메모리 셀들(200 내지 207)은 n-채널 액세스 트랜지스터들(210 내지 217), n-채널 비휘발성 메모리 트랜지스터들(220 내지 227), 및 n-채널 소스 선택 트랜지스터들(230 내지 237)을 포함한다. 비휘발성 메모리 트랜지스터들(220 내지 227) 각각은 당업자들에게 잘 공지된 방식으로 전하를 저장하기 위한 플로팅 게이트를 포함한다. 비휘발성 메모리 부분(20)은 본 발명의 다른 실시예들에서, 부가적인 행들 및/또는 열들을 갖는 어레이를 생성하도록 확장될 수 있 음을 알아야 한다.
액세스 트랜지스터들(210 내지 217)의 드레인들은 비트 라인들(240 내지 247) 각각에 결합된다. 액세스 트랜지스터들(210 내지 217)의 소스들은 비휘발성 메모리 트랜지스터들(220 내지 227)의 드레인들에 각각 결합된다. 비휘발성 메모리 트랜지스터들(220 내지 227)의 소스들은 소스 선택 트랜지스터들(230 내지 237)의 드레인들에 각각 접속된다. 소스 선택 트랜지스터들(230 내지 237)의 소스들은 공통 소스 라인(260)에 공통적으로 접속된다. 워드 라인(250)은 액세스 트랜지스터들(210 내지 217)의 게이트들에 결합되고; 제어 게이트 라인(251)은 비휘발성 메모리 트랜지스터들(220 내지 227)의 제어 게이트들에 결합되고; 소스 선택 라인(252)은 소스 선택 트랜지스터들(230 내지 237)의 게이트들에 결합된다.
8-비트 데이터 바이트는 이하에 설명되는 2-단계 프로세스를 사용하여 비휘발성 메모리 셀들(200 내지 207)에 기록될 수 있다. 이 2-단계 기록 동작은 소거 단계 및 프로그램 단계를 포함한다. 소거 동작은 프로그래밍 동작 전에 수행되는 것으로서 설명되지만, 프로그램 동작은 다른 실시예들에서 소거 동작 전에 수행될 수 있다.
기록 동작의 소거 단계 및 프로그램 단계 동안, 약 15 볼트의 워드 라인 전압(WL)이 워드 라인(250)에 인가되고, 약 0 볼트의 소스 선택 전압(SS)이 소스 선택 라인(252)에 인가된다. 공통 소스 라인(260)은 소거 단계 및 프로그램 단계 동안 플로팅 상태로 유지된다.
또한, 소거 단계 및 프로그램 단계 동안, 비휘발성 메모리 셀들(200 내지 207)에 기록될 원하는 데이터 값들을 표현하는 비트 라인 전압들(B0 내지 B7)이 비트 라인들(240 내지 247)에 인가된다. 보다 구체적으로는, 약 15 볼트의 고전압이 논리 '1' 데이터 비트를 저장하게 될 비휘발성 메모리 셀들과 연관된 비트 라인들에 인가된다. 역으로, 약 0 볼트의 저전압이 논리 '0' 데이터 비트를 저장하게 될 비휘발성 메모리 셀들과 연관된 비트 라인들에 인가된다. 비트 라인 전압들은 유리하게 기록 동작의 소거 단계와 프로그램 단계 사이에서 변하지 않는다. 결과적으로, 기록 사이클 시간이 감소되고, 요구된 제어 회로가 단순화된다.
소거 단계는 제어 게이트 라인(251)에 인가된 제어 게이트 전압(CG)에 의해 프로그램 단계와 차별화된다. 따라서, 소거 단계는 제어 게이트 라인(251)에 약 15 볼트의 높은 제어 게이트 전압(CG)을 인가함으로써 구현되는 반면에, 프로그램 단계는 제어 게이트 라인(251)에 약 0 볼트의 낮은 제어 게이트 전압(CG)을 인가함으로써 구현된다.
도 3은 비휘발성 메모리 부분(20)에 의해 구현되는 소거 단계의 하나의 예를 예시하는 회로도이다. 이 예에서, 논리 '0' 데이터 비트들이 비휘발성 메모리 셀들(200, 202, 및 205 내지 207)에 기록될 것이고, 비휘발성 메모리 셀들(201, 203 내지 204)의 상태는 변화되지 않고 유지될 것이다. 따라서, 비트 라인 신호들(B0, B2, B5, B6, B7) 모두는 0 볼트의 저전압을 갖고, 비트 라인 신호들(B1, B3, B4)은 모두 15 볼트의 고전압을 갖는다.
높은 워드 라인 전압(WL=15 볼트)은 액세스 트랜지스터들(210 내지 217)을 턴온하는 반면에, 낮은 소스 선택 전압(SS=0 볼트)은 소스 선택 트랜지스터들(230 내지 237)을 턴오프한다. 턴온된 액세스 트랜지스터들(210 내지 217)은 비트 라인들(240 내지 247) 상의 전압들(B0 내지 B7)이 비휘발성 메모리 트랜지스터들(220 내지 227)의 드레인들에 각각 인가되게 한다. 따라서, 설명된 예에서, 비휘발성 메모리 트랜지스터들(220, 222, 225, 226, 227)의 드레인들은 0 볼트 비트 라인 신호들(B0, B2, B5, B6, B7)을 각각 수신하도록 결합된다. 유사하게, 비휘발성 메모리 트랜지스터들(221, 223, 224)의 드레인들은 15 볼트 비트 라인 신호들(B1, B4, B5)을 각각 수신하도록 결합된다.
상기 설명된 바와 같이, 비휘발성 메모리 트랜지스터들(220 내지 227)의 제어 게이트들은 소거 단계 동안 15 볼트의 높은 제어 게이트 전압(CG)을 수용하도록 결합된다. 따라서, 고전압(15 볼트 내지 0 볼트)이 비휘발성 메모리 트랜지스터들(220, 222, 225, 226, 227) 각각의 제어 게이트 및 드레인에 걸쳐서 존재한다. 이 고전압은 비휘발성 메모리 트랜지스터들(220, 222, 225, 226, 227)의 플로팅 게이트들 내로 전자들의 파울러-노르트하임 터널링을 유도하기에 충분하다(이들 비휘발성 메모리 트랜지스터들(220, 222, 225, 226, 227)이 소거 단계의 시작시에 초기에는 소거된 상태에 있지 않은 것으로 가정한다). 파울러-노르트하임 터널링 메커니즘은 자기-제한적(self-limiting)이라는 것에 유의하라. 따라서, 터널링 프로세스는 어떤 양의 음전하가 비휘발성 메모리 트랜지스터의 플로팅 게이트에 저장된 후에 억제될 것이다. 따라서, 이미-소거된 비휘발성 메모리 트랜지스터는 이후 소거 동작을 겪는 경우에 추가로 소거되지 않는다. 예를 들면, 비휘발성 메모리 트랜지스터(220)가 상기 설명된 소거 단계 이전에 소거된 상태에 있으면, 비휘발성 메 모리 트랜지스터(220)의 상태(이 트랜지스터의 플로팅 게이트에 의해 저장된 전하를 포함하는)는 소거 단계 후에 실질적으로 동일하게 유지될 것이다. 이 예에서는 비휘발성 메모리 트랜지스터(220)에 파울러-노르트하임이 발생하지 않을 것임에 유의하라. 결과적으로, 비휘발성 메모리 셀(220)의 내구성은 이 소거 단계에 의해 크게 영향받지 않는다.
소거 단계의 종료시에, 비휘발성 메모리 트랜지스터들(220, 222, 225, 226, 227)의 플로팅 게이트들 모두는 소거된 상태에 있고, 여기서 이들 플로팅 게이트들 각각은 음전하를 저장하고, 이는 연관된 비휘발성 메모리 트랜지스터들(220, 222, 225, 226, 227)이 비교적 높은 임계 전압들을 나타내게 한다. 이들 조건들 하에서, 비휘발성 메모리 셀들(220, 222, 225, 226, 227) 각각은 논리 '1' 데이터 비트를 저장하는 것으로 일컬어진다.
상기 설명된 바와 같이, 비휘발성 메모리 트랜지스터들(221, 223, 224)의 제어 게이트들 및 드레인들은 약 15 볼트의 동일한 전압으로 유지된다. 결과적으로, 설명된 예에서 이들 비휘발성 메모리 트랜지스터들(221, 223, 224)의 제어 게이트들 및 드레인들에 걸쳐서 상당한 전압 강하가 존재하지 않는다. 따라서, 비휘발성 메모리 트랜지스터들(221, 223, 224)은 소거 단계 동안 소거되지 않는다. 오히려, 이들 비휘발성 메모리 트랜지스터들(221, 223, 224)은 소거 단계 동안 그들의 원래 상태들을 유지한다.
소거 단계가 완료된 후에, 제어 게이트 전압(CG)을 0 볼트로 감소시킴으로써 프로그램 단계가 개시된다. 비휘발성 메모리 부분(20)의 다른 전압들은 소거 단계 로부터 변화되지 않고 유지된다. 유리하게, 비트 라인 전압들(B0 내지 B7)은 소거 동작 및 프로그래밍 동작에 걸쳐서 변화되지 않고 유지된다.
도 4는 본 예의 기록 동작의 프로그램 단계 동안 비휘발성 메모리 부분(20)에 인가된 전압들을 예시하는 회로도이다.
다시, 높은 워드 라인 전압(WL)(15 볼트)이 액세스 트랜지스터들(210 내지 217)을 턴온하는 반면에, 낮은 소스 선택 전압(SS)(0 볼트)이 소스 선택 트랜지스터들을 턴오프한다. 턴온된 액세스 트랜지스터들(210 내지 217)은 비휘발성 메모리 트랜지스터들(220 내지 227)의 드레인들에 각각 비트 라인 전압들(B0 내지 B7)이 인가되게 한다.
비휘발성 메모리 트랜지스터들(220 내지 227)의 제어 게이트들은 0 볼트의 낮은 제어 게이트 전압(CG)을 수용하도록 결합되기 때문에, 비휘발성 메모리 트랜지스터들(221, 223, 224) 각각의 제어 게이트 및 드레인에 걸쳐서 비교적 높은 전압(0 볼트 내지 15 볼트)이 존재한다. 이 고전압은 비휘발성 메모리 트랜지스터들(221, 223, 224)의 플로팅 게이트들로부터 과잉 전자들의 파울러-노르트하임 터널링을 유도하는데 충분하다(이들 비휘발성 메모리 트랜지스터들(221, 223, 224)은 프로그램 단계의 시작시에 초기에는 프로그래밍된 상태에 있지 않은 것으로 가정한다).
다시, 파울러-노르트하임 터널링 메커니즘은 자기-제한적이기 때문에, 터널링 프로세스는 어떤 양의 음전하가 비휘발성 메모리 트랜지스터의 플로팅 게이트로부터 제거된 후에 억제될 것이다. 따라서, 미리-프로그래밍된 비휘발성 메모리 트 랜지스터는 후속적으로 프로그램 단계를 겪는 경우에 추가로 프로그래밍되지 않는다. 예를 들면, 비휘발성 메모리 트랜지스터(221)가 상기-설명된 프로그램 단계에 앞서 프로그래밍된 상태에 있으면, 이 비휘발성 메모리 트랜지스터(221)의 상태(이 트랜지스터의 플로팅 게이트에 의해 저장된 전하를 포함하는)는 프로그램 단계 후에 실질적으로 동일하게 유지될 것이다. 이 예에서 비휘발성 메모리 트랜지스터(221)에 파울러-노르트하임이 발생하지 않을 것임에 유의하라. 결과적으로, 비휘발성 메모리 셀(221)의 내구성은 이 프로그램 단계에 의해 크게 영향받지 않는다.
프로그램 단계의 종료시에, 비휘발성 메모리 트랜지스터들(221, 223, 224)의 플로팅 게이트들 모두는 프로그래밍된 상태에 있고, 여기서 이들 플로팅 게이트들 각각은 중성 또는 양전하를 저장하고, 이는 연관된 비휘발성 메모리 트랜지스터들(221, 223, 224)이 비교적 낮은 임계 전압들을 나타내게 한다. 이들 조건들 하에서, 비휘발성 메모리 셀들(221, 223, 224) 각각은 논리 '0' 데이터 비트를 저장하는 것으로 일컬어진다.
상기 설명된 바와 같이, 비휘발성 메모리 트랜지스터들(220, 222, 225, 226, 227)의 제어 게이트들 및 드레인들은 모두 프로그램 단계 동안 약 0 볼트의 전압으로 유지된다. 결과적으로, 설명된 예의 프로그램 단계 동안 비휘발성 메모리 트랜지스터들(220, 222, 225, 226, 227)의 제어 게이트와 드레인에 걸쳐서 상당한 전압 강하가 존재하지 않는다. 따라서, 비휘발성 메모리 트랜지스터들(220, 222, 225, 226, 227)은 프로그램 단계 동안 프로그래밍되지 않는다. 오히려, 이들 비휘발성 메모리 트랜지스터들(220, 222, 225, 226, 227)은 프로그램 단계 동안 그들의 원 래(소거된) 상태들을 유지한다.
상기 설명된 바와 같이, 파울러-노르트하임 터널링은 메모리 셀에 기록되고 있는 데이터 값이 메모리 셀에 저장된 데이터 값과 상이한 경우에만 본 발명의 비휘발성 메모리 셀 내에서 발생한다. 따라서, 이들 메모리 셀들(200 내지 207)에 기록되고 있는 8-비트 바이트가 이들 메모리 셀들(200 내지 207)에 미리 저장된 8-비트 바이트와 동일하면, 비휘발성 메모리 셀들(200 내지 207) 중 임의의 것 내에서 파울러-노르트하임 터널링이 수행되지 않는다. 따라서, 동일한 데이터를 재기록할 때 비휘발성 메모리 부분(20) 내에서 비제한적인 사이클링이 가능해진다.
더욱이, 비휘발성 메모리 셀들(200 내지 207)의 평균 내구성은 이들 메모리 셀들에 기록된 데이터가 랜덤하게 변동한다고 가정하면, 종래의 비휘발성 메모리 셀들(100 내지 107)에 대해 2배 증가된다. 즉, 종래의 비휘발성 메모리 셀들(100 내지 107)에 랜덤 기록 동작들을 수행할 때, 평균적으로 2배의 파울러-노르트하임 터널링 동작들이 요구된다. 이는 이하와 같이 나타낼 수 있다. 비휘발성 메모리 셀에 대한 4가지 가능한 기록 동작들이 있을 수 있다: (1) 논리 '0' 값이 비휘발성 메모리 셀에 미리 저장될 때 비휘발성 메모리 셀에 논리 '0' 값을 기록한다; (2) 논리 '0' 값이 비휘발성 메모리 셀에 미리 저장될 때 비휘발성 메모리 셀에 논리 '1' 값을 기록한다; (3) 논리 '1' 값이 비휘발성 메모리 셀에 미리 저장될 때 비휘발성 메모리 셀에 논리 '0' 값을 기록한다; (4) 논리 '1' 값이 비휘발성 메모리 셀에 미리 저장될 때 비휘발성 메모리 셀에 논리 '1' 값을 기록한다.
종래의 비휘발성 메모리 셀(100)에 기록 동작들을 수행할 때, 2개의 파울러- 노르트하임 터널링 동작들이 기록 동작 (1)에 대해 요구되고, 하나의 파울러-노르트하임 터널링 동작이 기록 동작 (2)에 대해 요구되고, 하나의 파울러-노르트하임 터널링 동작이 기록 동작 (3)에 대해 요구된다. 평균적으로, 하나의 파울러-노르트하임 터널링 동작이 기록 동작마다 요구된다(즉, 2개의 파울러-노르트하임 터널링 동작들/4개의 기록 동작들).
대조적으로, 비휘발성 메모리 셀(200)에 기록 동작들을 수행할 때, 하나의 파울러-노르트하임 터널링 동작이 기록 동작 (2)에 대해 요구되고, 하나의 파울러-노르트하임 터널링 동작이 기록 동작 (3)에 대해 요구된다. 평균적으로, 1/2 파울러-노르트하임 터널링 동작 만이 기록 동작마다 요구된다(즉, 2개의 파울러-노르트하임 터널링 동작들/4개의 기록 동작들).
도 5는 판독 동작 동안 비휘발성 메모리 시스템(20)에 인가된 전압들을 예시하는 회로도이다. 액세스 트랜지스터들(210 내지 217)의 게이트들 및 소스 선택 트랜지스터들(230 내지 237)의 게이트들은 약 1.8 내지 5 볼트의 VDD 공급 전압과 동일한 전압을 수용하도록 결합된다(즉, WL=SS=VDD). 비휘발성 메모리 트랜지스터들(220 내지 227)의 제어 게이트들은 0 볼트의 낮은 제어 게이트 전압(CG)을 수용하도록 결합된다. 공통 소스 라인(260)은 0 볼트의 낮은 공통 소스 전압(CS)을 수용하도록 또한 구성된다. 약 1 볼트의 판독 전압(VR)이 비트 라인들(240 내지 247)에 인가된다. 이들 조건들 하에서, 비트 라인들(240 내지 247)에 결합된 전류 감지 회로들(도시되지 않음)은 비휘발성 메모리 셀들(200 내지 207)을 통해 흐르는 전류 들을 감지하여 이들 셀들에 저장된 데이터 값들을 식별한다. 설명된 예들에서, 프로그래밍된 상태의 비휘발성 메모리 셀들은 소거된 상태의 비휘발성 메모리 셀들보다 높은 판독 전류 흐름을 나타낼 것이다. 하나의 실시예에서, 제어 게이트 전압(CG)은 셀 도핑(cell doping) 및 기타 설계 변수들에 따라, 판독 동작 동안 0 볼트와 VDD 공급 전압 사이의 임의의 값을 가질 수 있음에 유의하라.
본 발명이 특정 실시예들 및 예들과 관련하여 설명되었지만, 본 발명은 상이한 실시예들 및 예들에 적용될 수 있음을 알아야 한다. 예를 들면, 본 발명이 바이트 레벨 기록 동작과 관련하여 설명되었지만, 본 발명의 개념들은 다른 폭들을 갖는 데이터 엔티티들(data entities)에도 적용될 수 있다. 예를 들면, 본 발명은 페이지 레벨 기록 동작들을 구현하도록 수정될 수 있다. 따라서, 본 발명은 이하의 청구항들에 의해서만 제한된다.

Claims (17)

  1. 비휘발성 메모리 시스템에 있어서;
    비트 라인들의 세트;
    공통 소스에 각각 결합된 비휘발성 메모리 셀들의 세트로서, 각각의 비휘발성 메모리 셀은;
    제어 게이트를 갖는 비휘발성 메모리 트랜지스터;
    게이트를 갖는 액세스 트랜지스터로서, 상기 비휘발성 메모리 트랜지스터와 상기 비트 라인들 중 대응하는 비트 라인 사이에 접속되는, 상기 액세스 트랜지스터; 및
    게이트를 갖는 소스 선택 트랜지스터로서, 상기 비휘발성 메모리 트랜지스터와 상기 공통 소스 사이에 접속되는, 상기 소스 선택 트랜지스터를 포함하는, 상기 비휘발성 메모리 셀들의 세트;
    상기 비휘발성 메모리 셀들의 세트의 각 액세스 트랜지스터의 게이트에 결합된 워드 라인;
    상기 비휘발성 메모리 셀들의 세트의 각 비휘발성 메모리 트랜지스터의 제어 게이트에 결합된 제어 게이트 라인; 및
    상기 비휘발성 메모리 셀들의 세트의 각 소스 선택 트랜지스터의 게이트에 결합된 소스 선택 라인을 포함하는, 비휘발성 메모리 시스템.
  2. 제 1 항에 있어서,
    상기 비휘발성 메모리 셀들의 세트에 대해 2-단계 기록 동작을 수행하기 위한 수단으로서, 상기 2-단계 기록 동작은 소거 단계 및 프로그램 단계를 포함하는, 상기 2-단계 기록 동작 수행 수단을 추가로 포함하는, 비휘발성 메모리 시스템.
  3. 제 2 항에 있어서,
    상기 2-단계 기록 동작을 수행하기 위한 수단은 상기 소거 단계 및 상기 프로그램 단계 동안 상기 비트 라인들의 세트에 비트 라인 전압들의 공통 세트를 인가하기 위한 수단을 포함하는, 비휘발성 메모리 시스템.
  4. 제 3 항에 있어서,
    상기 2-단계 기록 동작을 수행하기 위한 수단은 상기 소거 단계 동안 상기 제어 게이트 라인에 제 1 제어 전압을 인가하고 상기 프로그램 단계 동안 상기 제어 게이트 라인에 제 2 제어 전압을 인가하기 위한 수단을 추가로 포함하고, 상기 제 1 제어 전압은 상기 제 2 전압과 상이한, 비휘발성 메모리 시스템.
  5. 제 4 항에 있어서,
    상기 2-단계 기록 동작을 수행하기 위한 수단은 상기 소거 단계 및 상기 프로그램 단계 동안 상기 워드 라인에 공통 워드 라인 전압을 인가하기 위한 수단을 추가로 포함하는, 비휘발성 메모리 시스템.
  6. 제 5 항에 있어서,
    상기 2-단계 기록 동작을 수행하기 위한 수단은 상기 소거 단계 및 상기 프로그램 단계 동안 상기 소스 선택 라인에 공통 소스 선택 전압을 인가하기 위한 수단을 추가로 포함하는, 비휘발성 메모리 시스템.
  7. 제 2 항에 있어서,
    상기 2-단계 기록 동작을 수행하기 위한 수단은 상기 소거 단계 동안 상기 비휘발성 메모리 셀들의 세트의 제 1 서브세트에 파울러-노르트하임 터널링(Fowler-Nordheim tunneling)을 유도하기 위한 수단, 및 대응하는 프로그램 단계 동안 상기 비휘발성 메모리 셀들의 세트의 제 2 서브세트에 파울러-노르트하임 터널링을 유도하기 위한 수단을 포함하고, 상기 제 1 서브세트(subset) 및 상기 제 2 서브세트는 상호 배타적인, 비휘발성 메모리 시스템.
  8. 제 7 항에 있어서,
    상기 2-단계 기록 동작을 수행하기 위한 수단은 상기 소거 단계 및 상기 대응하는 프로그램 단계 동안 상기 비휘발성 메모리 셀들의 세트의 제 3 서브세트에서 파울러-노르트하임 터널링을 억제하는, 비휘발성 메모리 시스템.
  9. 제 8 항에 있어서,
    상기 제 1 서브세트, 상기 제 2 서브세트 및 상기 제 3 서브세트는 상호 배타적이고, 상기 비휘발성 메모리 셀들의 세트의 비휘발성 메모리 셀들 모두를 포함하는, 비휘발성 메모리 시스템.
  10. 제 1 항에 있어서,
    각 액세스 트랜지스터, 비휘발성 메모리 트랜지스터 및 소스 선택 트랜지스터는 n-채널 디바이스인, 비휘발성 메모리 시스템.
  11. 비휘발성 메모리 시스템을 동작하는 방법에 있어서:
    비트 라인들의 대응하는 세트를 가지는 비휘발성 메모리 셀들의 세트에 대해 2-단계 기록 동작으로서, 소거 단계 및 대응하는 프로그램 단계를 포함하는, 상기 2-단계 기록 동작을 수행하는 단계; 및
    상기 소거 단계 및 상기 대응하는 프로그램 단계 동안 상기 비트 라인들의 세트에 비트 라인 전압들의 공통 세트를 인가하는 단계를 포함하는, 비휘발성 메모리 시스템 동작 방법.
  12. 제 11 항에 있어서,
    상기 소거 단계 동안 상기 비휘발성 메모리 셀들의 세트의 비휘발성 메모리 트랜지스터들의 제어 게이트들에 제 1 제어 전압을 인가하는 단계, 및
    상기 대응하는 프로그램 단계 동안 상기 비휘발성 메모리 셀들의 세트의 비 휘발성 메모리 트랜지스터들의 제어 게이트들에 상기 제 1 제어 전압과 상이한 제 2 제어 전압을 인가하는 단계를 추가로 포함하는, 비휘발성 메모리 시스템 동작 방법.
  13. 제 12 항에 있어서,
    상기 소거 단계 및 상기 대응하는 프로그램 단계 동안 상기 비휘발성 메모리 셀들의 세트의 액세스 트랜지스터들의 게이트들에 공통 워드 라인 전압을 인가하는 단계로서, 상기 액세스 트랜지스터들은 상기 비트 라인들의 세트에 대응하는 비휘발성 메모리 트랜지스터들을 결합시키는, 상기 공통 워드 라인 전압 인가 단계를 추가로 포함하는, 비휘발성 메모리 시스템 동작 방법.
  14. 제 13 항에 있어서,
    상기 소거 단계 및 상기 대응하는 프로그램 단계 동안 상기 비휘발성 메모리 셀들의 세트의 소스 선택 트랜지스터들의 게이트들에 공통 소스 선택 전압을 인가하는 단계로서, 상기 소스 선택 트랜지스터들은 공통 소스에 대응하는 비휘발성 메모리 트랜지스터들을 결합시키는, 상기 공통 소스 선택 전압 인가 단계를 추가로 포함하는, 비휘발성 메모리 시스템 동작 방법.
  15. 제 11 항에 있어서,
    상기 소거 단계 동안 상기 비휘발성 메모리 셀들의 세트의 제 1 서브세트에 파울러-노르트하임 터널링을 유도하는 단계; 및
    상기 대응하는 프로그램 단계 동안 상기 비휘발성 메모리 셀들의 세트의 제 2 서브세트에 파울러-노르트하임 터널링을 유도하는 단계를 추가로 포함하고, 상기 제 1 서브세트 및 상기 제 2 서브세트는 상호 배타적인, 비휘발성 메모리 시스템 동작 방법.
  16. 제 15 항에 있어서,
    상기 소거 단계 및 상기 대응하는 프로그램 단계 동안 상기 비휘발성 메모리 셀들의 세트의 제 3 서브세트에서 파울러-노르트하임 터널링을 억제하는 단계를 추가로 포함하는, 비휘발성 메모리 시스템 동작 방법.
  17. 제 16 항에 있어서,
    상기 제 1 서브세트, 상기 제 2 서브세트 및 상기 제 3 서브세트는 상호 배타적이고, 상기 비휘발성 메모리 셀들의 세트의 비휘발성 메모리 셀들 모두를 포함하는, 비휘발성 메모리 시스템 동작 방법.
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