KR20100013976A - 비휘발성 메모리 소자의 제조 방법 - Google Patents

비휘발성 메모리 소자의 제조 방법 Download PDF

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Abstract

본 발명은 비휘발성 메모리 소자의 제조 방법에 관한 것으로, 제1 영역 및 제1 영역보다 패턴 밀도가 낮은 게이트가 형성되는 제2 영역을 포함하는 반도체 기판이 제공되는 단계와, 상기 반도체 기판상에 터널 절연막, 제1 도전막, 유전체막 , 제2 도전막, 게이트 전극막 및 하드 마스크막을 형성하는 단계와, 상기 하드 마스크막을 패터닝하는 단계와, 패터닝된 상기 하드 마스크막으로 상기 게이트 전극막을 제1 식각하는 단계와, 상기 제1 식각으로 노출된 상기 제2 영역의 상기 제2 도전막 표면에 상기 게이트 전극막보다 식각되는 속도가 느린 버퍼막을 형성하는 단계와, 패터닝된 상기 하드 마스크막으로 상기 게이트 전극막을 제2 식각하되 상기 버퍼막이 함께 식각되는 단계 및 패터닝된 상기 하드 마스크막으로 상기 제2 도전막, 상기 유전체막 및 상기 제1 도전막을 식각하는 단계를 포함하기 때문에, 게이트 패턴 밀도 차이에 의해 게이트 적층막의 식각 속도가 차이나는 문제점을 해결할 수 있다.
플라즈마 산화, 디싱, 게이트 전극막, 게이트 패터닝

Description

비휘발성 메모리 소자의 제조 방법{Method of fabricating non-volatile memory device}
본 발명은 비휘발성 메모리 소자의 제조 방법에 관한 것으로, 특히 게이트 패턴의 밀도와 상관없이 균일한 두께로 게이트 패터닝 공정을 실시할 수 있는 비휘발성 메모리 소자의 제조 방법에 관한 것이다.
일반적으로 반도체 메모리 장치는 휘발성 메모리 소자와 비휘발성 메모리 소자로 구별될 수 있다. 휘발성 메모리 소자는 디램(DRAM: Dynamic Random Access Memory) 및 에스램(SRAM: Static Random Access Memory)과 같이 데이터의 입출력은 빠르지만, 전원이 끊어지면 저장된 데이터를 잃어버리는 메모리 소자이다. 이에 반해, 비휘발성 메모리 소자는 전원이 끊어져도 저장된 데이터를 계속 유지하는 메모리 소자이다.
플래시 메모리 소자는 비휘발성 메모리 소자의 일종으로써, 프로그램(program) 및 소거(erase)가 가능한 이피롬(EPROM: Erasable Programmable Read Only Memory)과, 프로그램 및 소거가 전기적으로 가능한 이이피롬(EEPROM: Electrically Erasable Programmable Read Only Memory)의 장점을 조합하여 개발된 고집적 메모리 소자이다. 여기서, 프로그램이란 데이터를 메모리 셀에 기록(write)하는 동작을 의미하며, 소거란 메모리 셀에 기록된 데이터를 삭제(erase)하는 동작을 의미한다.
이러한 플래시 메모리 소자는 셀의 구조 및 동작 조건에 따라 노아(NOR)형 플래시 메모리와 낸드(NAND)형 플래시 메모리 소자로 구별될 수 있다. 노아형 플래시 메모리 소자는 각각의 메모리 셀 트랜지스터의 드레인이 비트 라인에 연결된다. 따라서 임의의 주소에 대한 프로그램 및 소거가 가능하여 동작 속도가 빠르기 때문에 고속 동작을 요구하는 응용분야에 주로 사용되고 있다. 반면에 낸드형 플래시 메모리 소자는 복수의 메모리 셀 트랜지스터가 직렬로 연결되어 한 개의 스트링(string)을 구성하고 한 개의 스트링이 비트 라인과 공통 소스 라인 사이에 연결된다. 따라서, 드레인 콘택 플러그의 수가 상대적으로 적어 집적도를 높이기가 용이하기 때문에 고용량 데이터 보관을 요구하는 응용 분야에서 주로 사용된다.
낸드형 플래시 메모리 소자는 소스 선택 라인과 드레인 선택 라인 사이에 다수의 워드 라인이 형성된다. 소스 선택 라인 또는 드레인 선택 라인은 다수의 스트링에 각각 포함된 선택 트랜지스터들의 게이트가 서로 연결되어 형성되며, 워드 라인은 메모리 셀 트랜지스터들의 게이트가 서로 연결되어 형성된다. 선택 라인과 워드 라인에는 터널 산화막, 플로팅 게이트, 유전체막 및 콘트롤 게이트가 포함되며, 선택 라인에서는 플로팅 게이트와 콘트롤 게이트가 전기적으로 연결된다.
그런데 워드 라인은 게이트 폭이 좁고 이격된 간격이 협소한 반면에 선택 라인은 워드 라인에 비해 게이트 폭이 넓고 이격된 간격이 넓다. 즉, 워드라인이 형 성되는 영역은 선택 라인이 형성되는 영역에 비해 게이트로 인한 패턴 밀도가 높게 형성된다. 이러한 워드 라인과 선택 라인의 패턴 밀도 차이는 게이트를 형성하기 위한 게이트 패터닝 공정에서 게이트 밀도 차이에 따라 식각 속도가 차이 나는 디싱(dishing) 현상을 유발하여 워드 라인과 선택 라인 형성시 결함 요소를 형성할 수 있다.
본 발명에서는 형성되는 게이트의 패턴 밀도가 서로 다른 영역에서 게이트 패터닝 공정을 실시할 때, 게이트 전극막을 식각할 때 발생하는 식각 속도의 차이를 보상하기 위하여 먼저 노출된 도전막의 표면에 게이트 전극막보다 덜 식각되는 버퍼막을 형성하고 게이트 패터닝 공정을 실시한다.
본 발명의 비휘발성 메모리 소자의 제조 방법은, 제1 영역 및 제1 영역보다 패턴 밀도가 낮은 게이트가 형성되는 제2 영역을 포함하는 반도체 기판이 제공되는 단계와, 상기 반도체 기판상에 터널 절연막, 제1 도전막, 유전체막 , 제2 도전막, 게이트 전극막 및 하드 마스크막을 형성하는 단계와, 상기 하드 마스크막을 패터닝하는 단계와, 패터닝된 상기 하드 마스크막으로 상기 게이트 전극막을 제1 식각하는 단계와, 상기 제1 식각으로 노출된 상기 제2 영역의 상기 제2 도전막 표면에 상기 게이트 전극막보다 식각되는 속도가 느린 버퍼막을 형성하는 단계와, 패터닝된 상기 하드 마스크막으로 상기 게이트 전극막을 제2 식각하되 상기 버퍼막이 함께 식각되는 단계 및 패터닝된 상기 하드 마스크막으로 상기 제2 도전막, 상기 유전체막 및 상기 제1 도전막을 식각하는 단계를 포함하는 특징이 있다.
상기 게이트 전극막은 텅스텐 실리사이드막으로 형성한다. 상기 제1 도전막 또는 상기 제2 도전막은 폴리 실리콘막으로 형성한다. 상기 제1 식각은 NF3 가스, N2 가스 및 Cl2 가스를 혼합한 식각 가스를 사용한다. 상기 버퍼막은 산화막으로 형성한다. 상기 버퍼막은 플라즈마 산화 공정으로 형성한다. 상기 플라즈마 산화 공정은 O2 가스를 10∼30 sccm의 유량으로 공급하고 소스 파워를 300W∼800W로 인가하여 실시한다. 상기 제2 식각은 NF3 가스, N2 가스 및 Cl2 가스를 혼합한 식각 가스를 사용한다. 상기 제2 식각은 NF3 가스, N2 가스, Cl2 가스 및 O2 가스를 혼합한 식각 가스를 사용한다.
본 발명의 다른 측면에 따른 비휘발성 메모리 소자의 제조 방법은, 제1 영역 및 제1 영역보다 패턴 밀도가 낮은 게이트가 형성되는 제2 영역을 포함하는 반도체 기판이 제공되는 단계와, 상기 반도체 기판상에 다수의 적층막, 패턴 밀도에 따라 식각 속도가 달라지는 식각 대상막 및 하드 마스크막을 형성하는 단계와, 상기 하드 마스크막을 패터닝하는 단계와, 패터닝된 상기 하드 마스크막으로 상기 식각 대상막을 제1 식각하는 단계와, 상기 제1 식각으로 노출된 상기 제2 영역의 상기 적층막 표면에 상기 식각 대상막보다 식각되는 속도가 느린 버퍼막을 형성하는 단계와, 패터닝된 상기 하드 마스크막으로 상기 식각 대상막을 제2 식각하되 상기 버퍼막이 함께 식각되는 단계 및 패터닝된 상기 하드 마스크막으로 상기 적층막을 식각하는 단계를 포함하는 특징이 있다.
상기 식각 대상막은 텅스텐 실리사이드막으로 형성한다. 상기 버퍼막은 산화막으로 형성한다.
본 발명의 비휘발성 메모리 소자의 제조 방법에 따르면, 게이트 패턴 밀도 차이에 의해 게이트 적층막의 식각 속도가 차이나는 문제점을 해결할 수 있다. 따라서 게이트 패터닝 공정 중 먼저 식각되는 영역의 반도체 기판이나 소자 분리막이 손상되는 문제점을 해결할 수 있다. 이로써 더욱 신뢰성있는 고성능의 비휘발성 메모리 소자의 제조가 가능하다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다.
그러나, 본 발명은 이하에서 설명하는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다. 또한, 임의의 막이 다른 막 또는 반도체 기판 '상'에 형성된다고 기재된 경우 상기 임의의 막은 상기 다른 막 또는 상기 반도체 기판에 직접 접하여 형성될 수도 있고, 그 사이에 제3의 막이 개재되어 형성될 수도 있다. 또한, 도면에 도시된 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장될 수 있다.
도 2는 본 발명의 일실시예를 설명하기 위한 낸드 플래시 메모리 소자의 SEM(Scanning Electron Microscope) 사진이다.
도 2를 참조하면, 비휘발성 메모리 소자 중 낸드 플래시 메모리 소자는 드레인 선택 라인(DSL)과 소스 선택 라인(SSL) 사이에 다수의 워드 라인(WL)들이 형성된다. 드레인 선택 라인(DSL) 또는 소스 선택 라인(SSL)은 각각 두 개씩 인접하여 형성되며, 드레인 선택 라인(DSL)과 소스 선택 라인(SSL) 사이에 형성되는 워드 라인(WL)은 16개, 32개, 64개 등으로 자유롭게 배치될 수 있다.
드레인 선택 라인(DSL)과 소스 선택 라인(SSL)은 워드 라인(WL)에 비해 게이트의 폭이 넓고 게이트들 사이의 거리가 넓게 형성된다. 즉, 드레인 선택 라인(DSL)과 소스 선택 라인(SSL)이 형성되는 영역은 패턴 밀도가 낮으며 워드 라인(WL)이 형성되는 영역은 패턴 밀도가 높다. 본 발명은 낸드 플래시 메모리 소자와 같이, 반도체 기판상에 패턴 밀도가 높은 영역과 패턴 밀도가 낮은 영역에 동시에 게이트를 형성하는 반도체 소자의 형성 방법에 적용될 수 있으며, 이하에서는 반도체 소자 중 낸드 플래시 소자를 일실시예로 설명하고자 한다.
도 1a 내지 도 1e는 본 발명의 일실시예에 따른 비휘발성 메모리 소자의 제조 방법을 설명하기 위하여 도시한 소자의 단면도이다. 참고로, 본 발명의 도면은 반도체 기판의 소자 분리 영역을 포함하지 않고 반도체 기판의 활성 영역의 단면만 도시한 것이다.
도 1a를 참조하면, 제1 영역(A)과 제2 영역(B)을 포함하는 반도체 기판(102)이 제공된다. 낸드 플래시 메모리소자의 경우 제1 영역(A)에는 워드 라인이 형성되고 제2 영역(B)에는 드레인 선택 라인 또는 소스 선택 라인이 형성될 수 있다. 제2 영역(B)에 형성되는 게이트의 폭은 제1 영역(A)에 형성되는 게이트의 폭에 비해 넓게 형성되며, 제2 영역(B)에 형성되는 게이트들 사이의 거리는 제1 영역(A)에 형성되는 게이트들 사이의 거리에 비해 넓게 형성된다. 즉, 제2 영역(B)에 형성되는 게이트 패턴 밀도는 제1 영역(A)에 형성되는 게이트 패턴 밀도에 비해 낮다.
반도체 기판(102) 상에는 터널 절연막(104)을 형성한다. 터널 절연막(104)은 F/N 터널링(Fowler/Nordheim tunneling) 현상을 통해 전자를 통과시킬 수 있다. 터널 절연막(104)은 산화막으로 형성한다.
터널 절연막(104) 상에는 플로팅 게이트용 제1 도전막(106)을 형성한다. 제1 도전막(106)은 전하를 저장하거나 방출할 수 있다. 따라서, 프로그램 동작시 반도체 기판(102)의 채널 영역의 전자가 터널 절연막(104)을 통과하여 제1 도전막(106)으로 축적될 수 있고, 소거 동작시 제1 도전막(106)에 저장된 전하가 게이트 절연막(104)을 통과하여 반도체 기판(102)으로 방출될 수 있다. 제1 도전막(106)은 폴리 실리콘막으로 형성한다.
그리고, 도면에는 도시하지 않았지만, 반도체 기판(102)의 소자 분리 영역 상부에 형성된 제1 도전막(106)과 터널 절연막(104)을 식각하고 소자 분리 영역의 반도체 기판(102)을 식각하여 트렌치(도시하지 않음)를 형성한다. 그리고 트렌치(도시하지 않음)에 절연물질을 형성하여 활성 영역을 한정하는 소자 분리막(도시하지 않음)을 형성한다.
이후에, 소자 분리막(도시하지 않음)을 포함하는 제1 도전막(106) 상에 유전체막(108)을 형성한다. 유전체막(108)은 하부에 형성된 플로팅 게이트와 상부에 형 성된 콘트롤 게이트를 절연하는 역할을 한다. 유전체막(108)은 산화막, 질화막 및 산화막의 적층 구조인 ONO(Oxide/Nitride/Oxide) 구조의 막으로 형성할 수 있다. 그리고, 도면에는 도시하지 않았지만, 드레인 선택 라인 또는 소스 선택 라인이 형성되는 영역의 유전체막(108) 일부를 제거하는 공정을 실시한다. 이는 드레인 선택 라인 또는 소스 선택 라인에 형성되는 게이트들은 유전체막 상하부의 도전막을 연결하여 게이트를 형성하기 때문이다.
유전체막(108) 상에는 콘트롤 게이트용 제2 도전막(110)을 형성한다. 제2 도전막(110)은 폴리 실리콘막으로 형성한다. 제2 도전막(110) 상에는 게이트 전극막(112)을 형성한다. 게이트 전극막(112)은, 반도체 소자의 크기가 축소되어 점차 좁은 폭으로 형성되는 콘트롤 게이트의 저항을 감소시키기 위하여 형성하며 제2 도전막(110)보다 저항이 낮은 금속 성분의 물질막, 예를 들면 텅스텐 실리사이드(WSix)막으로 형성한다. 이러한 저항 특성을 더욱 향상시키기 위하여 제2 도전막(110)의 두께는 점차 감소하며 게이트 전극막(112)의 두께는 점차 증가하고 있는 추세이다.
게이트 전극막(112) 상에는 게이트 패터닝 공정시 식각 마스크로 사용되는 하드 마스크막(114)이 형성된다.
도 1b를 참조하면, 게이트가 형성될 영역의 하드 마스크막(114) 상에 포토 레지스트 패턴(도시하지 않음)을 형성한다. 그리고 포토 레지스트 패턴(도시하지 않음)을 이용한 식각 공정으로 하드 마스크막(114)을 식각하여 패터닝한다. 그리고, 식각 공정중에 발생한 폴리머(polymer)등을 제거하는 세정 공정을 실시한다. 이때 포토 레지스트 패턴(도시하지 않음)이 함께 제거될 수 있다.
그리고, 하드 마스크막(114)을 이용한 제1 식각 공정으로 게이트 전극막(112)을 식각하여 패터닝한다. 게이트 전극막(112)에 대한 제1 식각 공정은 NF3 가스, N2 가스 및 Cl2 가스를 혼합한 식각 가스를 사용한다.
이때, 게이트 전극막(112)으로 형성된 텅스텐 실리사이드(WSix)막은 디싱(dishing) 현상이 취약한 특성이 있다. 즉, 패턴 밀도가 낮은 제2 영역(B)의 게이트 전극막(112)은 패턴 밀도가 높은 제1 영역(A)의 게이트 전극막(112)에 비해 식각되는 속도가 빠른 디싱 현상이 발생한다. 따라서, 제1 영역(A)에서는 아직 게이트 전극막(112)이 패터닝되지 않은 상태에서 제2 영역(B)에서는 게이트 전극막(112)은 모두 패터닝되어 하부의 제2 도전막(110)이 노출된다. 도 3은 하드 마스크막(114)을 이용한 제1 식각 공정으로 게이트 전극막(112)을 식각하여 패터닝한 본 공정단계를 나타낸 SEM 사진이다.
도 6a 및 도 6b는 종래 기술에 따른 게이트 패터닝 공정으로 형성된 게이트를 나타낸 SEM 사진이다.
전술한 바와 같이 제1 영역(A)과 제2 영역(B) 각각의 게이트 전극막(112)이 식각된 두께가 차이나는 상태에서 계속해서 후속하는 게이트 패터닝 공정을 실시하게 되면, 도 6a와 같이 제2 도전막(110)이 패터닝되는 두께도 차이가 발생하며 이러한 식각 두께 차이는 후속하는 게이트 패터닝 공정에서 유지된다. 이에 따라, 제1 영역(A)에서는 터널 절연막(104)이 노출될 때까지 게이트 패터닝 공정이 실시되 더라도, 제2 영역(B)은 활성 영역에 형성된 터널 절연막(104) 및 반도체 기판(102)이 더욱 식각되어 손상되며 소자 분리 영역에 형성된 소자 분리막 또한 손상되어 소자 분리막의 높이가 낮아질 수 있다(도 6b 참조).
따라서, 본 발명에서는 형성되는 게이트의 패턴 밀도가 서로 다른 제1 영역(A)과 제2 영역(B)에서 게이트 패터닝 공정을 실시할 때 게이트 전극막(112)을 식각할 때 발생하는 식각 속도의 차이를 보상하기 위하여 제2 영역(B)에서 노출된 제2 도전막(110)의 표면에 게이트 전극막(112)보다 덜 식각되는 버퍼막을 형성하여 게이트 전극막(112)을 균일한 두께로 식각할 수 있다. 이를 하기에서 상세히 설명한다.
도 1c를 참조하면, 반도체 기판(102) 상에 대해 플라즈마 산화 공정(plasma oxidation)을 실시하여 제2 영역(B)에 노출된 제2 도전막(110)의 표면에만 버퍼막(110a)으로써 산화막이 형성된다. 이러한 플라즈마 산화 공정은 O2 가스를 10∼30 sccm의 유량으로 공급하고 소스 파워를 300W∼800W로 인가하여 실시한다.
도 1d를 참조하면, 하드 마스크막(114)을 이용한 제2 식각 공정으로 제1 영역(A)에 잔류하는 게이트 전극막(112)을 식각하여 패터닝한다. 이때 제1 영역(A)에서 노출되는 제2 도전막(110)의 일부 및 제2 영역(B)에서 노출된 버퍼막(110a) 및 제2 도전막(110)의 일부가 함께 식각될 수 있다. 게이트 전극막(112)에 대한 제2 식각 공정은 NF3 가스, N2 가스 및 Cl2 가스를 혼합한 식각 가스를 사용하되, 선택적으로 식각 가스에 O2 가스를 더욱 첨가하거나 제1 식각 공정에서 사용된 식각 가 스에 비해 NF3 가스의 부피비를 더욱 증가시켜 사용할 수 있다.
전술한 바와 같이 제2 영역(B)에 형성된 버퍼막(110a)은 게이트 전극막(112)에 비해 식각속도가 낮기 때문에, 게이트 전극막(112)에 대한 제2 식각 공정에서는 제1 영역(A)에서 게이트 전극막(112)이 식각되는 동안 제2 영역(B)에서는 버퍼막(110a)이 식각되면서 제2 도전막(110)이 식각되는 속도를 늦출 수 있다. 따라서, 게이트 전극막(112)을 식각하여 패터닝하는 동안 제1 영역(A)과 제2 영역(B)에서 식각되는 게이트 전극막(112) 및 제2 도전막(110)의 두께를 균일하게 할 수 있다. 도 4는 하드 마스크막(114)을 이용한 제2 식각 공정으로 게이트 전극막(112)을 식각하여 패터닝한 본 공정단계를 나타낸 SEM 사진이다.
도 1e를 참조하면, 하드 마스크막(114)을 이용한 식각 공정으로 제2 도전막(110), 유전체막(108), 제1 도전막(106)을 식각하여 게이트 패터닝 공정을 완료한다. 이때, 전술한 게이트 전극막(112) 식각 공정시 제1 영역(A)과 제2 영역(B)에서 식각되는 두께가 균일하도록 실시하였기 때문에, 게이트 전극막(112) 하부에 형성된 막들을 식각할 때에도 제1 영역(A)과 제2 영역(B)에서 모두 균일한 두께로 식각될 수 있다. 따라서 제1 영역(A)의 액티브 영역에 형성된 터널 절연막(104)이나 반도체 기판(102)이 손상되거나 소자 분리 영역에 형성된 소자분리막이 손상되는 문제점을 방지할 수 있다. 도 5는 게이트 패터닝 공정을 완료한 본 공정단계를 나타낸 SEM 사진으로, 제1 영역(A)과 제2 영역(B)에 형성된 소자 분리막의 높이는 모두 균일하게 형성되었음을 알 수 있다.
도 1a 내지 도 1e는 본 발명의 일실시예에 따른 비휘발성 메모리 소자의 제조 방법을 설명하기 위하여 도시한 소자의 단면도이다.
도 2는 본 발명의 일실시예를 설명하기 위한 낸드 플래시 메모리 소자의 SEM(Scanning Electron Microscope) 사진이다.
도 3은 하드 마스크막을 이용한 제1 식각 공정으로 게이트 전극막을 식각하여 패터닝한 본 공정단계를 나타낸 SEM 사진이다.
도 4는 하드 마스크막을 이용한 제2 식각 공정으로 게이트 전극막(을 식각하여 패터닝한 본 공정단계를 나타낸 SEM 사진이다.
도 5는 게이트 패터닝 공정을 완료한 본 공정단계를 나타낸 SEM 사진이다.
도 6a 및 도 6b는 종래 기술에 따른 게이트 패터닝 공정으로 형성된 게이트를 나타낸 SEM 사진이다.
<도면의 주요 부분에 대한 부호 설명>
102 : 반도체 기판 104 : 터널 절연막
106 : 제1 도전막 108 : 유전체막
110 : 제2 도전막 112 : 게이트 전극막
114 : 하드 마스크막

Claims (12)

  1. 제1 영역 및 제1 영역보다 패턴 밀도가 낮은 게이트가 형성되는 제2 영역을 포함하는 반도체 기판이 제공되는 단계;
    상기 반도체 기판상에 터널 절연막, 제1 도전막, 유전체막 , 제2 도전막, 게이트 전극막 및 하드 마스크막을 형성하는 단계;
    상기 하드 마스크막을 패터닝하는 단계;
    패터닝된 상기 하드 마스크막으로 상기 게이트 전극막을 제1 식각하는 단계;
    상기 제1 식각으로 노출된 상기 제2 영역의 상기 제2 도전막 표면에 상기 게이트 전극막보다 식각되는 속도가 느린 버퍼막을 형성하는 단계;
    패터닝된 상기 하드 마스크막으로 상기 게이트 전극막을 제2 식각하되 상기 버퍼막이 함께 식각되는 단계; 및
    패터닝된 상기 하드 마스크막으로 상기 제2 도전막, 상기 유전체막 및 상기 제1 도전막을 식각하는 단계를 포함하는 비휘발성 메모리 소자의 제조 방법.
  2. 제1항에 있어서,
    상기 게이트 전극막은 텅스텐 실리사이드막으로 형성하는 비휘발성 메모리 소자의 제조 방법.
  3. 제1항에 있어서,
    상기 제1 도전막 또는 상기 제2 도전막은 폴리 실리콘막으로 형성하는 비휘발성 메모리 소자의 제조 방법.
  4. 제1항에 있어서,
    상기 제1 식각은 NF3 가스, N2 가스 및 Cl2 가스를 혼합한 식각 가스를 사용하는 비휘발성 메모리 소자의 제조 방법.
  5. 제1항에 있어서,
    상기 버퍼막은 산화막으로 형성하는 비휘발성 메모리 소자의 제조 방법.
  6. 제1항에 있어서,
    상기 버퍼막은 플라즈마 산화 공정으로 형성하는 비휘발성 메모리 소자의 제조 방법.
  7. 제6항에 있어서,
    상기 플라즈마 산화 공정은 O2 가스를 10∼30 sccm의 유량으로 공급하고 소스 파워를 300W∼800W로 인가하여 실시하는 비휘발성 메모리 소자의 제조 방법.
  8. 제1항에 있어서,
    상기 제2 식각은 NF3 가스, N2 가스 및 Cl2 가스를 혼합한 식각 가스를 사용하는 비휘발성 메모리 소자의 제조 방법.
  9. 제1항에 있어서,
    상기 제2 식각은 NF3 가스, N2 가스, Cl2 가스 및 O2 가스를 혼합한 식각 가스를 사용하는 비휘발성 메모리 소자의 제조 방법.
  10. 제1 영역 및 제1 영역보다 패턴 밀도가 낮은 게이트가 형성되는 제2 영역을 포함하는 반도체 기판이 제공되는 단계;
    상기 반도체 기판상에 다수의 적층막, 패턴 밀도에 따라 식각 속도가 달라지 는 식각 대상막 및 하드 마스크막을 형성하는 단계;
    상기 하드 마스크막을 패터닝하는 단계;
    패터닝된 상기 하드 마스크막으로 상기 식각 대상막을 제1 식각하는 단계;
    상기 제1 식각으로 노출된 상기 제2 영역의 상기 적층막 표면에 상기 식각 대상막보다 식각되는 속도가 느린 버퍼막을 형성하는 단계;
    패터닝된 상기 하드 마스크막으로 상기 식각 대상막을 제2 식각하되 과 상기 버퍼막이 함께 식각되는 단계; 및
    패터닝된 상기 하드 마스크막으로 상기 적층막을 식각하는 단계를 포함하는 비휘발성 메모리 소자의 제조 방법.
  11. 제10항에 있어서,
    상기 식각 대상막은 텅스텐 실리사이드막으로 형성하는 비휘발성 메모리 소자의 제조 방법.
  12. 제10항에 있어서,
    상기 버퍼막은 산화막으로 형성하는 비휘발성 메모리 소자의 제조 방법.
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