KR20100011310A - Method for fabricating semiconductor device - Google Patents

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Abstract

PURPOSE: A method for fabricating a semiconductor device is provided to secure the reliability and stability of the semiconductor device by filing a channel with a gap filler. CONSTITUTION: A pad layer pattern(32) is formed on a substrate(31) in which a cell region and a peripheral circuit area are divided. The substrate of the cell region is etched with the pad layer and an etch barrier and a plurality of first trenches(33) are formed. A gap filler film(34) is formed to fill first trench. A photoresist pattern is formed on the gap filler film. The substrate of the peripheral circuit area is etched with a photoresist pattern as a barrier rip. The gap filler film is formed through spin coating a polymer including a carbon and carbon film.

Description

반도체 소자 제조 방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}Semiconductor device manufacturing method {METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}

본 발명은 반도체 소자의 제조 기술에 관한 것으로, 특히 소자분리막을 포함하는 반도체 소자 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a technology for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device including a device isolation film.

반도체 소자는 셀 지역과 주변회로 지역으로 나뉘며, 각 지역에 형성되는 소자분리막의 면적차이 때문에, 주변회로 지역보다 먼저 셀 지역에 소자분리용 트렌치를 형성하고 있다.The semiconductor device is divided into a cell region and a peripheral circuit region, and a trench for forming an element isolation is formed in the cell region before the peripheral circuit region because of the area difference between the device isolation layers formed in each region.

도 1a 및 도 1b는 종래기술에 따른 반도체 소자의 제조 방법을 나타낸 공정단면도이다.1A and 1B are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the prior art.

도 1a에 도시된 바와 같이, 기판(11)상에 패드층 패턴(12)을 형성하고, 이를 식각장벽으로 셀 지역에만 기판(11)을 부준적으로 식각하여 복수의 제1트렌치(13)를 형성한다. 이로써, 셀 지역에 활성영역(14)이 정의된다. 이어서, 주변회로 지역에 트렌치를 형성하기 위해 기판(11)의 전면에 유기 바텀 반사방지막(15, Organic Bottom Anti Reflect Coating layer)을 코팅한다.As shown in FIG. 1A, the pad layer pattern 12 is formed on the substrate 11, and the substrate 11 is etched by only etching the cell 11 in the cell region with an etch barrier, thereby forming the plurality of first trenches 13. Form. This defines an active region 14 in the cell region. Subsequently, an organic bottom anti-reflective coating layer 15 is coated on the entire surface of the substrate 11 to form trenches in the peripheral circuit area.

도 1b에 도시된 바와 같이, 반사방지막(15) 상에 주변회로 지역이 부분적으 로 개방된 포토레지스트 패턴(16)을 형성한 후, 이를 식각장벽으로 패드층 패턴(12)과 기판(11)을 식각하여 복수의 제2트렌치(17)를 형성한다.As shown in FIG. 1B, after forming the photoresist pattern 16 having the peripheral circuit area partially open on the anti-reflection film 15, the pad layer pattern 12 and the substrate 11 are formed as etch barriers. Is etched to form a plurality of second trenches 17.

그러나, 종래기술의 경우, 반도체 소자의 집적도가 높아짐에 따라 제1트렌치(13)의 폭이 감소하고 있으며, 이에 따라 제2트렌치(17) 형성 도중에, 제1트렌치(13)에 반사방지막(14)이 채워지는 양이 차별되고, 이후 반사방지막(14)의 베이킹(baking)시 솔벤트(solvent)가 기화되는 정도 차에 의해 활성영역(14A)이 쓰러지는 리닝(leaning)현상이 발생한다. 즉, 채워지는 양에 따라 활성영역(14)에 인가하는 표면장력 차가 발생하고, 이 표면장력 차는 적게 채워진 곳에서 많이 채워진 방향으로 힘을 인가한다. 결과적으로 활성영역(14A)이 쓰러진다. 이때, 반사방지막(14)이 제1트렌치(13)에 채워지는 양이 차별되는 이유는, 반사방지막(14)이 주변회로 지역의 기판(11) 표면에 얇은 두께로 증착하기 때문이다. 그리고, 만약 반사방지막(14)의 두께를 증가시킬 경우, 후속 식각 공정에서 패턴이 불균일해지고, 물질적 낭비가 발생할 것이다.However, in the related art, the width of the first trenches 13 decreases as the degree of integration of semiconductor devices increases, so that the anti-reflection film 14 may be formed in the first trenches 13 during the formation of the second trenches 17. ), And the amount of filling is different. Then, the baking phenomenon occurs in which the active region 14A collapses due to a difference in the degree of solvent vaporization during baking of the antireflection film 14. That is, a difference in surface tension applied to the active region 14 occurs according to the amount of filling, and the difference in surface tension is applied in the direction of the filling in the place where the filling is small. As a result, the active region 14A falls down. In this case, the amount of antireflection film 14 filling the first trench 13 is different because the antireflection film 14 is deposited on the surface of the substrate 11 in the peripheral circuit region in a thin thickness. And, if the thickness of the anti-reflection film 14 is increased, the pattern will be uneven in the subsequent etching process and material waste will occur.

도 2a 및 도 2b는 셀 영역에서 발생된 활성영역(14A)의 리닝현상을 촬영한 전자현미경 사진으로, 이들을 참조하면, 활성영역(14A)이 쓰러진 것을 확인할 수 있으며, 이에 따라 소자분리막 간의 선폭 차이가 발생된 것을 확인할 수 있다.2A and 2B are electron micrographs photographing a phenomenon in which the active region 14A is generated in the cell region. Referring to these, it can be seen that the active region 14A has collapsed. It can be seen that is generated.

이와 같은 활성영역(14A)의 리닝현상은 반도체 소자의 신뢰성 및 안정성을 저하시키는 요인으로 작용하는바, 이를 개선할 필요성이 제기되고 있다.Such a phenomenon of lining of the active region 14A acts as a factor that lowers the reliability and stability of the semiconductor device. Therefore, there is a need for improvement.

본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 셀 영역의 트렌치에 채워지는 반사방지막 양의 차이에 따라 발생되는 셀 영역의 활성영역 리닝현상을 방지할 수 있는 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.The present invention has been proposed to solve the above problems of the prior art, a method of manufacturing a semiconductor device capable of preventing the active region lining phenomenon of the cell region caused by the difference in the amount of the anti-reflection film to fill the trench of the cell region. The purpose is to provide.

상기의 목적을 달성하기 위한 본 발명의 반도체 소자 제조 방법은 셀 지역과 주변회로 지역이 구분된 기판상에 패드층 패턴을 형성하는 단계, 상기 패드층 패턴을 식각장벽으로 상기 셀 지역의 상기 기판을 식각하여 복수의 제1트렌치를 형성하는 단계, 상기 제1트렌치를 채우는 갭필막을 형성하는 단계, 상기 갭필막 상에 포토레지스트 패턴을 형성하는 단계 및 상기 포토레지스트 패턴을 식각장벽으로 상기 주변회로 지역의 상기 기판을 식각하여 복수의 제2트렌치를 형성하는 단계를 포함한다.The semiconductor device manufacturing method of the present invention for achieving the above object is to form a pad layer pattern on a substrate divided into a cell region and a peripheral circuit region, the pad layer pattern to the substrate of the cell region with an etch barrier Etching to form a plurality of first trenches, forming a gap fill layer filling the first trenches, forming a photoresist pattern on the gap fill layer, and forming a photoresist pattern on the gap fill layer in the peripheral circuit region using an etch barrier. Etching the substrate to form a plurality of second trenches.

상술한 바와 같은 과제 해결 수단을 바탕으로 하는 본 발명은 갭필 특성이 우수한 갭필막을 이용하여 셀 영역의 트렌치를 충분히 채움으로써, 그리고 휘발성 유기물을 사용하지 않음으로써, 활성영역의 리닝현상을 방지한다.The present invention based on the above-mentioned means for solving the problem, by using a gap fill film excellent in gap fill characteristics to sufficiently fill the trench in the cell region, and by not using a volatile organic material, to prevent the phenomenon of the lining of the active region.

따라서, 반도체 소자의 신뢰성 및 안정성을 확보할 수 있으며, 나아가 반도체 소자의 수율을 증가시킬 수 있다.Therefore, it is possible to secure the reliability and stability of the semiconductor device, and further increase the yield of the semiconductor device.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위해 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention.

도 3a 내지 도 3d는 본 발명의 실시예에 따른 소자분리막의 제조 방법을 나타낸 공정 단면도이다.3A to 3D are cross-sectional views illustrating a method of manufacturing a device isolation film according to an embodiment of the present invention.

도 3a에 도시된 바와 같이, 셀 지역과 주변회로 지역이 구분된 기판(31) 상에 복수의 개방영역을 갖는 패드층 패턴(32)을 형성한다. 이때, 개방영역은 셀 지역에만 부분적으로 형성되며, 소자분리 영역을 정의하기 위한 영역에 해당한다.As shown in FIG. 3A, a pad layer pattern 32 having a plurality of open areas is formed on the substrate 31 in which the cell area and the peripheral circuit area are divided. In this case, the open area is partially formed only in the cell area, and corresponds to an area for defining the device isolation area.

그리고, 패드층 패턴(32)은 패드산화막과 패드질화막의 적층구조를 갖는다. 여기서, 패드질화막은 후속 식각 공정에서 식각장벽으로 작용하며, 후속 평탄화 공정에서 연마 정지막으로 작용한다. 그리고, 패드산화막은 패드질화막과 기판(31)과의 박막 스트레스(film stress)를 완충하는 박막으로 작용한다.The pad layer pattern 32 has a lamination structure of a pad oxide film and a pad nitride film. Here, the pad nitride film serves as an etch barrier in a subsequent etching process and serves as a polishing stop film in a subsequent planarization process. The pad oxide film serves as a thin film that buffers the thin film stress between the pad nitride film and the substrate 31.

이어서, 패드층 패턴(32)을 식각장벽으로 셀 지역의 기판(31)을 식각하여 복수의 제1트렌치(33)를 형성한다.Subsequently, the plurality of first trenches 33 are formed by etching the substrate 31 in the cell region using the pad layer pattern 32 as an etch barrier.

도 3b에 도시된 바와 같이, 제1트렌치(33)를 매립하는 갭필(gap fill)막(34)을 형성한다.As shown in FIG. 3B, a gap fill film 34 filling the first trench 33 is formed.

갭필막(34)은 제1트렌치(33)만을 매립할 수 있으며, 나아가 제1트렌치(34)를 채우면서 패드층 패턴(32) 상에도 형성될 수 있다. 만약 패드층 패턴(32) 상에 도 갭필막(34)을 형성할 경우, 이후 진행하는 식각공정에서 또 하나의 하드마스크막으로 이용된다.The gap fill layer 34 may fill only the first trench 33, and may also be formed on the pad layer pattern 32 while filling the first trench 34. If the gap fill layer 34 is also formed on the pad layer pattern 32, the gap fill layer 34 is used as another hard mask layer in the subsequent etching process.

이하 실시예에서는 제1트렌치(34)를 채우고, 패드층 패턴(32) 상에도 형성된 갭필막(34)으로 설명한다. 이때 갭필막(34)은 4000~5000Å의 두께로 형성한다.In the following embodiment, the first trench 34 is filled with the gap fill layer 34 formed on the pad layer pattern 32. At this time, the gap fill film 34 is formed to a thickness of 4000 ~ 5000Å.

또한, 갭핑막(34) 표면은 평탄화되는 것이 바람직하다. 그리고, 갭필막(34)은 종횡비가 높은 제1트렌치(33)에 매립되어야 하는바, 스핀코팅 (spin on coating) 방식으로 형성하며, 물질로는 카본막 또는 카본이 다량 함유된 폴리머(carbon-rich polymer)를 사용한다.In addition, the surface of the gapping film 34 is preferably flattened. In addition, the gap fill layer 34 should be embedded in the first trench 33 having a high aspect ratio. The gap fill layer 34 may be formed by a spin on coating method, and the carbon layer may include a carbon film or a polymer containing a large amount of carbon. rich polymer).

이렇게, 제1트렌치(33)에 갭필막(34)을 매립할 경우, 후속 반사방지막 형성시, 제1트렌치(33) 내에 반사방지막이 매립되지 않아서, 제1트렌치(33)에 의해 정의되는 활성영역의 리닝현상을 방지할 수 있다.Thus, when the gap fill film 34 is embedded in the first trench 33, the anti-reflection film is not embedded in the first trench 33 when the anti-reflection film is formed, and thus the active defined by the first trench 33 is defined. The phenomenon of lining of the area can be prevented.

도 3c에 도시된 바와 같이, 갭필막(34)이 형성된 기판상에 실리콘 함유 카본 폴리머층(35)을 형성한다.As shown in FIG. 3C, the silicon-containing carbon polymer layer 35 is formed on the substrate on which the gap fill film 34 is formed.

실리콘 함유 카본 폴리머층(35)은 반사반지막(Organic Bottom Anti Reflect Coating)의 역할과 하드마스크막으로서의 역할(pattern transfer property)을 동시에 수행할 수 있는 박막을 의미한다. 그리고, 실리콘 함유 카본 폴리머층(35)은 100~200Å의 두께로 형성한다.The silicon-containing carbon polymer layer 35 refers to a thin film capable of simultaneously performing a role of an organic bottom anti reflect coating and a role of a pattern transfer property as a hard mask film. The silicon-containing carbon polymer layer 35 is formed to a thickness of 100 to 200 GPa.

이어서, 실리콘 함유 카본 폴리머층(35) 상에 포토레지스트 패턴(36)을 형성 한다.Next, the photoresist pattern 36 is formed on the silicon-containing carbon polymer layer 35.

포토레지스트 패턴(36)은 주변회로 지역에 소자분리용 트렌치를 형성하기 위해 형성되는바, 트렌치가 형성된 부분과 중첩되어 복수의 개방영역이 형성된다.The photoresist pattern 36 is formed to form a device isolation trench in the peripheral circuit region, and overlaps with the portion where the trench is formed to form a plurality of open regions.

도 3d에 도시된 바와 같이, 포토레지스트 패턴(36)을 식각장벽으로 실리콘 함유 카본 폴리머층(35), 갭필막(34), 패드층 패턴(32) 및 기판(31)을 식각하여 복수의 제2트렌치(37)를 형성한다.As shown in FIG. 3D, the silicon-containing carbon polymer layer 35, the gap fill layer 34, the pad layer pattern 32, and the substrate 31 are etched using the photoresist pattern 36 as an etch barrier. Two trenches 37 are formed.

이어서, O2 플라즈마를 이용하여 포토레지스트 패턴(36)을 스트립(strip)한 후, 세정(cleanning) 공정을 진행하여 식각 부산물들을 제거한다. 이어서, 실리콘 함유 카본 폴리머층(35) 및 갭필막(34)을 제거한 후, 제1트렌치(33)와 제2트렌치(37)에 소자분리막을 매립한다.Subsequently, after stripping the photoresist pattern 36 using an O 2 plasma, the etching process is removed by performing a cleaning process. Subsequently, after removing the silicon-containing carbon polymer layer 35 and the gap fill film 34, the device isolation film is buried in the first trench 33 and the second trench 37.

또는, 포토레지스트 패턴(36), 실리콘 함유 카본 폴리머층(35) 및 갭필막(34)을 O2 플라즈마 스트립으로 동시에 제거할 수도 있다.Alternatively, the photoresist pattern 36, the silicon-containing carbon polymer layer 35, and the gap fill film 34 may be simultaneously removed with an O 2 plasma strip.

전술한 바와 같은 본 발명의 실시예는, 제1트렌치(33)에 갭필막(34)을 완전히 매립시키며, 이후 실리콘 함유 카본 폴리머층(35)을 이용하여 제2트렌치(37)를 형성한다. In the embodiment of the present invention as described above, the gap fill layer 34 is completely embedded in the first trench 33, and then the second trench 37 is formed using the silicon-containing carbon polymer layer 35.

이 경우, 갭필막(34)에 의해 제1트렌치(33) 내 표면장력 차는 발생하지 않아서 활성영역의 리닝현상은 방지된다.In this case, the gap between the surface tension in the first trenches 33 does not occur by the gap fill film 34, so that the phenomenon of lining of the active region is prevented.

또한, 실리콘 함유 카본 폴리머층(35)을 이용하기 때문에 갭필막(34)을 식각하기 위한 별도의 하드마스크막과 반사방지막의 형성 공정을 생략한다.In addition, since the silicon-containing carbon polymer layer 35 is used, a separate hard mask film and an anti-reflection film forming process for etching the gap fill film 34 are omitted.

또한, 갭필막(34)과 실리콘 함유 카본 폴리머층(35) 및 포토레지스트 패턴(36)을 모두 동일 트랙(track) 장비 내에서 형성할 수 있기 때문에 공정의 단순화를 꾀할 수 있다. 따라서, 투자절감을 통한 경제적 효과를 얻을 수 있다.In addition, since the gap fill film 34, the silicon-containing carbon polymer layer 35, and the photoresist pattern 36 can all be formed in the same track equipment, the process can be simplified. Therefore, economic effects can be obtained through investment reduction.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes are possible in the art without departing from the technical spirit of the present invention. It will be clear to those of ordinary knowledge.

도 1a 및 도 1b는 종래기술에 따른 반도체 소자의 제조 방법을 나타낸 공정단면도.1A and 1B are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the prior art.

도 2a 및 도 2b는 활성영역(14A)의 리닝현상을 촬영한 전자현미경 사진.2A and 2B are electron micrographs photographing the lining phenomenon of the active region 14A.

도 3a 내지 도 3d는 본 발명의 실시예에 따른 소자분리막의 제조 방법을 나타낸 공정 단면도.3A to 3D are cross-sectional views illustrating a method of manufacturing a device isolation film according to an embodiment of the present invention.

* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

31 : 기판 32 : 패드층 패턴31 substrate 32 pad layer pattern

33 : 제1트렌치 34 : 갭필막33: first trench 34: gap fill film

35 : 실리콘 함유 카본 폴리머층 36 : 포토레지스트 패턴35 silicon-containing carbon polymer layer 36 photoresist pattern

37 : 제2트렌치37: second trench

Claims (6)

셀 지역과 주변회로 지역이 구분된 기판상에 패드층 패턴을 형성하는 단계;Forming a pad layer pattern on the substrate in which the cell region and the peripheral circuit region are separated; 상기 패드층 패턴을 식각장벽으로 상기 셀 지역의 상기 기판을 식각하여 복수의 제1트렌치를 형성하는 단계;Etching the substrate in the cell area using the pad layer pattern as an etch barrier to form a plurality of first trenches; 상기 제1트렌치를 채우는 갭필막을 형성하는 단계;Forming a gap fill layer filling the first trench; 상기 갭필막 상에 포토레지스트 패턴을 형성하는 단계; 및Forming a photoresist pattern on the gap fill layer; And 상기 포토레지스트 패턴을 식각장벽으로 상기 주변회로 지역의 상기 기판을 식각하여 복수의 제2트렌치를 형성하는 단계Etching the substrate in the peripheral circuit region using the photoresist pattern as an etch barrier to form a plurality of second trenches 를 포함하는 반도체 소자 제조 방법.Semiconductor device manufacturing method comprising a. 제1항에 있어서,The method of claim 1, 상기 갭필막은 카본막 또는 카본이 다량 함유된 폴리머를 스핀코팅 방식으로 형성하는 반도체 소자 제조 방법.The gap fill film is a semiconductor device manufacturing method for forming a carbon film or a polymer containing a large amount of carbon by spin coating method. 제1항에 있어서,The method of claim 1, 상기 갭필막은 제1트렌치를 채울 뿐만 아니라, 상기 패드층 패턴 상에도 표면이 평탄화된 상태로 형성되는 반도체 소자 제조 방법.The gap fill layer not only fills the first trench, but also has a flat surface on the pad layer pattern. 제1항에 있어서,The method of claim 1, 상기 갭필막을 형성한 후, 상기 갭필막 상에 실리콘 함유 카본 폴리머층을 하드마스크막으로서 형성하는 단계를 더 포함하는 반도체 소자 제조 방법.And forming a silicon-containing carbon polymer layer as a hard mask film on the gap fill film after forming the gap fill film. 제4항에 있어서,The method of claim 4, wherein 상기 갭필막과 상기 실리콘 함유 카본 폴리머층 및 상기 포토레지스트 패턴은 동일 트랙 장비 내에서 형성하는 반도체 소자 제조 방법.The gap fill film, the silicon-containing carbon polymer layer and the photoresist pattern are formed in the same track equipment. 제4항에 있어서,The method of claim 4, wherein 상기 제2트랜치를 형성하는 단계 이후에,After forming the second trench, 상기 포토레지스트 패턴, 상기 실리콘 함유 카본 폴리머층 및 상기 갭필막을 O2 플라즈마 스트립으로 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.And removing the photoresist pattern, the silicon-containing carbon polymer layer, and the gap fill film with an O 2 plasma strip.
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