KR20090122693A - Method of forming isolation layer for semiconductor device - Google Patents

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Abstract

PURPOSE: A method of forming an isolation layer for a semiconductor device is provided to prevent the deterioration of an electrical characteristic of the semiconductor device by making etching speed of an antireflection film and an isolation layer the same or etching them under same etch conditions. CONSTITUTION: In a method of forming an isolation layer for a semiconductor device, a trench(Tc) is formed in a semiconductor substrate(100). The inside of the trench is filled with an insulating layer(102a), and the mobility reflection barrier layer(110a) is formed on the top of the semiconductor substrate including the insulating layer. A reflection barrier layer and insulating layer is etched in first. The insulating layer is formed with a flow dielectric(108a) and is formed with an SOD(spin on dielectric) film.

Description

반도체 소자의 소자 분리막 형성 방법{Method of forming isolation layer for semiconductor device}Method of forming isolation layer for semiconductor device

본 발명은 반도체 소자의 소자 분리막 형성 방법에 관한 것으로, 특히 셀 영역에 형성하는 소자 분리막의 높이를 균일하게 형성하기 위한 반도체 소자의 소자 분리막 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming a device isolation film of a semiconductor device, and more particularly to a method of forming a device isolation film of a semiconductor device for uniformly forming a height of a device isolation film formed in a cell region.

반도체 소자는 데이터가 저장되는 셀 영역과 구동전압을 전달하는 주변회로 영역을 포함한다. 플래시 소자(flash device)를 예를 들어 설명하면 다음과 같다.The semiconductor device includes a cell region in which data is stored and a peripheral circuit region in which a driving voltage is transferred. A flash device is described as an example.

플래시 소자의 셀 영역에 형성되는 소자 분리막용 트렌치의 폭은 주변회로 영역에 형성되는 소자 분리막용 트렌치의 폭보다 좁게 형성된다. 이는, 사용되는 전압 레벨의 차이에 따라 전기적 특성 열화를 방지하기 위하여 서로 다른 폭으로 형성한다.The width of the device isolation film trench formed in the cell region of the flash device is smaller than the width of the device isolation film trench formed in the peripheral circuit region. It is formed in different widths in order to prevent deterioration of electrical characteristics according to the difference in the voltage level used.

한편, 플래시 소자의 집적도가 증가함에 따라 트렌이의 폭 또한 좁아지고 있으며, 이에 따라 트렌치의 종횡비(aspect ratio)가 증가하고 있다. 트렌치의 종횡 비가 증가하면 트렌치의 내부를 채우기 위한 갭필(gap-fill) 공정 또한 점차 어려워지기 때문에, 최근에는 갭필 공정을 용이하게 수행하기 위하여 소자 분리막용 절연막을 유동성 절연물질로 사용하기도 한다. 예를 들면, 유동성 절연물질은 SOD(spin on dielectric)막으로 형성할 수 있다. 하지만, 유동성 절연물질을 형성한 후에는 유동성의 막질을 고형화하기 위하여 열처리 공정을 수행해야 한다. 이때, 유동성 절연물질로부터 부산물이 빠져나가면서 막의 밀도가 저하될 수 있다. On the other hand, as the integration degree of the flash device increases, the width of the trench is also narrowed, and accordingly, the aspect ratio of the trench is increased. As the aspect ratio of the trench increases, a gap-fill process for filling the inside of the trench also becomes more difficult. In recent years, an insulating film for a device isolation layer is also used as a fluid insulating material to facilitate the gap-fill process. For example, the flowable insulating material may be formed of a spin on dielectric (SOD) film. However, after forming the flowable insulating material, a heat treatment process must be performed to solidify the flowable film quality. At this time, as the by-product is released from the flowable insulating material, the density of the film may be reduced.

특히, 트렌치를 형성하는 공정시 마스크로 사용한 소자분리 마스크 패턴을 제거하는 공정에서, 소자 분리막의 일부도 동시에 식각되어 각각의 트렌치의 내부에 채워진 소자 분리막의 높이가 서로 달라져 단차를 유발할 수 있다. 이러한 단차는 후속 소자 분리막의 EFH(effective field oxide height)를 조절하는 공정에서도 그대로 전사되어 반도체 소자의 전기적 특성이 열화될 수가 있다.In particular, in the process of removing the device isolation mask pattern used as a mask during the process of forming the trench, a portion of the device isolation layer may also be etched at the same time so that the heights of the device isolation layers filled in the respective trenches may be different from each other to cause a step. Such a step may be transferred as it is in the process of controlling the effective field oxide height (EFH) of the subsequent device isolation layer, thereby deteriorating electrical characteristics of the semiconductor device.

본 발명이 해결하고자 하는 과제는, 유동성 반사 방지막을 사용하여 소자 분리막 간에 발생한 단차가 반사 방지막의 표면에 전사되지 않도록 한 후, 반사 방지막과 소자 분리막의 식각 속도가 동일하거나 유사한 식각 조건으로 식각 공정을 수행함으로써 소자 분리막의 최종 높이를 균일하게 형성할 수 있다. The problem to be solved by the present invention is to prevent the step difference between the device isolation film is transferred to the surface of the anti-reflection film by using a fluid anti-reflection film, and then the etching process is performed under the same or similar etching conditions of the etching rate of the anti-reflection film and the device isolation film. By performing this, the final height of the device isolation film can be uniformly formed.

본 발명의 일 실시 예에 따른 반도체 소자의 소자 분리막 형성 방법은, 반도체 기판에 트렌치들을 형성한다. 트렌치들의 내부를 절연막으로 채운다. 절연막의 높이를 낮춘다. 절연막을 포함한 반도체 기판의 상부에 유동성 반사 방지막을 형성한다. 반사 방지막 및 절연막을 식각하는 제1 식각 공정을 실시하는 단계를 포함하는 반도체 소자의 소자 분리막 형성 방법으로 이루어진다. In the method of forming a device isolation layer of a semiconductor device according to an embodiment of the present disclosure, trenches are formed in a semiconductor substrate. Fill the trenches with insulating film. Lower the height of the insulating film. A flowable antireflection film is formed on the semiconductor substrate including the insulating film. A method of forming a device isolation film of a semiconductor device, the method including performing a first etching process of etching an anti-reflection film and an insulating film.

절연막은 유동성 절연막으로 형성하며, 절연막은 SOD(spin on dielectric)막으로 형성한다. The insulating film is formed of a fluid insulating film, and the insulating film is formed of a spin on dielectric (SOD) film.

제1 식각 공정은, 반사 방지막과 절연막의 식각 속도 비를 1:0.8 내지 1.2로 실시한다. In the first etching process, an etching rate ratio between the antireflection film and the insulating film is performed at 1: 0.8 to 1.2.

제1 식각 공정을 실시하는 단계 이후에, 셀 영역의 절연막이 모두 노출되면, 절연막의 상부 프로파일(profile)을 "U" 형태로 형성하기 위한 제2 식각 공정을 실시하는 단계를 더 포함한다. After performing the first etching process, if all of the insulating films of the cell region are exposed, the method may further include performing a second etching process for forming an upper profile of the insulating film in a “U” shape.

제2 식각 공정은 건식 식각 공정으로 실시하며, 건식 식각 공정은 CF4 가스 및 CHF3 가스의 혼합가스를 사용한다. 이때, CF4 가스 및 CHF3 가스는 1:10 내지 20의 혼합비로 혼합하여 사용한다. 또한, 제2 식각 공정을 실시한 이후에 세정 공정을 수행하는 단계를 더 포함한다. The second etching process is performed by a dry etching process, and the dry etching process uses a mixed gas of CF 4 gas and CHF 3 gas. At this time, CF 4 gas and CHF 3 gas is used by mixing in a mixing ratio of 1:10 to 20. The method may further include performing a cleaning process after performing the second etching process.

본 발명의 다른 실시 예에 따른 반도체 소자의 소자 분리막 형성 방법은, 반도체 기판 상에 게이트 절연막, 도전막 및 소자분리 마스크 패턴을 형성한다. 소자분리 마스크 패턴에 따라 도전막 및 게이트 절연막을 패터닝하고, 노출된 반도체 기판을 식각하여 트렌치를 형성한다. 트렌치의 내부를 절연막으로 채운다. 소자분리 마스크 패턴을 제거한다. 절연막 및 도전막의 상부에 유동성 반사 방지막을 형성한다. 유동성 반사 방지막 및 절연막을 순차적으로 식각하는 단계를 포함하는 반도체 소자의 소자 분리막 형성 방법으로 이루어진다. In the method of forming a device isolation layer of a semiconductor device according to another exemplary embodiment of the present disclosure, a gate insulating layer, a conductive layer, and a device isolation mask pattern are formed on a semiconductor substrate. The conductive and gate insulating layers are patterned according to the device isolation mask pattern, and the exposed semiconductor substrate is etched to form trenches. Fill the trench with an insulating film. Remove the device isolation mask pattern. A fluid antireflection film is formed over the insulating film and the conductive film. A method of forming a device isolation film of a semiconductor device, the method comprising sequentially etching a flowable antireflection film and an insulating film.

트렌치의 내부를 절연막으로 채우는 단계는, 트렌치의 내부를 채우되, 소자분리 절연막이 모두 덮이도록 절연막을 형성한다. 소자분리 마스크 패턴이 노출되도록 평탄화 공정을 실시하는 단계를 포함한다. Filling the inside of the trench with an insulating film forms an insulating film so as to fill the inside of the trench and cover the device isolation insulating film. And performing a planarization process to expose the device isolation mask pattern.

소자분리 마스크 패턴을 제거하는 단계 이후에, 절연막의 높이를 낮추는 단계를 더 포함한다. After removing the device isolation mask pattern, the method may further include lowering the height of the insulating layer.

절연막의 상부가 도전막의 상부보다 낮아지도록 절연막의 높이를 낮춘다. 이때, 절연막의 상부면이 도전막의 상부면보다 50Å 내지 200Å 깊이만큼 낮아지도록 한다. The height of the insulating film is lowered so that the top of the insulating film is lower than the top of the conductive film. At this time, the upper surface of the insulating film is lowered by a depth of 50 kPa to 200 kPa than the upper surface of the conductive film.

유동성 반사 방지막 및 절연막을 순차적으로 식각하는 단계는 인시추(in-situ) 공정으로 실시한다.The etching of the flowable antireflection film and the insulating film sequentially is performed by an in-situ process.

본 발명은, 유동성 반사 방지막을 사용하여 소자 분리막 간에 발생한 단차가 반사 방지막의 표면에 전사되지 않도록 한 후, 반사 방지막과 소자 분리막의 식각 속도가 동일하거나 유사한 식각 조건으로 식각 공정을 수행함으로써 소자 분리막의 최종 높이를 균일하게 형성할 수 있다. 이에 따라, 반도체 소자의 전기적 특성 열화를 방지할 수 있다.According to the present invention, a step between the device isolation layers is prevented from being transferred to the surface of the anti-reflection layer by using a flowable anti-reflection film, and then the etching process is performed under the same or similar etching conditions as the etching rate of the anti-reflection film and the device isolation layer. The final height can be formed uniformly. As a result, it is possible to prevent deterioration of electrical characteristics of the semiconductor device.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention. However, the present invention is not limited to the embodiments disclosed below, but can be implemented in various forms, and only the present embodiments are intended to complete the disclosure of the present invention and to those skilled in the art. It is provided for complete information.

도 1a 내지 도 1g는 본 발명에 따른 반도체 소자의 소자 분리막 형성 방법을 설명하기 위한 단면도이다.1A to 1G are cross-sectional views illustrating a method of forming a device isolation film of a semiconductor device according to the present invention.

도 1a를 참조하면, 플래시 소자를 예를 들어 설명하면 다음과 같다.Referring to FIG. 1A, a flash device is described as follows.

웰(well)이 형성되고 문턱전압 조절용 이온주입 공정이 수행된 반도체 기 판(100)의 상부에 게이트 절연막(102) 및 플로팅 게이트(floating gate)용 도전막(104)을 형성한다. 게이트 절연막(102)은 산화막으로 형성할 수 있고, 도전막(104)은 폴리실리콘막으로 형성할 수 있다. 예를 들면, 도전막(104)은 600Å 내지 1200Å의 두께로 형성하는 것이 바람직하다. A well is formed and a gate insulating layer 102 and a floating gate conductive layer 104 are formed on the semiconductor substrate 100 on which the threshold voltage ion implantation process is performed. The gate insulating film 102 may be formed of an oxide film, and the conductive film 104 may be formed of a polysilicon film. For example, the conductive film 104 is preferably formed to a thickness of 600 kPa to 1200 kPa.

도 1b를 참조하면, 도전막(도 1a의 104)의 상부에 소자 분리용 트렌치(trench)를 형성하기 위한 소자분리 마스크 패턴(106)을 형성한다. 소자분리 마스크 패턴(106)은 질화막으로 형성할 수 있으며, 200Å 내지 600Å의 두께로 형성할 수 있다. 또한, 소자분리 마스크 패턴(106)과 도전막(104)의 사이에 도전막(104)의 표면을 보호하기 위한 버퍼막(미도시; 예컨대, 산화막으로 형성할 수 있다)을 더 형성할 수도 있다. 소자분리 마스크 패턴(106)에 따라 식각 공정을 수행하여 도전패턴(104a) 및 게이트 절연 패턴(102a)을 형성하고, 노출된 반도체 기판(100)을 식각하여 제1 트렌치(Tc) 및 제2 트렌치(Tp)를 형성한다. 제1 트렌치(Tc)는 제2 트렌치(Tp)의 폭보다 좁게 형성하는 것이 바람직하며, 이로 인해 셀 영역 및 주변회로 영역이 정의된다. 제1 및 제2 트렌치(Tc 및 Tp)를 형성한 후에는, 노출된 반도체 기판(100)의 식각 손상을 보상하기 위하여 제1 및 제2 트렌치(Tc 및 Tp)의 표면을 따라 월절연막(미도시) 또는 라인너 절연막(미도시)을 더 형성할 수도 있다.Referring to FIG. 1B, a device isolation mask pattern 106 is formed on the conductive film 104 of FIG. 1A to form a trench for device isolation. The device isolation mask pattern 106 may be formed of a nitride film, and may have a thickness of 200 μs to 600 μs. In addition, a buffer film (not shown; for example, may be formed of an oxide film) may be further formed between the device isolation mask pattern 106 and the conductive film 104 to protect the surface of the conductive film 104. . The conductive pattern 104a and the gate insulation pattern 102a are formed by etching the device isolation mask pattern 106, and the exposed semiconductor substrate 100 is etched to form the first trenches Tc and the second trenches. (Tp) is formed. The first trench Tc may be formed to be narrower than the width of the second trench Tp, thereby defining the cell region and the peripheral circuit region. After the first and second trenches Tc and Tp are formed, a wall insulating film (not shown) is formed along the surfaces of the first and second trenches Tc and Tp to compensate for etch damage of the exposed semiconductor substrate 100. Or a liner insulating film (not shown) may be further formed.

도 1c를 참조하면, 제1 및 제2 트렌치(Tc 및 Tp)의 내부에 소자 분리막용 절연막(108)을 채운다. 바람직하게는, 제1 및 제2 트렌치(Tc 및 Tp)의 내부를 완전히 채우기 위하여 절연막(108)을 소자분리 마스크 패턴(106)의 상부가 덮이도록 형성 한다. 특히, 반도체 소자의 집적도가 증가함에 따라 갭필(gap-fill) 공정을 용이하게 하기 위하여 절연막(108)은 유동성 절연막으로 형성하는 것이 바람직하다. 예를 들면, 절연막(108)은 SOD(spin on dielectric)막으로 형성할 수 있으며, SOD막 중에서도 PSZ(perhydro-polysilazne)막으로 형성하는 것이 바람직하다. 이어서, 유동설 절연막을 형성한 후에는 유동성의 막질을 고형화하기 위하여 열처리 공정을 실시한다.Referring to FIG. 1C, the insulating film 108 for device isolation layer is filled in the first and second trenches Tc and Tp. Preferably, the insulating layer 108 is formed to cover the upper portion of the device isolation mask pattern 106 to completely fill the insides of the first and second trenches Tc and Tp. In particular, in order to facilitate a gap-fill process as the degree of integration of semiconductor devices increases, the insulating film 108 is preferably formed of a fluid insulating film. For example, the insulating film 108 may be formed of a spin on dielectric (SOD) film, and it is preferable to form a PSZ (perhydro-polysilazne) film among the SOD films. Subsequently, after forming the fluid insulating film, a heat treatment step is performed to solidify the fluid film quality.

도 1d를 참조하면, 소자분리 마스크 패턴(106)이 드러나도록 평탄화 공정(예컨대, 화학적기계적연마) 공정을 실시한다. 설명의 편의를 위하여, 제1 트렌치(Tc)의 내부에 잔류하는 절연막(도 1c의 108)은 제1 소자 분리막(108a)이라 하고, 제2 트렌치(Tp)의 내부에 잔류하는 절연막(도 1c의 108)은 제2 소자 분리막(108b)이라 하기로 한다. Referring to FIG. 1D, a planarization process (eg, chemical mechanical polishing) process is performed to expose the device isolation mask pattern 106. For convenience of description, the insulating film remaining in the first trenches Tc (108 of FIG. 1C) is called the first device isolation layer 108a, and the insulating film remaining inside the second trenches Tp (FIG. 1C). 108 is referred to as a second device isolation layer 108b.

평탄화 공정시, 셀 영역과 주변회로 영역 간의 밀도 차이로 인하여 제2 소자 분리막(108b)의 상부 프로파일(profile)이 제1 소자 분리막(108a)의 상부보다 더 움푹해 질 수 있다. 이어서, 후속 소자분리 마스크 패턴(106)을 용이하게 제거하기 위하여 소자분리 마스크 패턴(106)의 상부에 잔류할 수 있는 절연막(도 1c의 108)을 제거한다. 이는, 제1 및 제2 소자 분리막(108a 및 108b)의 급속한 식각을 방지하기 위하여 건식 식각 공정으로 실시하는 것이 바람직하다.During the planarization process, an upper profile of the second device isolation layer 108b may be denser than an upper portion of the first device isolation layer 108a due to the difference in density between the cell region and the peripheral circuit region. Subsequently, an insulating film 108 of FIG. 1C that may remain on top of the device isolation mask pattern 106 is removed to easily remove the subsequent device isolation mask pattern 106. This may be performed by a dry etching process in order to prevent rapid etching of the first and second device isolation layers 108a and 108b.

도 1e를 참조하면, 소자분리 마스크 패턴(도 1d의 106)을 제거하기 위한 시각공정을 실시한다. 식각 공정은 습식 식각 공정으로 실시할 수 있으며, 예를 들면 인산용액을 사용하여 실시하는 것이 바람직하다. 이어서, 제1 및 제2 소자 분리 막(108a 및 108b)의 높이를 낮춘다. 바람직하게는, 제1 및 제2 소자 분리막(108a 및 108b)의 상부면이 도전패턴(104a)의 상부면보다 50Å 내지 200Å 깊이만큼 낮아지도록 한다. Referring to FIG. 1E, a vision process for removing the device isolation mask pattern 106 of FIG. 1D is performed. The etching process can be performed by a wet etching process, for example, it is preferable to carry out using a phosphoric acid solution. Then, the heights of the first and second device isolation films 108a and 108b are lowered. Preferably, the upper surfaces of the first and second device isolation layers 108a and 108b are lower by 50 to 200 microns deeper than the upper surface of the conductive pattern 104a.

이때, 제2 소자 분리막(108b)보다 폭이 좁은 제1 소자 분리막(108a)은 서로 이웃하는 제1 소자 분리막(108a) 간의 식각 속도에 의하여 단차(D)가 발생할 수 있다.In this case, the step D may occur in the first device isolation layer 108a that is narrower than the second device isolation layer 108b due to the etching speed between the adjacent first device isolation layers 108a.

도 1f를 참조하면, 셀 영역에 형성된 제1 소자 분리막(108a)과 주변회로 영역에 형성된 제2 소자 분리막(108b)의 높이차이를 감소시키기 위하여, 셀 영역의 제1 소자 분리막(108a)의 높이를 선택적으로 낮추는데, 이를 위하여 반사 방지막(110)을 형성한다. 구체적으로 설명하면 다음과 같다. Referring to FIG. 1F, in order to reduce the height difference between the first device isolation film 108a formed in the cell region and the second device isolation film 108b formed in the peripheral circuit region, the height of the first device isolation film 108a in the cell region is reduced. To selectively lower the anti-reflection film 110. Specifically, it is as follows.

제1 소자 분리막(108a), 제2 소자 분리막(108b) 및 도전패턴(104a)의 상부에 반사 방지막(110)을 형성한다. 특히, 반사 방지막(110)은 상부 표면이 제1 소자 분리막(108a) 간의 단차(도 1e의 D)에 영향을 받지 않도록 하기 위하여 유동성 유기 반사 방지막(organic BARC)을 형성한다. 유동성 유기 반사 방지막을 형성하면, 제1 및 제2 소자 분리막(108a 및 108b) 상부의 단차 부분이 모두 유동성 유기 반사 방지막으로 채워지게 되므로, 반사 방지막(110)의 상부 표면은 평탄해 진다.An anti-reflection film 110 is formed on the first device isolation layer 108a, the second device isolation layer 108b, and the conductive pattern 104a. In particular, the antireflection film 110 forms a flowable organic antireflection film (organic BARC) so that the upper surface is not affected by the step (D in FIG. 1E) between the first device isolation layers 108a. When the flowable organic antireflection film is formed, the stepped portions on the first and second device isolation layers 108a and 108b are both filled with the flowable organic antireflection film, so that the upper surface of the antireflection film 110 becomes flat.

도 1g를 참조하면, 반사 방지막(도 1f의 110)의 상부에 셀 영역이 오픈(open)된 포토레지스트 패턴(112)을 형성한다. 포토레지스트 패턴(112)에 따라 제1 식각 공정을 수행하여 반사 방지패턴(110a)을 형성하고, 셀 영역에서 노출되는 제1 소자 분리막(108a)의 높이를 낮춘다. 특히, 제1 식각 공정은 인시추(in-situ) 공정으로 실시하며, 반사 방지막(도 1f의 110)과 제1 소자 분리막(108a)의 식각 속도 비는 1:0.8 내지 1.2가 되도록 한다. 바람직하게는, 반사 방지막(도 1f의 110)과 제1 소자 분리막(108a)의 식각 속도 비는 동일하게 한다. Referring to FIG. 1G, a photoresist pattern 112 having a cell region open is formed on an antireflection film 110 (in FIG. 1F). The first etching process is performed on the photoresist pattern 112 to form the anti-reflection pattern 110a, and the height of the first device isolation layer 108a exposed in the cell region is lowered. In particular, the first etching process is performed in an in-situ process, and the etch rate ratio of the anti-reflection film 110 (in FIG. 1F) and the first device isolation layer 108a is 1: 0.8 to 1.2. Preferably, the etch rate ratio of the anti-reflection film 110 (in FIG. 1F) and the first device isolation film 108a is the same.

이어서, 제1 소자 분리막(108a)의 EFH(effective field oxide height) 특성을 향상시키기 위하여 셀 영역의 제1 소자 분리막(108a)이 모두 노출되면 제1 소자 분리막(108a)의 상부 프로파일(profile)을 "U" 형태로 형성하기 위한 제2 식각 공정을 더 실시할 수 있다. 제2 식각 공정은 건식 식각 공정으로 실시할 수 있으며, 이때, 식각 가스는 CF4 가스 및 CHF3 가스를 혼합하여 사용할 수 있다. CF4 가스 및 CHF3 가스의 혼합가스를 이용하면 CHF를 포함한 폴리머가 발생하면서 제1 소자 분리막(108a)의 가장자리 부근에 축적되고, 이로 인해 제1 소자 분리막(108a)의 상부 프로파일을 "U"형태로 형성할 수 있다. 이때, CF4 가스 및 CHF3 가스는 1:10 내지 20의 혼합비로 혼합하는 것이 바람직하다. 이어서, 식각 공정에 의한 잔류물을 제거하는 세정 공정을 수행한다. Subsequently, in order to improve the effective field oxide height (EFH) characteristics of the first device isolation layer 108a, when the first device isolation layer 108a in the cell region is exposed, the upper profile of the first device isolation layer 108a is increased. A second etching process for forming the “U” shape may be further performed. The second etching process may be performed by a dry etching process, wherein the etching gas may be used by mixing CF 4 gas and CHF 3 gas. When a mixed gas of CF 4 gas and CHF 3 gas is used, a polymer including CHF is generated and accumulated near the edge of the first device isolation layer 108a, thereby causing the upper profile of the first device isolation layer 108a to be "U". It can be formed in the form. At this time, CF 4 gas and CHF 3 gas is preferably mixed in a mixing ratio of 1:10 to 20. Subsequently, a cleaning process for removing residues by the etching process is performed.

이에 따라, 셀 영역의 제1 트렌치(Tc) 내에 형성된 제1 소자 분리막(108a)의 높이(H)는 균일하게 형성할 수 있으므로, 균일한 EFH를 형성할 수 있으며, 이로 인해 반도체 소자의 전기적 특성을 개선할 수 있다. Accordingly, since the height H of the first device isolation layer 108a formed in the first trenches Tc of the cell region may be uniformly formed, uniform EFH may be formed, thereby causing electrical characteristics of the semiconductor device. Can be improved.

상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님 을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention described above has been described in detail in a preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, the present invention will be understood by those skilled in the art that various embodiments are possible within the scope of the technical idea of the present invention.

도 1a 내지 도 1g는 본 발명에 따른 반도체 소자의 소자 분리막 형성 방법을 설명하기 위한 단면도이다.1A to 1G are cross-sectional views illustrating a method of forming a device isolation film of a semiconductor device according to the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

100 : 반도체 기판 102 : 게이트 절연막100 semiconductor substrate 102 gate insulating film

104 : 도전막 106 : 소자분리 마스크 패턴104: conductive film 106: device isolation mask pattern

108 : 절연막 110 : 반사 방지막108: insulating film 110: antireflection film

112 : 포토레지스트 패턴112: photoresist pattern

Claims (15)

반도체 기판에 트렌치들을 형성하는 단계;Forming trenches in the semiconductor substrate; 상기 트렌치들의 내부를 절연막으로 채우는 단계;Filling the insides of the trenches with an insulating film; 상기 절연막의 높이를 낮추는 단계; 및Lowering the height of the insulating film; And 상기 절연막을 포함한 상기 반도체 기판의 상부에 유동성 반사 방지막을 형성하는 단계; 및Forming a flowable antireflection film on the semiconductor substrate including the insulating film; And 상기 반사 방지막 및 상기 절연막을 식각하는 제1 식각 공정을 실시하는 단계를 포함하는 반도체 소자의 소자 분리막 형성 방법.And performing a first etching process of etching the anti-reflection film and the insulating film. 제 1 항에 있어서,The method of claim 1, 상기 절연막은 유동성 절연막으로 형성하는 반도체 소자의 소자 분리막 형성 방법.And the insulating film is a fluid insulating film. 제 1 항에 있어서,The method of claim 1, 상기 절연막은 SOD(spin on dielectric)막으로 형성하는 반도체 소자의 소자 분리막 형성 방법.And forming the insulating film as a spin on dielectric (SOD) film. 제 1 항에 있어서, 상기 제1 식각 공정은,The method of claim 1, wherein the first etching process, 상기 반사 방지막과 상기 절연막의 식각 속도 비를 1:0.8 내지 1.2로 실시하 는 반도체 소자의 소자 분리막 형성 방법.And forming an etch rate ratio between the anti-reflection film and the insulating film at a ratio of 1: 0.8 to 1.2. 제 1 항에 있어서, 상기 제1 식각 공정을 실시하는 단계 이후에,The method of claim 1, wherein after performing the first etching process, 상기 셀 영역의 상기 절연막이 모두 노출되면, 상기 절연막의 상부 프로파일(profile)을 "U" 형태로 형성하기 위한 제2 식각 공정을 실시하는 단계를 더 포함하는 반도체 소자의 소자 분리막 형성 방법.And performing a second etching process to form an upper profile of the insulating film in a “U” shape when all of the insulating films in the cell region are exposed. 제 5 항에 있어서,The method of claim 5, wherein 상기 제2 식각 공정은 건식 식각 공정으로 실시하는 반도체 소자의 소자 분리막 형성 방법.The method of claim 2, wherein the second etching process is performed by a dry etching process. 제 6 항에 있어서,The method of claim 6, 상기 건식 식각 공정은 CF4 가스 및 CHF3 가스의 혼합가스를 사용하는 반도체 소자의 소자 분리막 형성 방법.The dry etching process is a device isolation film forming method of a semiconductor device using a mixed gas of CF 4 gas and CHF 3 gas. 제 7 항에 있어서,The method of claim 7, wherein 상기 CF4 가스 및 상기 CHF3 가스는 1:10 내지 20의 혼합비로 혼합하여 사용하는 반도체 소자의 소자 분리막 형성 방법.And the CF 4 gas and the CHF 3 gas are mixed and used in a mixing ratio of 1:10 to 20. 제 5 항에 있어서,The method of claim 5, wherein 상기 제2 식각 공정을 실시한 이후에 세정 공정을 수행하는 단계를 더 포함하는 반도체 소자의 소자 분리막 형성 방법.And performing a cleaning process after performing the second etching process. 반도체 기판 상에 게이트 절연막, 도전막 및 소자분리 마스크 패턴을 형성하는 단계;Forming a gate insulating film, a conductive film and a device isolation mask pattern on the semiconductor substrate; 상기 소자분리 마스크 패턴에 따라 상기 도전막 및 상기 게이트 절연막을 패터닝하고, 노출된 상기 반도체 기판을 식각하여 트렌치를 형성하는 단계;Patterning the conductive layer and the gate insulating layer according to the device isolation mask pattern, and etching the exposed semiconductor substrate to form a trench; 상기 트렌치의 내부를 절연막으로 채우는 단계; Filling the inside of the trench with an insulating film; 상기 소자분리 마스크 패턴을 제거하는 단계;Removing the device isolation mask pattern; 상기 절연막 및 상기 도전막의 상부에 유동성 반사 방지막을 형성하는 단계; 및Forming a flowable antireflection film on the insulating film and the conductive film; And 상기 유동성 반사 방지막 및 상기 절연막을 순차적으로 식각하는 단계를 포함하는 반도체 소자의 소자 분리막 형성 방법.And sequentially etching the flowable antireflection film and the insulating film. 제 10 항에 있어서, 상기 트렌치의 내부를 절연막으로 채우는 단계는,The method of claim 10, wherein filling the inside of the trench with an insulating film, 상기 트렌치의 내부를 채우되, 상기 소자분리 절연막이 모두 덮이도록 상기 절연막을 형성하는 단계; 및Filling the inside of the trench, but forming the insulating film to cover the device isolation insulating film; And 상기 소자분리 마스크 패턴이 노출되도록 평탄화 공정을 실시하는 단계를 포함하는 반도체 소자의 소자 분리막 형성 방법.And forming a planarization process so that the device isolation mask pattern is exposed. 제 10 항에 있어서, 상기 소자분리 마스크 패턴을 제거하는 단계 이후에,The method of claim 10, after removing the device isolation mask pattern, 상기 절연막의 높이를 낮추는 단계를 더 포함하는 반도체 소자의 소자 분리막 형성 방법.And reducing the height of the insulating film. 제 12 항에 있어서,The method of claim 12, 상기 절연막의 상부가 상기 도전막의 상부보다 낮아지도록 상기 절연막의 높이를 낮추는 반도체 소자의 소자 분리막 형성 방법.And lowering the height of the insulating film so that an upper portion of the insulating layer is lower than an upper portion of the conductive layer. 제 13 항에 있어서,The method of claim 13, 상기 절연막의 상부면이 상기 도전막의 상부면보다 50Å 내지 200Å 깊이만큼 낮아지도록 하는 반도체 소자의 소자 분리막 형성 방법.And a top surface of the insulating layer is lower than a top surface of the conductive layer by a depth of 50 m to 200 m. 제 10 항에 있어서, The method of claim 10, 상기 유동성 반사 방지막 및 상기 절연막을 순차적으로 식각하는 단계는 인시추(in-situ) 공정으로 실시하는 반도체 소자의 소자 분리막 형성 방법.And sequentially etching the flowable anti-reflection film and the insulating film by an in-situ process.
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