KR100912987B1 - Method of forming trench of semiconductor device - Google Patents

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Abstract

본 발명은 반도체 소자의 트렌치 형성 방법에 관한 것으로, 반도체 기판 상부에 절연막, 도전막 및 하드 마스크를 형성하는 단계와, 셀 영역의 상기 하드 마스크, 상기 도전막, 상기 절연막 및 상기 반도체 기판을 식각하여 제1 트렌치를 형성하는 단계와, 회로 영역의 소자 분리 영역에 형성된 상기 하드 마스크를 패터닝하는 단계와, 상기 반도체 기판의 상기 셀 영역 상에 식각 방지막을 형성하는 단계와, 상기 식각 방지막 및 상기 하드 마스크를 이용한 제1 식각 공정으로 상기 도전막의 하부에 언더컷이 발생되도록 상기 도전막을 패터닝하는 단계 및 제2 식각 공정으로 상기 반도체 기판의 상기 주변 회로 영역에 제2 트렌치를 형성하는 단계를 포함한다. 이러한 본 발명은 하드 마스크를 이용하여 트렌치를 형성하기 때문에 수직에 가까운 측벽을 가지는 트렌치를 형성할 수 있고, 플로팅 게이트 도전막에 대해 언더컷을 형성함으로써 후속하는 게이트 에치 공정후에 잔류하는 플로팅 게이트 도전막을 억제할 수 있다.The present invention relates to a method of forming a trench in a semiconductor device, comprising: forming an insulating film, a conductive film, and a hard mask on a semiconductor substrate, etching the hard mask, the conductive film, the insulating film, and the semiconductor substrate in a cell region. Forming a first trench, patterning the hard mask formed in the device isolation region of the circuit region, forming an etch stop layer on the cell region of the semiconductor substrate, the etch stop layer and the hard mask Patterning the conductive film so that an undercut is formed in the lower portion of the conductive film by a first etching process using a second etching process, and forming a second trench in the peripheral circuit region of the semiconductor substrate by a second etching process. In the present invention, since the trench is formed using a hard mask, a trench having a sidewall close to vertical can be formed, and an undercut is formed on the floating gate conductive film to suppress the floating gate conductive film remaining after the subsequent gate etch process. can do.

트렌치, 언더컷, 오버 식각, 플래시, 소자 분리 공정 Trench, Undercut, Over Etch, Flash, Device Separation Process

Description

반도체 소자의 트렌치 형성 방법{method of forming trench of semiconductor device} Method of forming trenches in semiconductor devices

도 1은 종래 기술에 따른 반도체 소자의 트렌치 형성 방법에 따른 소자의 단면을 나타낸 도면이다.1 is a cross-sectional view of a device according to a trench forming method of a semiconductor device according to the prior art.

도 2a 내지 도 2e는 본 발명의 바람직한 실시예에 따른 반도체 소자의 트렌치 형성 방법을 설명하기 위하여 순차적으로 도시한 소자의 단면도이다.2A through 2E are cross-sectional views of devices sequentially illustrated to explain a method of forming a trench in a semiconductor device according to a preferred embodiment of the present invention.

<도면의 주요 부분에 대한 부호 설명><Description of the symbols for the main parts of the drawings>

202 : 반도체 기판 204 : 게이트 절연막202: semiconductor substrate 204: gate insulating film

206 : 플로팅 게이트용 도전막 208 : 질화막206: conductive film for floating gate 208: nitride film

210 : 산화막 212 : SiON막210: oxide film 212: SiON film

214 : 포토 마스크 패턴 216 : 포토 레지스트 패턴214: photo mask pattern 216: photo resist pattern

본 발명은 반도체 소자의 트렌치 형성 방법에 관한 것으로, 특히 경사가 발생하지 않도록 트렌치를 형성하는 반도체 소자의 트렌치 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a trench formation method of a semiconductor device, and more particularly, to a trench formation method of a semiconductor device in which trenches are formed so as not to incline.

일반적으로 반도체 제조 공정에서 소자 분리막은 LOCOS(Local Oxidation of Silicon) 또는 PGI(Profiled Grove Isolation) 등과 같은 통상적인 소자 분리 방법에 의해 소자 분리 영역에 형성된다. 이 중에서 LOCOS 방법은 활성영역을 한정하는 산화 마스크인 질화막(nitride)을 반도체 기판상에 형성하고 패터닝(patterning)하여 반도체 기판의 소정 부분을 노출시킨 후, 노출된 반도체 기판을 산화시켜 소자 분리 영역으로 이용되는 필드 산화막을 형성한다. LOCOS 방법은 공정이 단순하고, 넓은 부위와 좁은 부위를 동시에 분리할 수 있다는 장점이 있지만, 측면 산화에 의한 버즈 비크(bird's beak)가 형성되어 소자 분리 영역의 폭이 넓어져서 소오스/드레인(source/drain) 영역의 유효 면적을 감소시킨다. 또한, 필드 산화막 형성시 산화막의 가장자리에 열 팽창계수의 차이에 따른 응력이 집중됨으로써, 실리콘 기판에 결정 결함이 발생하여 누설 전류가 많은 단점이 있다. 또한 최근에 반도체소자의 집적도가 증가함에 따라 디자인 룰이 감소하고, 따라서 반도체 소자와 반도체 소자를 분리하는 소자 분리막의 크기도 같은 스케일(scale)만큼 축소되어 통상의 LOCOS, PGI 등과 같은 소자 분리 방법은 그 적용이 한계에 이르게 되었다.In general, in the semiconductor manufacturing process, the device isolation layer is formed in the device isolation region by a conventional device isolation method such as Local Oxidation of Silicon (LOCOS) or Profiled Grove Isolation (PGI). Among them, in the LOCOS method, a nitride film, which is an oxidation mask defining an active region, is formed on a semiconductor substrate, is patterned to expose a predetermined portion of the semiconductor substrate, and then the exposed semiconductor substrate is oxidized to the device isolation region. A field oxide film to be used is formed. The LOCOS method has the advantage of a simple process and the ability to separate large and narrow portions at the same time. However, a bird's beak is formed by lateral oxidation, so that the width of the device isolation region is widened. reduce the effective area of the drain region. In addition, when the field oxide film is formed, stress is concentrated at the edges of the oxide film due to the difference in thermal expansion coefficient, so that a crystal defect occurs in the silicon substrate and thus a leakage current is increased. In addition, as the degree of integration of semiconductor devices increases recently, design rules decrease. Therefore, the size of device isolation layers separating semiconductor devices from semiconductor devices is also reduced by the same scale. The application has reached its limit.

이를 해결하기 위해 적용된 STI(Shallow Trench Isolation) 방법은 반도체 기판상에 반도체 기판과 식각 선택비가 상이한 질화막을 형성하고, 질화막을 하드 마스크(hardmask)로 사용하기 위해 질화막을 패터닝하여 질화막 패턴을 형성한다. 그리고 질화막 패턴을 하드 마스크로 사용하여 반도체 기판을 소정 깊이로 패터닝하여 트렌치(trench)를 형성한 후, 트렌치를 절연막, 예를 들면 고밀도 플라즈마(High Density Plasma; HDP) 산화막이나 O3-TEOS 산화막 등으로 채운 후 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 공정을 실시하여 트렌치 내부에 소자 분리막을 형성한다.In order to solve this problem, the shallow trench isolation (STI) method forms a nitride film having a different etching selectivity from the semiconductor substrate on the semiconductor substrate, and forms a nitride film pattern by patterning the nitride film to use the nitride film as a hard mask. After the trench is formed by patterning the semiconductor substrate to a predetermined depth using the nitride film pattern as a hard mask, the trench is formed into an insulating film, for example, a high density plasma (HDP) oxide film, an O 3 -TEOS oxide film, or the like. After filling with a chemical mechanical polishing (CMP) process to form a device isolation layer in the trench.

이러한 소자 분리막의 형성방법은 NAND 플래시 메모시 소자의 제조 공정에 주로 적용되고 있다. NAND 플래시 메모리 소자에서는 셀 영역과 주변 회로 영역에 소자 분리막을 형성하기 위하여 트렌치를 형성하는데, 주변 회로 영역에 트렌치를 형성할 때 포토 레지스트를 식각 마스크로 사용하기 때문에 플로팅 게이트용 도전막의 측벽이 80도 내지 84도로 경사지게 식각된다. 이렇게 발생한 플로팅 게이트용 도전막의 측벽의 경사로 인하여, 도 1의 A 영역에 나타난 바와 같이, 후속하는 게이트 식각 공정시 식각 잔류물이 플로팅 게이트 도전막의 측벽에서 제거되지 않고 잔류하게 된다. 이렇게 잔류하는 플로팅 게이트 도전막은 블록 페일(block fail)을 발생시키고 수율을 감소시키는 원인이 된다.The method of forming the device isolation film is mainly applied to the manufacturing process of the NAND flash memo device. In NAND flash memory devices, trenches are formed in the cell region and the peripheral circuit region to form an isolation layer. When forming the trench in the peripheral circuit region, photoresist is used as an etching mask, so the sidewall of the conductive film for the floating gate is 80 degrees. Etched obliquely to 84 degrees. Due to the inclination of the sidewall of the floating gate conductive film thus generated, as shown in region A of FIG. 1, in the subsequent gate etching process, the etch residue is not removed from the sidewall of the floating gate conductive film. This remaining floating gate conductive film causes block fail and causes a decrease in yield.

본 발명은 포토 레지스트 패턴을 제거한 상태에서 하드 마스크를 이용하여 트렌치를 형성하기 때문에 수직에 가까운 측벽을 가지는 트렌치를 형성할 수 있고, 플로팅 게이트 도전막에 대해 언더컷을 형성함으로써 후속하는 게이트 에치 공정 후에 식각 잔류물이 플로팅 게이트 도전막의 측벽이 잔류하는 것을 방지할 수 있다.In the present invention, since the trench is formed using a hard mask in a state in which the photoresist pattern is removed, a trench having a vertical sidewall can be formed, and an undercut is formed after the subsequent gate etch process by forming an undercut for the floating gate conductive film. The residue can prevent the side wall of the floating gate conductive film from remaining.

삭제delete

본 발명의 실시예에 따른 반도체 소자의 트렌치 형성 방법은, 반도체 기판 상부에 절연막, 도전막 및 하드 마스크를 형성하는 단계와, 셀 영역의 상기 하드 마스크, 상기 도전막, 상기 절연막 및 상기 반도체 기판을 식각하여 제1 트렌치를 형성하는 단계와, 회로 영역의 소자 분리 영역에 형성된 상기 하드 마스크를 패터닝하는 단계와, 상기 반도체 기판의 상기 셀 영역 상에 식각 방지막을 형성하는 단계와, 상기 식각 방지막 및 상기 하드 마스크를 이용한 제1 식각 공정으로 상기 도전막의 하부에 언더컷이 발생되도록 상기 도전막을 패터닝하는 단계 및 제2 식각 공정으로 상기 반도체 기판의 상기 주변 회로 영역에 제2 트렌치를 형성하는 단계를 포함할 수 있다.A trench forming method of a semiconductor device according to an exemplary embodiment of the present invention may include forming an insulating film, a conductive film, and a hard mask on a semiconductor substrate, and forming the hard mask, the conductive film, the insulating film, and the semiconductor substrate in a cell region. Etching to form a first trench, patterning the hard mask formed in the device isolation region of the circuit region, forming an etch stop layer on the cell region of the semiconductor substrate, the etch stop layer and the Patterning the conductive layer so that an undercut is formed under the conductive layer by a first etching process using a hard mask, and forming a second trench in the peripheral circuit region of the semiconductor substrate by a second etching process. have.

상기 하드 마스크를 패터닝하는 단계는, 상기 하드 마스크 상부에 포토 레지스트 패턴을 형성하는 단계 및 상기 포토 레지스트를 제거하는 단계를 포함할 수 있다. 상기 하드 마스크는 산화막을 포함하는 적층막으로 형성될 수 있다. 상기 제1 식각 공정은 상기 절연막에 대한 상기 도전막의 식각 선택비가 높은 식각 공정으로 실시할 수 있다. 상기 제1 식각 공정은 HBr과 O2의 혼합 가스를 사용할 수 있다. 상기 제1 식각 공정에서 상기 도전막 대 상기 절연막은 10: 1 내지 100:1의 식각 선택비를 갖는다. 상기 언더컷은 10∼30mT의 압력과 50∼100W의 전압을 사용하는 과도 식각을 실시하여 형성할 수 있다. 상기 식각 방지막은 포토 레지스트를 이용하여 형성할 수 있다.The patterning of the hard mask may include forming a photo resist pattern on the hard mask and removing the photo resist. The hard mask may be formed as a laminated film including an oxide film. The first etching process may be performed by an etching process having a high etching selectivity of the conductive film relative to the insulating film. In the first etching process, a mixed gas of HBr and O 2 may be used. In the first etching process, the conductive layer to the insulating layer have an etching selectivity of 10: 1 to 100: 1. The undercut can be formed by performing excessive etching using a pressure of 10 to 30mT and a voltage of 50 to 100W. The etch stop layer may be formed using a photoresist.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention.

그러나, 본 발명은 이하에서 설명하는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다. However, the present invention is not limited to the embodiments described below, but may be implemented in various forms, and the scope of the present invention is not limited to the embodiments described below. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention. Only this embodiment is provided to complete the disclosure of the present invention and to fully inform those skilled in the art, the scope of the present invention should be understood by the claims of the present application.

도 2a 내지 도 2e는 본 발명의 바람직한 실시예에 따른 반도체 소자의 트렌치 형성 방법을 설명하기 위하여 순차적으로 도시한 소자의 단면도이다.2A through 2E are cross-sectional views of devices sequentially illustrated to explain a method of forming a trench in a semiconductor device according to a preferred embodiment of the present invention.

도 2a를 참조하면, 메모리 셀이 형성되는 셀 영역(A)과, 메모리 셀을 구동시키기 위한 트랜지스터가 형성되는 주변 회로 영역(B)을 포함하는 반도체 기판(202) 상부에 스크린 산화막(screen oxide; 도시하지 않음)을 형성한다. 상기 스크린 산화막은 후속 공정에서 실시되는 웰(well) 이온 주입 공정 또는 문턱 전압 이온 주입 공정시 반도체 기판(202)의 계면(surface)이 손상되는 것을 방지한다. 여기서, 웰 이온 주입 공정은 반도체 기판(202)에 웰 영역을 형성하기 위해 실시되고, 문턱 전압 이온 주입 공정은 트랜지스터와 같은 반도체 소자의 문턱 전압을 조절하기 위 해 실시된다. 이로써, 반도체 기판(202)에는 웰 영역(도시하지 않음)이 형성되고, 웰 영역은 트리플(triple) 구조로 형성될 수 있다.Referring to FIG. 2A, a screen oxide layer may be formed on a semiconductor substrate 202 including a cell region A in which a memory cell is formed and a peripheral circuit region B in which a transistor for driving the memory cell is formed. Not shown). The screen oxide layer prevents damage to the surface of the semiconductor substrate 202 during a well ion implantation process or a threshold voltage ion implantation process performed in a subsequent process. Here, the well ion implantation process is performed to form a well region in the semiconductor substrate 202, and the threshold voltage ion implantation process is performed to adjust the threshold voltage of a semiconductor device such as a transistor. As a result, a well region (not shown) may be formed in the semiconductor substrate 202, and the well region may be formed in a triple structure.

그리고 스크린 산화막을 제거한 후 반도체 기판(202) 상부에 절연막(204), 플로팅 게이트용 도전막(206) 및 하드 마스크층을 형성한다. 플로팅 게이트용 도전막(206)은 폴리 실리콘으로 형성할 수 있으며, 상기 하드 마스크층은 질화막(208), 산화막(210) 및 SiON막(212)을 포함하는 적층막으로 형성될 수 있다. 또한 플로팅 게이트 도전막(206)과 상기 하드 마스크층 사이에는 버퍼 산화막(도시하지 않음)이 형성될 수도 있다.After the screen oxide film is removed, an insulating film 204, a floating gate conductive film 206, and a hard mask layer are formed on the semiconductor substrate 202. The floating gate conductive layer 206 may be formed of polysilicon, and the hard mask layer may be formed of a laminated layer including a nitride layer 208, an oxide layer 210, and a SiON layer 212. In addition, a buffer oxide layer (not shown) may be formed between the floating gate conductive layer 206 and the hard mask layer.

이어서, 상기 하드 마스크층 상부에 포토 마스크 패턴(214)을 형성한다. 포토 마스크 패턴(214)은 후속하는 공정에서 셀 영역(A)에 형성되는 트렌치(trench)와 대응하는 영역이 오픈(open)되도록 형성하며, 주변 회로 영역(B)은 오픈되지 않도록 형성한다.Subsequently, a photo mask pattern 214 is formed on the hard mask layer. The photo mask pattern 214 is formed so that a region corresponding to the trench formed in the cell region A is opened in a subsequent process, and the peripheral circuit region B is formed not to be opened.

도 2b를 참조하면, 포토 마스크 패턴(214; 도 2a 참조)을 이용하는 식각 공정으로 셀 영역(A)의 상기 하드 마스크층인 SiON막(212), 산화막(210) 및 질화막(208)의 일부를 제거하여 하드 마스크 패턴을 형성하는 패터닝 공정을 실시한다. 그리고 포토 마스크 패턴(214)을 제거하고 크리닝(cleaning) 공정을 실시한다.Referring to FIG. 2B, a portion of the SiON film 212, the oxide film 210, and the nitride film 208, which are the hard mask layer of the cell region A, may be removed by an etching process using the photo mask pattern 214 (see FIG. 2A). The patterning process of removing and forming a hard mask pattern is performed. Then, the photo mask pattern 214 is removed and a cleaning process is performed.

도 2c를 참조하면, 셀 영역(A)에 형성된 상기 하드 마스크 패턴을 이용하는 식각 공정으로 셀 영역(A)의 플로팅 게이트용 도전막(206), 절연막(204) 및 반도체 기판(202)의 일부를 식각하여 트렌치를 형성한다. 이때 셀 영역(A)과 주변 회로 영역(B)에 형성된 SiON막(212; 도 2b 참조)이 일부 제거될 수 있으며, 셀 영역(A)에 서 잔류하는 산화막(210)의 일부가 식각되어 상부가 둥근 프로파일(profile)을 가질 수 있다.Referring to FIG. 2C, a portion of the floating gate conductive film 206, the insulating film 204, and the semiconductor substrate 202 of the cell region A may be removed by an etching process using the hard mask pattern formed in the cell region A. Referring to FIG. Etch to form trench. At this time, part of the SiON film 212 (see FIG. 2B) formed in the cell region A and the peripheral circuit region B may be partially removed, and a portion of the oxide film 210 remaining in the cell region A is etched to form an upper portion. May have a rounded profile.

도 2d를 참조하면, 후속하는 공정에서 주변 회로 영역(B)에 형성되는 트렌치가 형성될 영역만 오픈되도록 포토 레지스트 패턴(216)을 형성한다. 이때 상기 트렌치를 포함한 셀 영역(A)은 오픈되지 않도록 형성한다.Referring to FIG. 2D, the photoresist pattern 216 is formed to open only the region where the trench formed in the peripheral circuit region B is to be formed in a subsequent process. At this time, the cell region A including the trench is formed so as not to be opened.

도 2e를 참조하면, 포토 레지스트 패턴(216; 도 2d 참조)을 이용하는 식각 공정으로 주변 회로 영역(B)의 산화막(210) 및 질화막(208)의 일부를 제거하여 하드 마스크 패턴을 형성하는 패터닝 공정을 실시한다. 그리고 포토 레지스트 패턴(216)을 제거하고 크리닝(cleaning) 공정을 실시한다. 이때 상기 크리닝 공정은 BOE 또는 HF를 사용하여 후속하는 주변 회로 영역(B)의 플로팅 게이트용 도전막(206) 식각 시에 측벽의 경사를 직각에 가깝도록 형성할 수 있다.Referring to FIG. 2E, a patterning process of forming a hard mask pattern by removing portions of the oxide film 210 and the nitride film 208 in the peripheral circuit region B by an etching process using the photoresist pattern 216 (see FIG. 2D). Is carried out. The photoresist pattern 216 is removed and a cleaning process is performed. In this case, the cleaning process may be performed such that the inclination of the sidewall is close to the right angle when the conductive film 206 for the floating gate in the subsequent peripheral circuit region B is etched using BOE or HF.

도 2f를 참조하면, 포토 레지스트 패턴(218)으로 셀 영역(A)을 닫은 후, 주변 회로 영역(B)에 형성된 상기 하드 마스크 패턴을 이용하는 식각 공정으로 주변 회로 영역(B)의 플로팅 게이트용 도전막(206)을 식각한다. 상기 식각 공정은 절연막(204)에 대한 폴리 실리콘의 식각 선택비가 높은 식각 공정, 예를 들면 폴리 실리콘 대 절연막(204)의 식각 선택비가 10: 1 내지 100:1인 식각 공정으로 실시하여 절연막(204)에서 상기 식각 공정이 정지하도록 한다. 상기 식각 공정은 예를 들면 HBr과 O2의 혼합 가스를 사용할 수 있다. Referring to FIG. 2F, the cell region A is closed with the photoresist pattern 218, and then the floating gate conductive layer of the peripheral circuit region B is etched by an etching process using the hard mask pattern formed in the peripheral circuit region B. The film 206 is etched. The etching process may be performed by an etching process having a high etching selectivity of polysilicon to the insulating film 204, for example, an etching process having an etching selectivity of polysilicon to the insulating film 204 of from 10: 1 to 100: 1. ) To stop the etching process. In the etching process, for example, a mixed gas of HBr and O 2 may be used.

이때, 주변 회로 영역(B)의 플로팅 게이트용 도전막(206)은 주변 회로 영 역(B)에 형성된 상기 하드 마스크 패턴을 이용하여 식각하기 때문에, 주변 회로 영역(B)의 플로팅 게이트용 도전막(206) 측벽은 85도 내지 90도의 경사각을 갖도록 형성될 수 있다.At this time, since the floating gate conductive film 206 in the peripheral circuit region B is etched using the hard mask pattern formed in the peripheral circuit region B, the conductive film for floating gate in the peripheral circuit region B is etched. The sidewalls 206 may be formed to have an inclination angle of 85 degrees to 90 degrees.

이어서, 주변 회로 영역(B)의 플로팅 게이트용 도전막(206)의 하부 측벽을 언더컷(under cut)하여 플로팅 게이트용 도전막(206)의 하부 측벽이 보잉 프로파일(bowing profile)을 갖도록 형성한다. 이를 위하여 10∼30mT의 압력과 50∼100W의 전압을 사용하여 과도 식각(over etch)을 실시한다.Subsequently, the lower sidewall of the floating gate conductive film 206 in the peripheral circuit region B is undercut to form the lower sidewall of the floating gate conductive film 206 to have a bowing profile. To this end, overetching is performed using a pressure of 10-30mT and a voltage of 50-100W.

도 2g를 참조하면, 주변 회로 영역(B)에 형성된 상기 하드 마스크 패턴을 이용하는 식각 공정으로 주변 회로 영역(B)의 절연막(204) 및 반도체 기판(202)의 일부를 식각하여 트렌치를 형성한다. 그리고 셀 영역(A)에 형성된 포토 레지스트 패턴(218; 도 2f 참조)을 제거하고 크리닝 공정을 수행한다.Referring to FIG. 2G, a trench is formed by etching a portion of the insulating layer 204 and the semiconductor substrate 202 of the peripheral circuit region B by an etching process using the hard mask pattern formed in the peripheral circuit region B. Referring to FIG. The photoresist pattern 218 (see FIG. 2F) formed in the cell region A is removed and a cleaning process is performed.

본 발명에 따른 반도체 소자의 트렌치 형성 방법에 따르면, 포토 레지스트 패턴을 제거한 상태에서 하드 마스크를 이용하여 트렌치를 형성하기 때문에 수직에 가까운 측벽을 가지는 트렌치를 형성할 수 있고, 플로팅 게이트 도전막에 대해 언더컷을 형성함으로써 후속하는 게이트 에치 공정 후에 식각 잔류물이 플로팅 게이트 도전막의 측벽에 잔류하는 것을 방지할 수 있다. 이로써 식각 잔류물로 인해 발생되는 블록 페일(block fail)을 예방하여 수율을 향상시킬 수 있다.According to the trench forming method of the semiconductor device according to the present invention, since the trench is formed using a hard mask in a state where the photoresist pattern is removed, a trench having a vertical sidewall can be formed, and an undercut to the floating gate conductive film can be formed. It is possible to prevent the etching residue from remaining on the sidewall of the floating gate conductive film after the subsequent gate etch process. This can improve the yield by preventing block fail caused by the etching residue.

Claims (9)

삭제delete 반도체 기판 상부에 절연막, 도전막 및 하드 마스크를 형성하는 단계;Forming an insulating film, a conductive film and a hard mask on the semiconductor substrate; 셀 영역의 상기 하드 마스크, 상기 도전막, 상기 절연막 및 상기 반도체 기판을 식각하여 제1 트렌치를 형성하는 단계;Etching the hard mask, the conductive layer, the insulating layer, and the semiconductor substrate in the cell region to form a first trench; 주변 회로 영역의 소자 분리 영역에 형성된 상기 하드 마스크를 패터닝하는 단계;Patterning the hard mask formed in the device isolation region of the peripheral circuit region; 상기 반도체 기판의 상기 셀 영역 상에 식각 방지막을 형성하는 단계;Forming an etch stop layer on the cell region of the semiconductor substrate; 상기 식각 방지막 및 상기 하드 마스크를 이용한 제1 식각 공정으로 상기 도전막의 하부에 언더컷이 발생되도록 상기 도전막을 패터닝하는 단계; 및Patterning the conductive layer so that an undercut is generated under the conductive layer in a first etching process using the etch stop layer and the hard mask; And 제2 식각 공정으로 상기 반도체 기판의 상기 주변 회로 영역에 제2 트렌치를 형성하는 단계를 포함하는 반도체 소자의 트렌치 형성 방법.Forming a second trench in the peripheral circuit region of the semiconductor substrate by a second etching process. 제2항에 있어서, 상기 하드 마스크를 패터닝하는 단계는,The method of claim 2, wherein the patterning of the hard mask comprises: 상기 하드 마스크 상부에 포토 레지스트 패턴을 형성하는 단계; 및Forming a photoresist pattern on the hard mask; And 상기 포토 레지스트를 제거하는 단계를 포함하는 반도체 소자의 트렌치 형성 방법.Removing the photoresist. 제2항에 있어서,The method of claim 2, 상기 하드 마스크는 산화막을 포함하는 적층막으로 형성되는 반도체 소자의 트렌치 형성 방법.The hard mask is a trench forming method of a semiconductor device formed of a laminated film comprising an oxide film. 제2항에 있어서,The method of claim 2, 상기 제1 식각 공정은 상기 절연막에 대한 상기 도전막의 식각 선택비가 높은 식각 공정으로 실시하는 반도체 소자의 트렌치 형성 방법.The method of claim 1, wherein the first etching process is performed by an etching process having a high etching selectivity of the conductive film relative to the insulating film. 제5항에 있어서,The method of claim 5, 상기 제1 식각 공정은 HBr과 O2의 혼합 가스를 사용하는 반도체 소자의 트렌치 형성 방법.The first etching process is a trench forming method of a semiconductor device using a mixed gas of HBr and O 2 . 제6항에 있어서,The method of claim 6, 상기 제1 식각 공정에서 상기 도전막 대 상기 절연막은 10:1 내지 100:1의 식각 선택비를 갖는 반도체 소자의 트렌치 형성 방법.The method of claim 1, wherein the conductive layer to the insulating layer have an etch selectivity of 10: 1 to 100: 1 in the first etching process. 제2항에 있어서,The method of claim 2, 상기 언더컷은 10∼30mT의 압력과 50∼100W의 전압을 사용하는 과도 식각을 실시하여 형성하는 반도체 소자의 트렌치 형성 방법.The undercut is formed by performing a transient etching using a pressure of 10 to 30mT and a voltage of 50 to 100W. 제2항에 있어서,The method of claim 2, 상기 식각 방지막은 포토 레지스트를 이용하여 형성하는 반도체 소자의 트렌치 형성 방법.The method of forming a trench in a semiconductor device is formed using the photoresist.
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