KR20050057788A - Method of manufacturing flash memory device - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 10
- 238000000034 method Methods 0.000 claims abstract description 88
- 238000005530 etching Methods 0.000 claims abstract description 84
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 59
- 229920005591 polysilicon Polymers 0.000 claims abstract description 59
- 238000002955 isolation Methods 0.000 claims abstract description 36
- 229920000642 polymer Polymers 0.000 claims abstract description 32
- 150000004767 nitrides Chemical class 0.000 claims abstract description 31
- 239000004065 semiconductor Substances 0.000 claims description 15
- 239000000758 substrate Substances 0.000 claims description 15
- 229920002120 photoresistant polymer Polymers 0.000 claims description 14
- 238000004140 cleaning Methods 0.000 claims description 9
- 241000252506 Characiformes Species 0.000 claims description 3
- 238000002156 mixing Methods 0.000 claims description 3
- 238000007517 polishing process Methods 0.000 claims description 2
- 230000003647 oxidation Effects 0.000 abstract description 9
- 238000007254 oxidation reaction Methods 0.000 abstract description 9
- 230000005684 electric field Effects 0.000 abstract description 4
- 230000006866 deterioration Effects 0.000 abstract description 3
- 230000015572 biosynthetic process Effects 0.000 description 4
- 238000005498 polishing Methods 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- 238000003917 TEM image Methods 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 238000011065 in-situ storage Methods 0.000 description 2
- 229910010272 inorganic material Inorganic materials 0.000 description 2
- 239000011147 inorganic material Substances 0.000 description 2
- 239000011368 organic material Substances 0.000 description 2
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 238000005429 filling process Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
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Abstract
본 발명은 플래쉬 메모리 소자의 제조 방법에 관한 것으로, 셀프 얼라인 쉘로우 트렌치 아이소레이션 스킴(SA-STI scheme)을 적용하는 플래쉬 메모리 소자에서, 소자 격리 식각 공정 중 질화막 식각시에 식각면에 폴리머층이 성장되도록 하여 플로팅 게이트용 제 1 폴리실리콘층의 상단 모서리 부분이 라운딩되게 하고, 라이트 식각 처리를 통해 제 1 폴리실리콘층의 하단 모서리 부분을 라운딩지게 하고, 게이트 산화막 식각시에 식각면에 폴리머층이 성장되도록 하여 트렌치의 상단 모서리 부분이 라운딩되게 하므로, 월 산화공정 후에 제 1 폴리실리콘층의 상단 및 하단 각각에 첨점 폴리 프로파일인 테일 프로파일이 발생되지 않아 게이트 식각 공정 시 유발되는 폴리 스트링거로 인한 게이트 브릿지 현상을 방지할 수 있을 뿐만 아니라 첨점 프로파일로 인한 전기장의 집중으로 인한 소자의 전기적 특성 저하를 방지할 수 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a flash memory device, wherein in a flash memory device employing a self-aligned shallow trench isolation scheme (SA-STI scheme), a polymer layer is formed on an etching surface during etching of a nitride film during device isolation etching. The upper edge portion of the first polysilicon layer for floating gate is rounded, and the lower edge portion of the first polysilicon layer is rounded through a light etching process, and a polymer layer is formed on the etch surface during etching of the gate oxide layer. As the top edge of the trench is rounded to grow, the gate bridge due to the poly stringer caused during the gate etching process is not generated since the tail profile, which is a peak poly profile, is not generated at the top and bottom of the first polysilicon layer after the wall oxidation process. Not only can it prevent the phenomenon, The deterioration of the electrical characteristics of the device due to the concentration of one electric field can be prevented.
Description
본 발명은 플래쉬 메모리 소자의 제조 방법에 관한 것으로, 특히 셀프 얼라인 쉘로우 트렌치 아이소레이션(Self Align Shallow Trench Isolation; SA-STI) 스킴(scheme)을 적용하는 플래쉬 메모리 소자에서, 게이트 산화막의 손상(damage)을 방지하면서 게이트 식각 공정 시 유발되는 폴리 스트링거(poly stringer)로 인한 게이트 브릿지(bridge) 현상을 방지할 수 있는 플래쉬 메모리 소자의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a flash memory device, and in particular, in a flash memory device employing a Self Align Shallow Trench Isolation (SA-STI) scheme. The present invention relates to a method of manufacturing a flash memory device capable of preventing a gate bridge phenomenon caused by a poly stringer caused during a gate etching process.
플래쉬 메모리는 소자의 특성상 셀을 구동시키기 위한 고전압 트랜지스터와 저전압 트랜지스터가 구비된다. SA-STI 스킴을 적용하는 플래시 메모리 소자의 일반적인 제조 공정 순서는 스크린(screen) 산화막 형성 공정, 웰/문턱전압 이온주입 공정, 듀얼 게이트 산화막 형성 공정(셀 영역, 저전압 트랜지스터 영역 및 고전압 트랜지스터 영역 각각에 형성함), 소자 격리(ISO) 공정 및 게이트 형성 공정 순으로 진행한다.The flash memory has a high voltage transistor and a low voltage transistor for driving a cell due to the characteristics of the device. The general fabrication process sequence of the flash memory device using the SA-STI scheme is a screen oxide film formation process, a well / threshold ion implantation process, a dual gate oxide film formation process (cell region, low voltage transistor region, and high voltage transistor region, respectively). Forming), device isolation (ISO) process, and gate forming process.
게이트 산화막 형성으로부터 셀 영역의 플로팅 게이트 형성 전까지의 공정 단계를 보다 구체적으로 설명하면 다음과 같다.The process steps from the gate oxide film formation to the floating gate formation of the cell region will be described in more detail as follows.
셀 영역, 저전압 트랜지스터 영역 및 고전압 트랜지스터 영역이 정의된(define) 반도체 기판이 제공되고, 게이트 산화막 형성 공정을 통해 고전압 트랜지스터 영역의 반도체 기판 상에 고전압 게이트 산화막을 약 350 Å의 두께로 형성하고, 저전압 트랜지스터 영역 및 셀 영역의 반도체 기판 상에 저전압 게이트 산화막 및 셀 게이트 산화막을 각각 약 80 Å의 두께로 얇게 형성한다. 이러한 게이트 산화막들 상에 불순물이 도핑된 플로팅 게이트용 제 1 폴리실리콘층 및 소자 격리(ISO)용 질화막을 형성한다. 소자 격리 식각 공정을 통해 질화막, 제 1 폴리실리콘층 게이트 산화막 및 반도체 기판을 순차적으로 식각하여 다수의 소자 격리용 트렌치를 형성한다. 산화물을 증착하여 트렌치들이 충분히 매립되도록 하고, 화학적 기계적 연마(CMP) 공정으로 다수의 소자 격리막을 형성한다. 화학적 기계적 연마(CMP) 공정 후에 잔존하는 질화막을 제거하고, 이로 인하여 소자 격리막 사이에 제 1 폴리실리콘층이 노출된다. 자연 산화막 등을 제거하기 위한 세정 공정을 실시한 후 불순물이 도핑된 플로팅 게이트용 제 2 폴리실리콘층을 형성하고, 플로팅 게이트용 마스크를 이용한 식각 공정으로 셀 영역에 플로팅 게이트를 형성한다.A semiconductor substrate having a cell region, a low voltage transistor region, and a high voltage transistor region defined therein is provided, and a high voltage gate oxide film is formed on the semiconductor substrate of the high voltage transistor region to a thickness of about 350 kV through a gate oxide film forming process, On the semiconductor substrates of the transistor region and the cell region, a low voltage gate oxide film and a cell gate oxide film are thinly formed, each having a thickness of about 80 k? A first polysilicon layer for floating gate and a nitride film for device isolation (ISO) are formed on the gate oxide layers. The nitride isolation layer, the first polysilicon layer gate oxide layer, and the semiconductor substrate are sequentially etched through an isolation isolation process to form a plurality of isolation isolation trenches. Oxides are deposited so that the trenches are sufficiently buried and a plurality of device isolation layers are formed by chemical mechanical polishing (CMP) processes. The nitride film remaining after the chemical mechanical polishing (CMP) process is removed, thereby exposing the first polysilicon layer between the device isolation layers. After performing a cleaning process for removing a native oxide film or the like, a second polysilicon layer for floating gates doped with impurities is formed, and a floating gate is formed in the cell region by an etching process using a floating gate mask.
도 1a는 소자 격리 식각 공정 후에 반도체 기판(11) 상에 패터닝된 게이트 산화막(12) 및 플로팅 게이트용 제 1 폴리실리콘층(13)의 식각 프로파일(etch profile)을 관찰하기 위한 TEM 사진으로, 제 1 폴리실리콘층(13)의 식각 프로파일은 약간의 포지티브 슬로프 프로파일(positive slightly slope profile)이거나 버티컬 프로파일(vertical profile)인 것을 알 수 있다. 미설명 부호 14는 소자 격리용 질화막이다. 도 1b는 라이트 식각 처리 및 월 산화공정(light etch treatment & wall oxidation process)으로 월 산화막(15)을 형성한 후에 제 1 폴리실리콘층(13)의 상단 및 하단(top and bottom)을 관찰하기 위한 TEM 사진으로, 제 1 폴리실리콘층(13)의 상단 및 하단 각각에 테일 프로파일(tail profile)이 발생된 것을 알 수 있다. 이러한 테일 프로파일은 포지티브 슬로프 프로파일로서 후속 게이트 식각 공정시 소자 격리막 아래에 숨어있는 제 1 폴리실리콘층(13)이 식각되지 않아 폴리 스트링거(poly stringer)를 남기고, 이로 인하여 게이트간 단락(short)이 발생한다. 또한 게이트 산화막(12) 부근에 첨점 폴리 프로파일(poly profile)이 형성되면 이곳에 전기장(electric field)가 집중되고, 이로 인해 누설 전류 발생 및 패스트 프로그램(fast program) 등 소자 고장(fail)을 발생시킨다.FIG. 1A is a TEM image for etch profile of the gate oxide film 12 patterned on the semiconductor substrate 11 and the first polysilicon layer 13 for floating gate after the device isolation etching process. It can be seen that the etch profile of the 1 polysilicon layer 13 is either a slightly positive slope profile or a vertical profile. Reference numeral 14 is a nitride film for device isolation. FIG. 1B shows the top and bottom of the first polysilicon layer 13 after forming the wall oxide layer 15 by a light etch treatment and wall oxidation process. From the TEM photograph, it can be seen that a tail profile is generated at each of the upper and lower ends of the first polysilicon layer 13. This tail profile is a positive slope profile, in which the first polysilicon layer 13 hidden under the device isolation layer is not etched in a subsequent gate etching process, thereby leaving a poly stringer, which causes a short between gates. do. In addition, when a pointed poly profile is formed near the gate oxide layer 12, an electric field is concentrated therein, which causes device failure such as leakage current generation and fast program. .
통상적으로 폴리실리콘층 패턴은 산화 공정을 거치면 프로파일이 변형된다. 폴리실리콘층 패턴의 모서리 부분이 각이 90도 이하이면 산화 공정에 의해 그 각이 더욱 감소하여 첨점 폴리 프로파일이 발생되고, 반면 각이 90도 이상이면 산화 공정에 의해 각이 감소하지 않아 첨점 폴리 프로파일이 발생되지 않는 특성이 있다.Typically, the polysilicon layer pattern undergoes an oxidation process to deform the profile. If the corner portion of the polysilicon layer pattern has an angle of 90 degrees or less, the angle is further reduced by the oxidation process to generate a pointed poly profile, whereas if the angle is more than 90 degrees, the angle is not decreased due to the oxidation process. There is a characteristic that does not occur.
따라서, 본 발명은 소자 격리 식각 공정 시에 제 1 폴리실리콘층의 식각 모서리 부분의 각이 90도 이하가 되지 않도록 하여 월 산화공정 후에 제 1 폴리실리콘층의 상단 및 하단 각각에 첨점 폴리 프로파일인 테일 프로파일(tail profile)이 발생되지 않도록하여 게이트 식각 공정 시 유발되는 폴리 스트링거로 인한 게이트 브릿지 현상을 방지할 수 있을 뿐만 아니라 첨점 프로파일로 인한 전기장의 집중으로 인한 소자의 전기적 특성 저하를 방지할 수 있는 플래쉬 메모리 소자의 제조 방법을 제공함에 그 목적이 있다. Accordingly, the present invention does not allow the angle of the etch edge portion of the first polysilicon layer to be 90 degrees or less during the device isolation etching process, so that the tails having a peak poly profile at the top and bottom of the first polysilicon layer after the month oxidation process, respectively. By preventing the tail profile from being generated, it is possible to prevent the gate bridge phenomenon due to the poly stringer caused by the gate etching process, and to prevent the deterioration of the electrical characteristics of the device due to the concentration of the electric field due to the peak profile. It is an object of the present invention to provide a method for manufacturing a memory device.
이러한 목적을 달성하기 위한 본 발명의 측면에 따른 플래쉬 메모리 소자의 제조 방법은 반도체 기판 상에 게이트 산화막, 제 1 폴리실리콘층, 질화막 및 반사 방지막을 순차적으로 형성하는 단계; 반사 방지막 상에 포토레지스트 패턴을 형성하는 단계; 포토레지스트 패턴을 식각 마스크하여 반사 방지막, 질화막 및 제 1 폴리실리콘층을 순차적으로 식각하고, 식각 공정 동안 식각면에 제 1 폴리머층이 형성되어 제 1 폴리실리콘층의 상단 모서리가 라운딩되는 단계; 포토레지스트 패턴을 제거하는 단계; 게이트 산화막 및 반도체 기판을 순차적으로 식각하여 트렌치를 형성하고, 게이트 산화막 식각 공정 동안 제 1 폴리머층을 포함한 식각면에 제 2 폴리머층이 형성되어 트렌치의 상단 모서리가 라운딩되는 단계; 제 1 및 제 2 폴리머층들을 제거하는 단계; 트렌치에 월 산화막을 형성하고, 산화물 매립 공정 및 연마 공정과 질화막 제거 공정을 통해 소자 격리막을 형성하고, 제 2 폴리실리콘층을 형성하는 단계를 포함한다.According to an aspect of the present invention, there is provided a method of manufacturing a flash memory device, including sequentially forming a gate oxide film, a first polysilicon layer, a nitride film, and an antireflection film on a semiconductor substrate; Forming a photoresist pattern on the anti-reflection film; Etching the photoresist pattern to sequentially etch the anti-reflection film, the nitride film, and the first polysilicon layer, wherein a first polymer layer is formed on the etching surface during the etching process to round the top edge of the first polysilicon layer; Removing the photoresist pattern; Sequentially etching the gate oxide layer and the semiconductor substrate to form a trench, and forming a second polymer layer on an etching surface including the first polymer layer during the gate oxide etching process to round the top edge of the trench; Removing the first and second polymer layers; Forming a monthly oxide film in the trench, forming a device isolation film through an oxide filling process, a polishing process, and a nitride film removing process, and forming a second polysilicon layer.
상기에서, 질화막 식각 공정은 질화막의 식각 프로파일을 형성하는 식각 단계와 다량의 폴리머를 발생시키는 폴리 탑 라운딩 제너레이션 식각 단계로 이루어지며, 폴리 탑 라운딩 제너레이션 식각 단계는 CHF3/CF4, HBr 및 HBr/CHF3/CF 4중 어느 하나의 가스를 식각 가스로 사용하여 실시한다.In the above, the nitride etching process includes an etching step for forming an etch profile of the nitride film and a poly top rounding generation etching step for generating a large amount of polymer, and the poly top rounding generation etching step includes CHF 3 / CF 4 , HBr and HBr / It is carried out using the gas of any one of CHF 3 / CF 4 as an etching gas.
제 1 폴리실리콘층 식각 공정은 F, Cl, HBr 계열의 식각 가스를 사용하며, 식각 프로파일이 버티컬 프로파일이 되게한다.The first polysilicon layer etching process uses an F, Cl, HBr-based etching gas, and the etching profile is a vertical profile.
제 1 폴리실리콘층 식각 공정 단계 후에 라이트 식각 처리 단계를 더 실시하여 상기 제 1 폴리실리콘층의 하단 모서리 부분을 라운딩지게하는데, 라이트 식각 처리는 300 내지 700 W의 소오스 전력과 50 내지 120 W의 바이어스 조건에서 Cl2/O2 및 HBr/O2중 어느 하나의 가스를 사용한다.After the first polysilicon layer etching process step, a light etching process step is further performed to round the lower edge portion of the first polysilicon layer. The light etching process is performed with a source power of 300 to 700 W and a bias of 50 to 120 W. Under the conditions, either gas of Cl 2 / O 2 and HBr / O 2 is used.
포토레지스트 패턴 제거 단계 후에 웨이퍼 세정 공정 단계를 더 실시한다. 세정 공정은 피라냐, SC-1 및 SC-2중 적어도 어느 하나를 사용하여 실시한다.The wafer cleaning process step is further performed after the photoresist pattern removal step. The cleaning process is carried out using at least one of piranha, SC-1 and SC-2.
게이트 산화막 식각 공정은 CF4 가스보다 CHF3 가스의 혼합비가 높은 CF4/CHF3 혼합 가스를 사용하여 실시한다.The gate oxide film etching process is performed using a CF 4 / CHF 3 mixed gas having a higher mixing ratio of CHF 3 gas than CF 4 gas.
제 1 및 제 2 폴리머층들의 제거 공정은 BOE 용액이나 HF가 첨가된 용액을 사용하여 실시한다.Removal of the first and second polymer layers is carried out using a BOE solution or a solution to which HF is added.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의하여 이해되어야 한다.Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various forms, and the scope of the present invention is not limited to the embodiments described below. Only the present embodiment is provided to make the disclosure of the present invention complete, and to fully convey the scope of the invention to those skilled in the art, the scope of the present invention should be understood by the claims of the present application.
한편, 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다라고 기재되는 경우에 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제 3의 막이 개재되어질 수도 있다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되어질 수도 있다. 도면 상에서 동일 부호는 동일 요소를 지칭한다.On the other hand, when a film is described as being "on" another film or semiconductor substrate, the film may exist in direct contact with the other film or semiconductor substrate, or a third film may be interposed therebetween. In addition, the thickness or size of each layer in the drawings may be exaggerated for convenience and clarity of description. Like numbers refer to like elements on the drawings.
도 2a 내지 도 2h는 셀프 얼라인 쉘로우 트렌치 아이소레이션 스킴을 적용하는 본 발명의 실시예에 따른 플래쉬 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.2A to 2H are cross-sectional views of devices for describing a method of manufacturing a flash memory device according to an embodiment of the present invention to which a self-aligned shallow trench isolation scheme is applied.
도 2a를 참조하며, 셀 영역, 저전압 트랜지스터 영역 및 고전압 트랜지스터 영역으로 정의된(define) 반도체 기판(21)이 제공된다. 반도체 기판(21) 상에는 게이트 산화막(22)을 형성한다. 여기서 게이트 산화막(22)은 250 내지 400 Å의 두께로 형성하는 고전압 트랜지스터용 게이트 산화막이거나, 50 내지 100 Å의 두께로 형성하는 셀 또는 저전압 트랜지스터용 게이트 산화막이다. 게이트 산화막(22) 상에 플로팅 게이트용 제 1 폴리실리콘층(23)을 형성한다. 제 1 폴리실리콘층(23) 상에 소자 격리용 질화막(24)을 순차적으로 형성한다. 질화막(24) 상에 반사 방지막(anti-reflection coating film; 30)을 형성한다. 반사 방지막(30) 상에 포토리소그라피(photolithography) 공정으로 소자 격리용 포토레지스트 패턴(40)을 형성한다.Referring to FIG. 2A, a semiconductor substrate 21 is provided, which is defined as a cell region, a low voltage transistor region, and a high voltage transistor region. The gate oxide film 22 is formed on the semiconductor substrate 21. The gate oxide film 22 is a gate oxide film for a high voltage transistor formed to a thickness of 250 to 400 kV, or a gate oxide film for a cell or a low voltage transistor formed to a thickness of 50 to 100 kV. The first polysilicon layer 23 for floating gate is formed on the gate oxide film 22. On the first polysilicon layer 23, a device isolation nitride film 24 is sequentially formed. An anti-reflection coating film 30 is formed on the nitride film 24. The photoresist pattern 40 for device isolation is formed on the anti-reflection film 30 by a photolithography process.
상기에서, 제 1 폴리실리콘층(23)은 200 내지 800 Å의 두께로 형성한다. 질화막(24)은 저온 플라즈마 증가(low plasma enhanced) 방식이나 고온의 LPCVD 방식으로 600 내지 1500 Å의 두께로 형성한다. 반사 방지막(30)은 무기물(inorganic) 또는 유기물(organic)을 사용하며, 무기물인 경우 600 내지 1500 Å의 두께로 형성하고, 유기물인 경우 300 내지 900 Å의 두께로 형성한다.In the above, the first polysilicon layer 23 is formed to a thickness of 200 to 800 mm 3. The nitride film 24 is formed to a thickness of 600 to 1500 mW by a low plasma enhanced method or a high temperature LPCVD method. The anti-reflection film 30 uses an inorganic material or an organic material. In the case of the inorganic material, the anti-reflection film 30 is formed to a thickness of 600 to 1500 mW, and the organic material is formed to a thickness of 300 to 900 mW.
한편, 제 1 폴리실리콘층(23)과 질화막(24) 사이에 버퍼 산화막을 형성할 수 있다. 버퍼 산화막은 후속 질화막 제거 공정시 제 1 폴리실리콘층(23)이 식각 손상을 방지하는 역할을 하며, HTO 산화막, MTO 산화막 또는 TEOS(Tetra Ethylene Ortho Silicate) 산화막을 사용하여 50 내지 150 Å의 두께로 형성한다.Meanwhile, a buffer oxide film may be formed between the first polysilicon layer 23 and the nitride film 24. The buffer oxide film serves to prevent etching damage of the first polysilicon layer 23 during a subsequent nitride removal process, and has a thickness of 50 to 150 GPa by using an HTO oxide film, an MTO oxide film, or a Tetra Ethylene Ortho Silicate (TEOS) oxide film. Form.
도 2b를 참조하면, 포토레지스트 패턴(40)을 식각 마스크로 한 소자 격리 식각 공정으로 반사 방지막(30), 질화막(24) 및 제 1 폴리실리콘층(23)을 순차적으로 식각한다. 소자 격리 식각 공정에서 질화막(24)의 식각은 질화막(24)의 식각 프로파일을 형성하는 식각 단계와 다량의 폴리머(polymer)를 발생시키는 제 1 폴리 탑 라운딩 제너레이션 식각 단계(1st poly top rounding generation etch step)로 이루어진다. 제 1 폴리 탑 라운딩 제너레이션 식각 단계는 CHF3/CF4, HBr 및 HBr/CHF3/CF4중 어느 하나의 가스를 식각 가스로 사용하여 실시한다. 이로 인하여, 질화막(24)의 식각면에 제 1 폴리머층(50)이 성장되고, 제 1 폴리머층(50)에 의해 제 1 폴리실리콘층(23)의 상단 모서리 부분(PTR)이 라운딩지게 되는데, 라운딩의 크기는 50 내지 200 Å이 되도록 한다. 소자 격리 식각 공정에서 제 1 폴리실리콘층(23)의 식각은 주 식각 단계와 과도 식각 단계로 진행하여 제 1 폴리실리콘층(23)의 식각 프로파일이 버티컬 프로파일이 되게하며, 식각 가스로는 F, Cl, HBr 계열의 가스를 사용한다.Referring to FIG. 2B, the anti-reflection film 30, the nitride film 24, and the first polysilicon layer 23 are sequentially etched by an element isolation etching process using the photoresist pattern 40 as an etching mask. In the device isolation etching process, the etching of the nitride film 24 may include an etching step of forming an etching profile of the nitride film 24 and a first poly top rounding generation etching step of generating a large amount of polymer. ) The first poly top rounding generation etching step is performed using any one of CHF 3 / CF 4 , HBr and HBr / CHF 3 / CF 4 as an etching gas. As a result, the first polymer layer 50 is grown on the etching surface of the nitride film 24, and the upper edge portion PTR of the first polysilicon layer 23 is rounded by the first polymer layer 50. The size of the rounding is 50 to 200 mW. In the device isolation etching process, the etching of the first polysilicon layer 23 proceeds to the main etching step and the excessive etching step so that the etching profile of the first polysilicon layer 23 becomes a vertical profile. , HBr series gas is used.
도 2c를 참조하면, 버티컬 프로파일로 형성된 제 1 폴리실리콘층(23)을 라이트 식각 처리(light etch treatment; LET)를 통하여 제 1 폴리실리콘층(23)의 하단 모서리 부분(PBR)을 라운딩지게 하며, 이때 라운딩의 크기는 50 내지 100 Å이 되도록 한다. 라이트 식각 처리시에 포토레지스트 패턴(40), 반사 방지막(30), 질화막(24) 및 제 1 폴리실리콘층(23)이 적층된 높은 애스팩트 비(aspect ratio)로 인하여 폴리 언더컷(poly undercut)이 쉽게 발생하여 게이트 산화막(22)의 손상 없이 하단 모서리 부분(PBR)이 라운딩지게된다. 더욱이 게이트 산화막(22)에 대한 선택비가 높고 바이어스 전력(bias power)이 낮은 영역의 레시피(recipe) 예를 들어, 300 내지 700 W의 소오스 전력(source power)과 50 내지 120 W의 바이어스(bias) 조건으로 라이트 식각 처리를 하면 폴리 언더컷을 더욱 쉽게 만들 수 있어 게이트 산화막(22)의 손상을 최소화할 수 있는데, 이때 식각 가스는 Cl2/O2 및 HBr/O2 중 어느 하나의 가스를 사용한다. HBr/O2 식각 가스를 사용하는 경우 HBr 가스를 100 내지 300 sccm 공급하고, O2 가스를 3 내지 5 sccm 공급한다. 한편, 라이트 식각 처리는 제 1 폴리실리콘층(23)의 식각 공정에 적용된 식각 장비에서 인-시튜(in-situ)로 진행하거나 독립적인 장비에서 익스-시튜(ex-situ)로 진행할 수 있다.Referring to FIG. 2C, the first polysilicon layer 23 formed of the vertical profile causes the lower edge portion PBR of the first polysilicon layer 23 to be rounded through a light etch treatment (LET). In this case, the size of the rounding is 50 to 100 mW. Poly undercut due to the high aspect ratio in which the photoresist pattern 40, the antireflection film 30, the nitride film 24, and the first polysilicon layer 23 are stacked during the light etching process. This easily occurs so that the lower edge portion PBR is rounded without damaging the gate oxide film 22. Furthermore, for example, a recipe of a region having a high selectivity to the gate oxide 22 and a low bias power may be used. When the light etching process is performed under a source power of 300 to 700 W and a bias of 50 to 120 W, the poly undercut can be more easily made, thereby minimizing damage to the gate oxide layer 22. The etching gas uses any one of Cl 2 / O 2 and HBr / O 2 . When using the HBr / O 2 etching gas is supplied 100 to 300 sccm HBr gas, and 3 to 5 sccm O 2 gas. Meanwhile, the light etching process may be performed in-situ in an etching apparatus applied to the etching process of the first polysilicon layer 23 or may be performed in-situ in an independent apparatus.
도 2d를 참조하면, 포토레지스트 패턴(40)을 제거한 후 웨이퍼 세정 공정을 실시한다. 포토레지스트 패턴(40)의 제거 공정에서는 측벽에 형성된 제 1 폴리머층(50)이 제거되지 않는다. 웨이퍼 세정 공정에서는 제 1 폴리머층(50)이 제거되는 것을 방지하기 위하여, BOE(Buffered Oxide Etchant) 용액이나 HF 용액을 사용하지 않고 피라냐(Piranha; H2SO4/H2O2/H2O), SC-1(NH4OH/H2O2/H2O) 및 SC-2(HCl/H2O2/H2O)중 적어도 어느 하나를 사용하여 실시한다.Referring to FIG. 2D, a wafer cleaning process is performed after removing the photoresist pattern 40. In the removal process of the photoresist pattern 40, the first polymer layer 50 formed on the sidewall is not removed. In the wafer cleaning process, in order to prevent the first polymer layer 50 from being removed, Piranha (H 2 SO 4 / H 2 O 2 / H 2 O) is used without using a buffered oxide etchant (BOE) solution or an HF solution. ), SC-1 (NH 4 OH / H 2 O 2 / H 2 O) and SC-2 (HCl / H 2 O 2 / H 2 O).
도 2e를 참조하면, 반사 방지막(30) 및 질화막(24)을 식각 마스크로하여 게이트 산화막(22)을 식각한다. 게이트 산화막 식각시 다량의 폴리머가 발생되도록 하여 제 1 폴리머층(50)을 포함한 제 1 폴리실리콘층(23) 및 게이트 산화막(22)의 식각면 상에 제 2 폴리머층(60)이 형성되도록 하며, 제 2 폴리머층(60)에 의해 이후에 형성될 트렌치의 상단 모서리 부분(TTR)이 라운딩지게되는데, 라운딩의 크기는 50 내지 150 Å이 되도록 한다.Referring to FIG. 2E, the gate oxide film 22 is etched using the anti-reflection film 30 and the nitride film 24 as etch masks. When the gate oxide is etched, a large amount of polymer is generated so that the second polymer layer 60 is formed on the etching surface of the first polysilicon layer 23 including the first polymer layer 50 and the gate oxide layer 22. The upper corner portion TTR of the trench to be formed later is rounded by the second polymer layer 60, and the rounding size is 50 to 150 mm 3.
상기에서, 게이트 산화막 식각 공정은 CF4/CHF3 혼합 가스를 사용하되, 다량의 폴리머를 발생시키기 위해 CF4 가스보다 CHF3 가스의 혼합비를 높게한다.In the above, the gate oxide etching process uses a CF 4 / CHF 3 mixed gas, but the mixing ratio of the CHF 3 gas than the CF 4 gas to generate a large amount of polymer.
게이트 산화막(22) 식각시 셀 영역이나 저전압 트랜지스터 영역의 식각 타겟은 50 내지 100 Å인 반면, 고전압 트랜지스터 영역의 식각 타겟은 250 내지 400 Å이다. SA-STI는 일반적인(Conventional) STI에 비하여 게이트 산화막 티닝(thinning) 현상이 없는 장점이 있다. 따라서 게이트 산화막(22) 식각시에 제 2 폴리머층(60)이 형성되도록 하여 이후에 형성되는 트렌치의 상단 모서리 부분(TTR)을 라운딩지게 형성시킬 필요가 없다. 그런데, 게이트 산화막 식각시 과도한 폴리머가 생성되지 않으면 이후 트렌치 식각 공정시 제 1 폴리머층(50) 및 제 1 폴리실리콘층(23)이 식각 손상을 입게되어 제 1 폴리실리콘층(23)의 상단 모서리 부분(PTR) 및 제 1 폴리실리콘층(23)의 하단 모서리 부분(PBR)의 라운딩 프로파일이 변형된다. 따라서 제 1 폴리실리콘층(23)의 상단 모서리 부분(PTR) 및 제 1 폴리실리콘층(23)의 하단 모서리 부분(PBR)의 변형을 방지하기 위하여 게이트 산화막 식각시 제 2 폴리머층(60)이 형성되도록 할 수밖에 없으며, 이로 인해 트렌치의 상단 모서리 부분(TTR)이 라운딩지게 된다.When the gate oxide layer 22 is etched, the etching target of the cell region or the low voltage transistor region is 50 to 100 mA, while the etching target of the high voltage transistor region is 250 to 400 mA. SA-STI has an advantage that there is no gate oxide thinning phenomenon compared to conventional STI. Accordingly, the second polymer layer 60 may be formed when the gate oxide layer 22 is etched, so that the upper corner portion TTR of the trench to be formed later may not be rounded. However, if excessive polymer is not generated during the gate oxide layer etching, the first polymer layer 50 and the first polysilicon layer 23 may be etched in a subsequent trench etching process, and thus the upper edge of the first polysilicon layer 23 may be damaged. The rounding profile of the portion PTR and the bottom edge portion PBR of the first polysilicon layer 23 is modified. Therefore, in order to prevent deformation of the upper edge portion PTR of the first polysilicon layer 23 and the lower edge portion PBR of the first polysilicon layer 23, the second polymer layer 60 may be formed during etching of the gate oxide layer. Inevitably, the upper corner portion TTR of the trench is rounded.
도 2f를 참조하면, 반사 방지막(30) 및 질화막(24)을 식각 마스크로하여 반도체 기판(21)을 일정 깊이 식각하여 다수의 소자 격리용 트렌치(25)를 형성한다.Referring to FIG. 2F, a plurality of device isolation trenches 25 are formed by etching the semiconductor substrate 21 by a predetermined depth using the anti-reflection film 30 and the nitride film 24 as etching masks.
도 2g를 참조하면, 트렌치(25) 형성 후에 웨이퍼 세정 공정을 실시하여 측벽의 제 1 및 제 2 폴리머층들(50 및 60)을 제거한다. 폴리머층들(50 및 60)을 제거하기 위한 웨이퍼 세정 공정은 BOE 용액이나 HF가 첨가된 용액을 사용하여 실시한다.Referring to FIG. 2G, a wafer cleaning process is performed after the trench 25 is formed to remove the first and second polymer layers 50 and 60 of the sidewall. The wafer cleaning process for removing the polymer layers 50 and 60 is performed using a BOE solution or a solution to which HF is added.
도 2h를 참조하면, 월 산화공정(wall oxidation process)을 실시하여 제 1 폴리실리콘층(23)의 식각면을 포함한 트렌치(25)의 표면에 월 산화막(wall oxide film; 26)을 형성한다. 월 산화막(26)이 형성된 소자 격리용 트렌치들(25)을 포함한 전체 구조상에 소자 격리용 산화물 형성하여 트렌치들(25)을 충분히 채우고, 화학적 기계적 연마(CMP) 공정을 실시하여 질화막(24)이 일정 두께로 연마되도록 하여 트렌치들(25) 내에 소자 격리막(27)을 형성한다. H3PO4 용액을 사용한 질화물 제거 공정으로 잔류된 질화막(24)을 완전히 제거(strip)하여 제 1 폴리실리콘층(23)을 노출시키고, 소자 격리막(27) 및 제 1 폴리실리콘층(23)을 포함한 전체 구조 상부에 불순물이 도핑된 플로팅 게이트용 제 2 폴리실리콘층(28)을 형성한다. 이후, 도시하지는 않았지만, 이후 플로팅 게이트용 마스크를 사용한 식각 공정, 유전체막 형성 공정, 컨트롤 게이트용 도전층 형성 공정 및 컨트롤 게이트용 마스크를 사용한 식각 공정을 실시하여 각 영역에 게이트들을 형성한다.Referring to FIG. 2H, a wall oxide film 26 is formed on the surface of the trench 25 including the etching surface of the first polysilicon layer 23 by performing a wall oxidation process. The isolation layer is formed on the entire structure including the isolation isolation trenches 25 on which the wall oxide layer 26 is formed to sufficiently fill the trenches 25, and a chemical mechanical polishing (CMP) process is performed to form the nitride film 24. The isolation layer 27 is formed in the trenches 25 by being polished to a predetermined thickness. The nitride film 24 remaining in the nitride removal process using the H 3 PO 4 solution is completely stripped to expose the first polysilicon layer 23, and the device isolation layer 27 and the first polysilicon layer 23 are removed. Forming a second polysilicon layer 28 for the floating gate doped with impurities on the entire structure including the. Subsequently, although not shown, gates are formed in each region by performing an etching process using a floating gate mask, a dielectric film forming process, a control layer conductive layer forming process, and an etching process using a control gate mask.
상술한 바와 같이, 본 발명은 셀프 얼라인 쉘로우 트렌치 아이소레이션 스킴을 적용하는 플래쉬 메모리 소자에서, 소자 격리 식각 공정 시에 플로팅 게이트용 제 1 폴리실리콘층의 상단 및 하단 모서리 부분을 라운딩지게 형성하므로, 월 산화공정 후에 제 1 폴리실리콘층의 상단 및 하단 각각에 첨점 폴리 프로파일인 테일 프로파일이 발생되지 않아 게이트 식각 공정 시 유발되는 폴리 스트링거로 인한 게이트 브릿지 현상을 방지할 수 있을 뿐만 아니라 첨점 프로파일로 인한 전기장의 집중으로 인한 소자의 전기적 특성 저하를 방지할 수 있다.As described above, in the flash memory device to which the self-aligned shallow trench isolation scheme is applied, the upper and lower edge portions of the first polysilicon layer for floating gate are rounded during the device isolation etching process. After the month oxidation process, the tail profile, which is a peak poly profile, is not generated at the top and bottom of the first polysilicon layer, thereby preventing the gate bridge phenomenon caused by the poly stringer caused by the gate etching process, and the electric field due to the peak profile. It is possible to prevent the deterioration of the electrical characteristics of the device due to the concentration of.
도 1a는 소자 격리 식각 공정 후의 종래 플래쉬 메모리 소자의 TEM 사진;1A is a TEM image of a conventional flash memory device after a device isolation etch process;
도 1b는 월 산화공정 후의 종래 플래쉬 메모리 소자의 TEM 사진; 및1B is a TEM photograph of a conventional flash memory device after a month oxidation process; And
도 2a 내지 도 2h는 본 발명의 실시예에 따른 플래쉬 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.2A to 2H are cross-sectional views of devices for describing a method of manufacturing a flash memory device according to an embodiment of the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
11, 21: 반도체 기판 12, 22: 게이트 산화막11, 21: semiconductor substrate 12, 22: gate oxide film
13, 23: 제 1 폴리실리콘층 14, 24: 질화막13, 23: first polysilicon layer 14, 24: nitride film
25: 트렌치 16, 26: 월 산화막25: trench 16, 26: month oxide film
27: 소자 격리막 28: 제 2 폴리실리콘층27 device isolation layer 28 second polysilicon layer
30: 반사 방지막 40: 포토레지스트 패턴30: antireflection film 40: photoresist pattern
50: 제 1 폴리머층 60: 제 2 폴리머층50: first polymer layer 60: second polymer layer
PTR: 제 1 폴리실리콘층 상단 모서리 부분PTR: first corner of the first polysilicon layer
PBR: 제 1 폴리실리콘층 하단 모서리 부분PBR: Lower corner portion of first polysilicon layer
TTR: 트렌치 상단 모서리 부분TTR: trench upper corner
Claims (10)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030089979A KR100554834B1 (en) | 2003-12-11 | 2003-12-11 | Method of manufacturing flash memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030089979A KR100554834B1 (en) | 2003-12-11 | 2003-12-11 | Method of manufacturing flash memory device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20050057788A true KR20050057788A (en) | 2005-06-16 |
| KR100554834B1 KR100554834B1 (en) | 2006-03-03 |
Family
ID=37251503
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020030089979A KR100554834B1 (en) | 2003-12-11 | 2003-12-11 | Method of manufacturing flash memory device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100554834B1 (en) |
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| CN113035698A (en) * | 2019-12-24 | 2021-06-25 | 中芯国际集成电路制造(上海)有限公司 | NAND flash memory and forming method thereof |
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|---|---|
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