KR20060066874A - Method for fabricating flash memory device - Google Patents

Method for fabricating flash memory device Download PDF

Info

Publication number
KR20060066874A
KR20060066874A KR1020040105376A KR20040105376A KR20060066874A KR 20060066874 A KR20060066874 A KR 20060066874A KR 1020040105376 A KR1020040105376 A KR 1020040105376A KR 20040105376 A KR20040105376 A KR 20040105376A KR 20060066874 A KR20060066874 A KR 20060066874A
Authority
KR
South Korea
Prior art keywords
film
sti
semiconductor substrate
forming
trench
Prior art date
Application number
KR1020040105376A
Other languages
Korean (ko)
Inventor
신현상
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020040105376A priority Critical patent/KR20060066874A/en
Publication of KR20060066874A publication Critical patent/KR20060066874A/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region

Abstract

본 발명은 플래쉬 메모리 소자의 제조방법에 관한 것으로, (a)질화막과 게이트 절연막이 형성된 반도체 기판의 일정영역에 트렌치를 형성하는 단계와, (b)상기 트렌치내에 STI막을 형성하는 단계와, (c)상기 질화막을 제거하는 단계와, (d)상기 STI막을 일정 두께 제거하여 STI막과 STI막 사이의 반도체 기판이 변화되는 높이를 갖도록 하는 단계와, (e)상기 변화되는 높이를 갖는 반도체 기판의 표면내에 채널 영역을 형성하는 단계와, (f)상기 채널 영역이 형성된 반도체 기판상에 터널링 산화막과 플로팅 게이트를 형성하는 단계를 포함하여 형성한다.
The present invention relates to a method of manufacturing a flash memory device, comprising: (a) forming a trench in a predetermined region of a semiconductor substrate on which a nitride film and a gate insulating film are formed, (b) forming an STI film in the trench, and (c) Removing the nitride film; (d) removing the STI film by a predetermined thickness so that the semiconductor substrate between the STI film and the STI film has a changed height; and (e) removing the nitride film having the changed height. Forming a channel region in the surface, and (f) forming a tunneling oxide film and a floating gate on the semiconductor substrate on which the channel region is formed.

STI, 갭필 마진(gap-fill margin), 셀 전류STI, gap-fill margin, cell current

Description

플래쉬 메모리 소자의 제조방법{Method for fabricating flash memory device} Manufacturing method of flash memory device {Method for fabricating flash memory device}             

도 1a 내지 도 1e는 본 발명의 실시예에 따른 플래쉬 메모리 소자의 제조공정 단면도1A to 1E are cross-sectional views illustrating a manufacturing process of a flash memory device according to an exemplary embodiment of the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

10 ; 반도체 기판 11 : 게이트 산화막10; Semiconductor Substrate 11: Gate Oxide

12 : 질화막 13 : 하드 마스크막12: nitride film 13: hard mask film

14 : 트렌치 15 : STI막 14 trench 15 STI film

16 : 채널 영역 17 : 터널링 산화막16 channel region 17 tunneling oxide film

18 : 플로팅 게이트
18: floating gate

본 발명은 플래쉬 메모리 소자의 제조방법에 관한 것으로, 특히 셀 전류(cell current)의 감소됨 없이 STI(Shallow Trench Isolation) 갭필(gap-fill) 마 진을 향상시킬 수 있는 플래쉬 메모리 소자의 제조방법에 관한 것이다The present invention relates to a method of manufacturing a flash memory device, and more particularly, to a method of manufacturing a flash memory device capable of improving a shallow trench isolation (STI) gap-fill margin without a decrease in cell current. will be

고집적화가 진행됨에 따라서 플래쉬 메모리 소자에서 STI 공정의 갭필 마진(gap-fill margin)을 확보하기가 어려워 액티브(Active)의 CD(Critical Dimension)는 점점 줄이고, 액티브와 액티브 사이의 STI막 스페이스(space) CD를 늘리려는 노력이 진행되고 있으나, 액티브 CD가 감소함에 따라서 셀 전류(cell current)도 함께 감소되게 되므로 액티브 CD를 줄이는데 한계가 있다.As high integration increases, it is difficult to secure the gap-fill margin of the STI process in flash memory devices, so the active CD (Critical Dimension) is gradually reduced, and the STI film space between the active and the active is reduced. Efforts have been made to increase the CD, but as the active CD decreases, the cell current also decreases, so there is a limit to reducing the active CD.

한편, STI 공정의 갭필 마진(gap-fill margin) 확보를 위해 DEDED(Deposition & Etch & Deposition & Etch & Deposition) 공정이나, 갭필 특성이 우수한 새로운 매립재를 사용하는 방안 등 여러 가지 대안들이 검토 중에 있다.Meanwhile, various alternatives are under consideration, such as DEDED (Deposition & Etch & Deposition & Etch & Deposition) process or new landfill material with excellent gap fill characteristics to secure the gap-fill margin of STI process. .

그러나, 고집적화가 더 진행될 경우 DEDED 공정조차도 마진 확보에 어려움이 있으며 쓰루풋(throughput)이 낮아 양산성이 부족한 문제점이 있다. 또한, 새로운 매립재를 사용하기 위해서는 새로운 매립재 사용에 대한 신뢰성(reliability) 확보가 반드시 선행되어야 하는데, 이를 위해서는 많은 실험이 요구되므로 비용과 시간이 많이 소요되는 문제점이 있다.
However, if higher integration is further proceeded, even the DEDED process is difficult to secure margins and there is a problem that the throughput is low due to lack of productivity. In addition, in order to use the new landfill material, the reliability of the use of the new landfill material must be secured first. For this purpose, many experiments are required, and thus, there is a problem in that it takes a lot of time and money.

따라서, 본 발명은 전술한 종래 기술의 문제점을 해결하기 위하여 안출한 것으로써, 셀 전류(cell current)의 감소됨 없이 액티브 CD(Critical Dimension)를 줄일 수 있도록 하여 STI CD를 충분히 크게 함으로써 STI 갭필 마진을 확보할 수 있는 플래쉬 메모리 소자의 제조방법을 제공하는데 그 목적이 있다. Therefore, the present invention has been made to solve the above-described problems of the prior art, and can reduce the active CD (Critical Dimension) without reducing the cell current (Critical Dimension), thereby increasing the STI CD fill margin by sufficiently increasing the STI CD It is an object of the present invention to provide a method of manufacturing a flash memory device that can be secured.                         

본 발명의 다른 목적은 소자의 집적도를 향상시킬 수 있는 플래쉬 메모리 소자의 제조방법을 제공하는데 있다.
Another object of the present invention is to provide a method of manufacturing a flash memory device that can improve the degree of integration of the device.

본 발명에 따른 플래쉬 메모리 소자의 제조방법은 (a)질화막과 게이트 절연막이 형성된 반도체 기판의 일정영역에 트렌치를 형성하는 단계와, (b)상기 트렌치내에 STI막을 형성하는 단계와, (c)상기 질화막과 게이트 절연막을 제거하는 단계와, (d)상기 STI막을 일정 두께 제거하여 STI막과 STI막 사이의 반도체 기판이 변화되는 높이를 갖도록 하는 단계와, (e)상기 변화되는 높이를 갖는 반도체 기판의 표면내에 채널 영역을 형성하는 단계와, (f)상기 채널 영역이 형성된 반도체 기판상에 터널링 산화막과 플로팅 게이트를 형성하는 단계를 포함하여 형성한다.A method of manufacturing a flash memory device according to the present invention includes the steps of (a) forming a trench in a predetermined region of a semiconductor substrate on which a nitride film and a gate insulating film are formed, (b) forming an STI film in the trench, and (c) Removing the nitride film and the gate insulating film; (d) removing the STI film by a predetermined thickness so that the semiconductor substrate between the STI film and the STI film has a changed height; and (e) the semiconductor substrate having the changed height. And forming a channel region in the surface of the substrate, and (f) forming a tunneling oxide film and a floating gate on the semiconductor substrate on which the channel region is formed.

바람직하게, 상기 (d)단계에서 BOE 또는 HF를 이용하여 STI막을 제거하는 것을 특징으로 한다.Preferably, the step (d) is characterized in that the STI film is removed using BOE or HF.

바람직하게, 상기 (c)단계에서 질화막을 인산 딥(dip) 공정을 이용하여 제거하는 것을 특징으로 한다.Preferably, in step (c), the nitride film is removed using a phosphate dip process.

바람직하게, (c)단계에서 상기 게이트 절연막을 크리닝(cleaning) 공정을 이용하여 제거하는 것을 특징으로 한다.Preferably, in step (c), the gate insulating film is removed by using a cleaning process.

바람직하게, 상기 채널 영역은 문턱전압 이온을 틸트 이온 주입하여 형성하는 것을 특징으로 한다.Preferably, the channel region is formed by tilt ion implantation of threshold voltage ions.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한 다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다. Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various forms, and the scope of the present invention is not limited to the embodiments described below. Only this embodiment is provided to complete the disclosure of the present invention and to fully inform those skilled in the art, the scope of the present invention should be understood by the claims of the present application.

도 1a 내지 도 1e는 본 발명의 실시예에 따른 플래쉬 메모리 소자의 제조 공정 단면도이다.1A to 1E are cross-sectional views illustrating a manufacturing process of a flash memory device according to an exemplary embodiment of the present invention.

본 발명에 따른 플래쉬 메모리 소자의 제조방법은 도 1a에 도시하는 바와 같이 웰 공정 등 필요한 이온주입 공정(미도시)이 완료된 반도체 기판(10)상에 게이트 산화막(11)과 질화막(12)을 차례로 형성한다.In the method of manufacturing a flash memory device according to the present invention, as shown in FIG. 1A, a gate oxide film 11 and a nitride film 12 are sequentially formed on a semiconductor substrate 10 on which a necessary ion implantation process (not shown) such as a well process is completed. Form.

상기 게이트 산화막(11)은 고전압 소자 영역에는 두꺼운 두께로 형성하고, 저전압 소자 영역에는 상대적으로 얇은 두께로 형성한다.The gate oxide layer 11 is formed to have a thick thickness in the high voltage device region and a relatively thin thickness in the low voltage device region.

그리고, 상기 질화막(12)상에 하드 마스크막(13)을 형성하고, 포토 및 식각 공정으로 상기 하드 마스크막(13)을 패터닝하여 질화막(12)의 일정부분을 노출시킨다.The hard mask layer 13 is formed on the nitride layer 12, and the hard mask layer 13 is patterned by photo and etching to expose a portion of the nitride layer 12.

이때, STI 갭필 공정 마진 향상을 위하여 잔존하는 하드 마스크막(13)의 폭(A)과 노출된 질화막(12)의 폭(B)이 1 : 2 이상이 되도록 상기 하드 마스크막(13)을 패터닝한다.In this case, the hard mask layer 13 is patterned such that the width A of the remaining hard mask layer 13 and the width B of the exposed nitride layer 12 are equal to or greater than 1: 2 in order to improve the margin of the STI gap fill process. do.

이어, 도 1b에 도시하는 바와 같이 상기 패터닝된 하드 마스크막(13)을 마스크로 상기 질화막(12)과 게이트 산화막(11)을 식각하고, 계속해서 상기 게이트 산 화막(11)의 식각으로 노출되는 반도체 기판(10)을 식각하여 트렌치(14)를 형성한다.Subsequently, as illustrated in FIG. 1B, the nitride film 12 and the gate oxide film 11 are etched using the patterned hard mask film 13 as a mask, and subsequently, the gate oxide film 11 is exposed by etching. The semiconductor substrate 10 is etched to form the trenches 14.

상기 하드 마스크막(13)을 마스크로 트렌치(14)를 식각하였기 때문에 트렌치(14)의 CD는 트렌치(14)와 트렌치(14) 사이의 반도체 기판(10)의 CD의 2배 정도가 된다. 이처럼, 트렌치(14)의 CD가 크기 때문에 이후에 행해지는 트렌치(14) 갭필 공정의 마진은 충분히 확보할 수 있다.Since the trench 14 is etched using the hard mask layer 13 as a mask, the CD of the trench 14 is about twice the CD of the semiconductor substrate 10 between the trench 14 and the trench 14. As described above, since the CD of the trench 14 is large, the margin of the trench 14 gap fill process performed later can be sufficiently secured.

한편, 상기 하드 마스크막(13)은 상기 질화막(12), 산화막(11) 제거 공정 및 트렌치(14) 식각 공정시에 함께 식각되게 되며, 잔류하는 하드 마스크막(13)은 트렌치(14) 형성 이후에 별도의 제거 공정을 실시하여 완전히 제거한다.Meanwhile, the hard mask layer 13 is etched together during the nitride layer 12, the oxide layer 11 removal process, and the trench 14 etching process, and the remaining hard mask layer 13 forms the trench 14. Thereafter, a separate removal process is performed to completely remove it.

그런 다음, 상기 트렌치(14) 식각 공정에 의한 손상을 보상하기 위하여 상기 트렌치(14)를 포함한 반도체 기판(10)의 표면상에 라이너 산화막(미도시)을 형성하고, 상기 반도체 기판(10)을 포함한 전면에 HDP(High Deposition Plasma) 산화막을 형성하여 상기 트렌치(14)를 갭필(gap-fill)한다.Then, a liner oxide layer (not shown) is formed on the surface of the semiconductor substrate 10 including the trench 14 to compensate for damage caused by the trench 14 etching process, and the semiconductor substrate 10 is removed. The trench 14 is gap-filled by forming a high deposition plasma (HDP) oxide film on the entire surface thereof.

그리고, 상기 질화막(12)이 노출되도록 상기 HDP 산화막을 CMP(Chemical Mechanical Polishing)하여 상기 트렌치(14)내에 STI막(15)을 형성한다.The HDP oxide film is chemically mechanical polished (CMP) to expose the nitride film 12 to form an STI film 15 in the trench 14.

그러고 나서, 도 1d에 도시하는 바와 같이 상기 STI막(15)의 표면이 반도체 기판(10)의 표면보다 일정 두께 낮아지도록 BOE 또는 HF 용액을 이용하여 상기 STI막(15)을 제거한다.Then, as shown in FIG. 1D, the STI film 15 is removed using BOE or HF solution so that the surface of the STI film 15 is lower than the surface of the semiconductor substrate 10 by a predetermined thickness.

상기 STI막(15)의 제거로 반도에 기판(10)의 측면이 노출되게 되어 STI막(15)과 STI막(15) 사이의 액티브 영역의 반도체 기판(10)은 변화되는 높이를 갖게 된다.The side surface of the substrate 10 is exposed on the peninsula by the removal of the STI film 15, so that the semiconductor substrate 10 in the active region between the STI film 15 and the STI film 15 has a changed height.

이어, 인산 딥(dip) 공정을 진행하여 상기 질화막(12)을 제거한 다음 프리크리닝(pre-cleaning) 공정으로 저전압 소자 영역에 형성된 게이트 산화막(11)을 완전히 제거하되 고전압 소자 영역의 게이트 산화막(11)은 일정 두께 남겨서 이후 1회의 산화막 형성 공정만으로 고전압 소자 영역에서는 두꺼운 게이트 산화막이, 저전압 소자 영역에는 얇은 게이트 산화막이 형성될 수 있도록 한다.Subsequently, the nitride film 12 is removed by performing a phosphate dip process, and then the gate oxide film 11 formed in the low voltage device region is completely removed by a pre-cleaning process, but the gate oxide film 11 of the high voltage device region is removed. ), So that a thick gate oxide film can be formed in the high-voltage device region and a thin gate oxide film can be formed in the low-voltage device region by only one oxide film formation process.

그런 다음, 반도체 기판(10)에 문턱전압(Vt) 이온을 주입하여 변화되는 높이를 갖는 액티브 영역의 반도체 기판(10) 표면내에 채널 영역(16)을 형성한다.Thereafter, the threshold voltage V t ions are implanted into the semiconductor substrate 10 to form the channel region 16 in the surface of the semiconductor substrate 10 of the active region having the changed height.

이때, 상기 STI막(15)의 제거로 노출된 반도체 기판(10)의 측면에도 채널 영역(16)이 형성되도록 틸트(tilt) 이온 주입한다.In this case, tilt ions are implanted to form the channel region 16 on the side surface of the semiconductor substrate 10 exposed by the removal of the STI film 15.

그리고, 도 1e에 도시하는 바와 같이 상기 반도체 기판(10)상에 일정한 두께의 터널링 산화막(17)을 형성한다. 1E, a tunneling oxide film 17 having a predetermined thickness is formed on the semiconductor substrate 10. As shown in FIG.

저전압 소자 영역의 반도체 기판(10)에는 게이트 산화막이 남아 있지 않지만 고전압 소자 영역(미도시)의 반도체 기판(10)에는 일정 두께의 게이트 산화막이 잔류하는 상태에서 상기 터널링 산화막(17)을 형성하는 것이기 때문에 상기 터널링 산화막(17)을 형성한 이후 저전압 소자 영역에는 얇은 터널링 산화막(17)만 형성되고, 고전압 소자 영역에는 잔류 게이트 산화막과 터널링 산화막(17)의 적층막으로 된 두꺼운 게이트 산화막(미도시)이 형성되게 된다.The tunneling oxide layer 17 is formed in a state in which a gate oxide layer does not remain in the semiconductor substrate 10 in the low voltage element region, but a gate oxide layer having a predetermined thickness remains in the semiconductor substrate 10 in the high voltage element region (not shown). Therefore, after the tunneling oxide layer 17 is formed, only a thin tunneling oxide layer 17 is formed in the low voltage element region, and a thick gate oxide layer (not shown) formed of a laminated film of the remaining gate oxide layer and the tunneling oxide layer 17 in the high voltage element region. Will be formed.

이어서, 상기 반도체 기판(10) 전면에 폴리실리콘막을 증착한 후 채널 영역 (16)이 형성된 반도체 기판(10)상에 남도록 상기 폴리실리콘막을 선택적으로 패터닝하여 플로팅 게이트(18)를 형성한다.Subsequently, after the polysilicon film is deposited on the entire surface of the semiconductor substrate 10, the polysilicon film is selectively patterned to remain on the semiconductor substrate 10 on which the channel region 16 is formed, thereby forming the floating gate 18.

이후, 도면에는 도시하지 않았지만 일반적인 플래쉬 소자 제조 기술을 이용하여 상기 플로팅 게이트(18)상에 게이트간 절연막과 컨트롤 게이트를 형성한다.Subsequently, although not shown in the drawings, an inter-gate insulating film and a control gate are formed on the floating gate 18 by using a general flash device fabrication technique.

이로써, 본 발명의 제조방법에 따른 플래쉬 메모리 소자를 완성한다.
This completes the flash memory device according to the manufacturing method of the present invention.

상술한 바와 같이, 본 발명은 반도체 기판의 표면을 변화되는 높이를 갖게 형성하고 이 반도체 기판 표면에 채널 영역을 형성하여 작은 피치(pitch)내에서도 긴 채널 길이를 확보할 수 있다.As described above, according to the present invention, the surface of the semiconductor substrate is formed to have a varying height and the channel region is formed on the surface of the semiconductor substrate to ensure a long channel length even within a small pitch.

따라서, 셀 전류(cell current)의 감소됨 없이 액티브 CD(Critical Dimension)를 줄이어 STI CD를 충분히 크게 할 수 있으므로 STI 갭필 마진을 확보할 수 있다. 결국, 고집적화된 소자 제조가 가능해 지는 효과가 있다.Therefore, the STI gap fill margin can be secured because the STI CD can be sufficiently enlarged by reducing the active dimension (Critical Dimension) without reducing the cell current. As a result, it is possible to manufacture a highly integrated device.

Claims (5)

(a) 질화막과 게이트 절연막이 형성된 반도체 기판의 일정영역에 트렌치를 형성하는 단계;(a) forming a trench in a predetermined region of the semiconductor substrate on which the nitride film and the gate insulating film are formed; (b) 상기 트렌치내에 STI막을 형성하는 단계;(b) forming an STI film in the trench; (c) 상기 질화막과 게이트 절연막을 제거하는 단계;(c) removing the nitride film and the gate insulating film; (d) 상기 STI막을 일정 두께 제거하여 STI막과 STI막 사이의 반도체 기판이 변화되는 높이를 갖도록 하는 단계;(d) removing the STI film by a predetermined thickness so that the semiconductor substrate between the STI film and the STI film has a changed height; (e) 상기 변화되는 높이를 갖는 반도체 기판의 표면내에 채널 영역을 형성하는 단계;(e) forming a channel region in the surface of the semiconductor substrate having the varying height; (f) 상기 채널 영역이 형성된 반도체 기판상에 터널링 산화막과 플로팅 게이트를 형성하는 단계를 포함하여 형성하는 플래쉬 메모리 소자의 제조방법.(f) forming a tunneling oxide film and a floating gate on the semiconductor substrate on which the channel region is formed. 제 1항에 있어서,The method of claim 1, 상기 (d) 단계에서 BOE 또는 HF를 이용하여 STI막을 제거하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.The method of manufacturing a flash memory device, characterized in that to remove the STI film using BOE or HF in the step (d). 제 1항에 있어서,The method of claim 1, 상기 (c) 단계에서 질화막을 인산 딥(dip) 공정을 이용하여 제거하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.The method of manufacturing a flash memory device, characterized in that in step (c) to remove the nitride film using a phosphate dip (dip) process. 제 1항에 있어서,The method of claim 1, 상기 (c) 단계에서 게이트 절연막을 크리닝(cleaning) 공정을 이용하여 제거하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.And (c) removing the gate insulating film by using a cleaning process. 제 1항에 있어서,The method of claim 1, 상기 채널 영역은 문턱전압 이온을 틸트 이온 주입하여 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.And the channel region is formed by tilting ion implanted threshold voltage ions.
KR1020040105376A 2004-12-14 2004-12-14 Method for fabricating flash memory device KR20060066874A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040105376A KR20060066874A (en) 2004-12-14 2004-12-14 Method for fabricating flash memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040105376A KR20060066874A (en) 2004-12-14 2004-12-14 Method for fabricating flash memory device

Publications (1)

Publication Number Publication Date
KR20060066874A true KR20060066874A (en) 2006-06-19

Family

ID=37161543

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040105376A KR20060066874A (en) 2004-12-14 2004-12-14 Method for fabricating flash memory device

Country Status (1)

Country Link
KR (1) KR20060066874A (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104716095A (en) * 2013-12-17 2015-06-17 辛纳普蒂克斯显像装置株式会社 Manufacturing method for semiconductor device and semiconductor device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104716095A (en) * 2013-12-17 2015-06-17 辛纳普蒂克斯显像装置株式会社 Manufacturing method for semiconductor device and semiconductor device

Similar Documents

Publication Publication Date Title
JP4813055B2 (en) Method for manufacturing flash memory device
KR20100013980A (en) Method of fabricating the trench isolation layer for semiconductor device
JP2006339446A (en) Semiconductor device and its manufacturing method
JP2006196843A (en) Semiconductor device and manufacturing method thereof
KR100341480B1 (en) Method for self-aligned shallow trench isolation
KR100766232B1 (en) Non-volatile memory device and manufacturing method of the same
US7601589B2 (en) Method of manufacturing flash memory device
KR100645195B1 (en) Method for fabricating flash memory device
KR20060006331A (en) Method of forming a floating gate in a flash memory device
JP2008004881A (en) Method of manufacturing element isolation structure section
KR100578646B1 (en) Method of forming floating gate in flash memory device
US7521320B2 (en) Flash memory device and method of manufacturing the same
KR100190059B1 (en) Method for fabricating a field oxide of the semiconductor device
JP2005026656A (en) Method of fabricating semiconductor device
KR20060066874A (en) Method for fabricating flash memory device
KR100673154B1 (en) Method of forming isolation film in flash memroy device
KR100958632B1 (en) Fabricating Method of Flash Memory Device
JP2009158916A (en) Method of forming trench of semiconductor device
JP2008118100A (en) Method of fabricating flash memory device
KR100709468B1 (en) Method for forming floating gate in flash memory device
KR100567027B1 (en) Method for minimizing hump in shallow trench isolation
KR20070002293A (en) Method for fabricating flash memory device
KR20060122154A (en) Method for fabricating flash memory device
KR20080061209A (en) Method of forming trench of semiconductor device
KR20080004302A (en) Method of manufacturing a flash memory device

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid