KR100942077B1

KR100942077B1 - Method of manufacturing semiconductor device

Info

Publication number: KR100942077B1
Application number: KR1020030033091A
Authority: KR
Inventors: 신성훈; 최철찬
Original assignee: 주식회사 하이닉스반도체
Priority date: 2003-05-23
Filing date: 2003-05-23
Publication date: 2010-02-12
Also published as: KR20040100672A

Abstract

본 발명은 반도체 소자의 제조방법에 관한 것으로, 반도체 메모리 소자에서 더블 스페이싱(Dubble Spacing)을 이용하여 소자분리막을 형성함으로써 노광 장비, 식각 장비 등의 선폭 한계를 해소하여 소자분리의 라인 및 스페이스를 줄이고, 소자의 고집적화를 구현할 수 있는 방법을 제공한다. The present invention relates to a method for manufacturing a semiconductor device, by forming a device isolation layer using a double spacing in the semiconductor memory device to reduce the line and space of the device separation by eliminating the line width limitation of the exposure equipment, etching equipment, etc. In addition, the present invention provides a method for achieving high integration of the device.

낸드(NAND)형 플래시 메모리 소자, 소자분리막, 피치 싸이즈(Pitch Size) NAND flash memory device, device isolation film, pitch size

Description

Method of manufacturing semiconductor device

도 1 내지 도 10은 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조방법을 설명하기 위하여 도시한 단면도들이다. 1 to 10 are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with a preferred embodiment of the present invention.

<도면의 주요 부분에 부호의 설명><Description of the symbols in the main part of the drawing>

100: 반도체 기판 102: 제1 트렌치100: semiconductor substrate 102: first trench

104: 제1 절연막 106a: 제1 스페이서104: first insulating film 106a: first spacer

108: 실리콘 질화막 110: 제2 절연막108: silicon nitride film 110: second insulating film

112: 제2 트렌치 114a: 제2 스페이서112: second trench 114a: second spacer

116: 제3 트렌치 118: 제3 절연막116: third trench 118: third insulating film

본 발명은 반도체 소자의 제조방법에 관한 것으로, 더욱 상세하게는 소자의 집적화를 구현할 수 있는 반도체 메모리 소자의 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly to The present invention relates to a method of manufacturing a semiconductor memory device capable of realizing integration.

반도체 소자 제조 공정에서 중요한 공정 중의 하나가 소자분리 마스크를 이용한 소자분리막 형성 공정이다. 이는 소자 자체의 셀(Cell) 크기를 좌우하며, 최종적으로 한 장의 웨이퍼 내에서 구현될 수 있는 칩(Chip)의 수와도 직결된다. 이 는 소자가 고집적화됨에 따라 그 필요성이 증가되고 있는 것이 현실이다. One of the important processes in the semiconductor device manufacturing process is a device isolation film forming process using an device isolation mask. This determines the cell size of the device itself and is directly related to the number of chips that can be finally implemented in one wafer. This is the reality that the necessity is increasing as the device is highly integrated.

특히, 낸드 플래시(NAND FLASH) 메모리 제조 공정에 있어서, 소자분리의 라인(Line) 및 스페이스(Space)의 크기를 줄이는 것은 소자의 셀 싸이즈를 감소시키고, 최종적으로 웨이퍼의 순수 칩의 수를 증가시킬 수 있어 소자의 집적화가 가능하다. 그러나, 소자분리의 라인 및 스페이스를 줄이기 위해서는 고가의 ASML PAS/800와 같은 고가의 장비나 그 이상 등급 정도의 ArF 스캐너(Scanner) 등을 사용해야 하는데, 이는 소자의 단가를 높이는 문제점이 있다. 또한, 소자분리막과 소자분리막 사이의 간격이 클 경우에는 비정상적으로 누설 전류(Leakage Current)를 증가시켜 F-N 터널링(Tunneling) 효과를 사용하여 프로그램/소거 동작을 하는 소자의 동작 구조상 상호 셀간의 디스터번스(Disturbance)의 영향 등으로 소자 킬링(Device Killing) 요인으로도 작용하게 된다.In particular, in the NAND FLASH memory fabrication process, reducing the size of the line and space of device isolation reduces the cell size of the device and ultimately increases the number of pure chips in the wafer. It is possible to integrate the device. However, in order to reduce the line and space of device isolation, expensive equipment such as expensive ASML PAS / 800 or higher grade ArF scanner should be used, which increases the cost of the device. In addition, when the gap between the device isolation layer and the device isolation layer is large, abnormally increasing the leakage current (Leakage Current) by using the FN tunneling effect (program / erase operation) of the device operation structure of the device between each other (Disturbance) ) Also acts as a device killing factor.

본 발명이 이루고자 하는 기술적 과제는 반도체 메모리 소자의 피치 싸이즈(Pitch Size)를 감안할 때 현재의 노광 장비 및 식각 장비로는 소자의 고집적화를 구현하기 어려웠던 문제점을 보완하여 소자의 고집적화를 구현할 수 있는 반도체 소자의 제조방법을 제공함에 있다. The present invention has been made in view of the pitch size of a semiconductor memory device, and the semiconductor device capable of realizing high integration of a device by compensating for a problem that it is difficult to implement high integration of devices with current exposure equipment and etching equipment. To provide a method of manufacturing.

상기 기술적 과제를 달성하기 위하여 본 발명은, 반도체 기판 내에 제1 트렌치를 형성하는 단계와, 상기 제1 트렌치 내에 상기 반도체 기판 표면보다 낮게 제1 절연막을 매립하는 단계와, 상기 제1 트렌치의 상부 측벽에 상기 제1 절연막에 대 하여 식각 선택비를 갖는 절연막으로 이루어진 제1 스페이서를 형성하는 단계와, 상기 제1 스페이서를 식각 마스크로 사용하여 상기 제1 트렌치의 바닥이 노출되도록 상기 제1 절연막을 건식 식각하는 단계와, 상기 제1 트렌치 내에 제2 절연막을 매립하는 단계와, 상기 제2 절연막 및 상기 제1 스페이서를 식각 마스크로 사용하여 상기 반도체 기판을 선택적으로 식각하여 제2 트렌치를 형성하는 단계와, 상기 제2 트렌치의 측벽에 상기 제2 절연막에 대하여 식각 선택비를 갖는 절연막으로 이루어진 제2 스페이서를 형성하는 단계와, 상기 제1 트렌치 내에 매립된 제2 절연막을 제거하는 단계와, 상기 제1 스페이서 및 상기 제2 스페이서를 식각 마스크로 사용하여 상기 반도체 기판을 식각하여 제3 트렌치를 형성하는 단계와, 상기 반도체 기판 상부의 상기 제1 스페이서, 상기 제2 스페이서 및 상기 제1 절연막을 제거하는 단계 및 상기 제3 트렌치 내에 제3 절연막을 매립하여 소자분리막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법을 제공한다.According to an aspect of the present invention, there is provided a method of forming a first trench in a semiconductor substrate, embedding a first insulating layer in the first trench lower than the surface of the semiconductor substrate, and forming an upper sidewall of the first trench. Forming a first spacer formed of an insulating film having an etch selectivity with respect to the first insulating film, and using the first spacer as an etch mask, dry the first insulating film to expose the bottom of the first trench. Etching, filling a second insulating film in the first trench, selectively etching the semiconductor substrate using the second insulating film and the first spacer as an etching mask, and forming a second trench; And forming a second spacer on the sidewall of the second trench, the insulating layer having an etch selectivity with respect to the second insulating layer. Removing the second insulating layer embedded in the first trench, etching the semiconductor substrate using the first spacer and the second spacer as an etch mask to form a third trench; Removing the first spacer, the second spacer, and the first insulating layer on the semiconductor substrate; and forming a device isolation layer by filling the third insulating layer in the third trench. It provides a method of manufacturing.

이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세하게 설명하기로 한다. 그러나, 이하의 실시예는 이 기술분야에서 통상적인 지식을 가진 자에게 본 발명이 충분히 이해되도록 제공되는 것으로서 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 기술되는 실시예에 한정되는 것은 아니다. 이하의 설명에서 어떤 층이 다른 층의 위에 존재한다고 기술될 때, 이는 다른 층의 바로 위에 존재할 수도 있고, 그 사이에 제3의 층이 게재될 수도 있다. 도면상에서 동일 부호는 동일한 요소를 지칭한다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the following embodiments are provided to those skilled in the art to fully understand the present invention, and may be modified in various forms, and the scope of the present invention is limited to the embodiments described below. It doesn't happen. In the following description, when a layer is described as being on top of another layer, it may be present directly on top of another layer, with a third layer interposed therebetween. Like numbers refer to like elements in the figures.

본 발명은 반도체 메모리 소자에서 더블 스페이싱(Dubble Spacing)을 이용하 여 소자분리막을 형성함으로써 노광 장비, 식각 장비 등의 선폭 한계를 해소하여 소자분리의 라인 및 스페이스를 줄이고, 소자의 고집적화를 구현할 수 있는 방법을 제공한다. According to the present invention, a method of forming a device isolation layer using double spacing in a semiconductor memory device can solve linewidth limitations of exposure equipment and etching equipment, thereby reducing line and space of device isolation, and realizing high integration of devices. To provide.

도 1을 참조하면, 반도체 기판(100) 상에 소자분리를 위해 제1 트렌치(102)를 형성한다. 제1 트렌치(102)는 패드 질화막(미도시)을 형성한 후, 소자분리용 마스크를 이용하여 패터닝하고, 패터닝된 상기 패드 질화막을 식각 마스크로 사용하여 반도체 기판(100)을 식각하여 형성할 수 있다. 이때, 피치 싸이즈(Pitch Size)(라인(L)과 스페이스(S)를 합한 임계치수)는 예컨대, 200nm 정도(라인(L)은 100nm, 스페이스(S)는 100nm 정도)로 할 경우를 예로 들겠다. 제1 트렌치(102)는 반도체 기판(100)의 깊이, 식각 장비, 형성하려는 소자분리막의 깊이 등을 고려하여 적절한 깊이를 갖도록 형성하는데, 본 실시예에서는 5200Å 정도의 깊이로 형성한다. 상기 패드 질화막은 실리콘 질화막으로 형성하며, 1000∼5000Å 정도의 두께로 형성하는 것이 바람직하다. 이어서, 상기 패드 질화막을 제거한 후, 제1 트렌치(102) 내에 제1 절연막(104)을 매립한다. 제1 절연막(104)은 실리콘 질화막에 대하여 식각 선택비를 갖는 물질막, 예컨대 HDP(High Density Plasma)막으로 형성하는 것이 바람직하다. 또한, 제1 절연막(104)은 제1 트렌치(102)를 완전히 매립하지 않을 정도, 예컨대 2000∼4800Å, 바람직하게는 4000Å 정도의 두께를 갖도록 매립한다. Referring to FIG. 1, a first trench 102 is formed on a semiconductor substrate 100 for device isolation. After forming the pad nitride layer (not shown), the first trench 102 may be patterned by using a device isolation mask and may be formed by etching the semiconductor substrate 100 using the patterned pad nitride layer as an etching mask. have. In this case, for example, the pitch size (the threshold of the sum of the line L and the space S) is, for example, about 200 nm (the line L is about 100 nm and the space S is about 100 nm). All. The first trench 102 is formed to have an appropriate depth in consideration of the depth of the semiconductor substrate 100, the etching equipment, the depth of the device isolation layer to be formed, and the like. The pad nitride film is formed of a silicon nitride film, and is preferably formed to a thickness of about 1000 to 5000 GPa. Subsequently, after the pad nitride film is removed, the first insulating film 104 is buried in the first trench 102. The first insulating film 104 may be formed of a material film having an etching selectivity with respect to the silicon nitride film, for example, a high density plasma (HDP) film. In addition, the first insulating film 104 is embedded to have a thickness such that the first trench 102 is not completely filled, for example, 2000 to 4800 kPa, preferably about 4000 kPa.

상기 제1 절연막(102)이 매립된 결과물 상에 실리콘 질화막(106)을 형성한 다. 실리콘 질화막(106)은 반도체 기판(100) 상부 표면 위까지 매립될 정도의 두께, 예컨대 1200∼3500Å, 바람직하게는 2400Å 정도의 두께로 형성한다. The silicon nitride film 106 is formed on the resultant material in which the first insulating film 102 is embedded. The silicon nitride film 106 is formed to a thickness such that it is buried up to the upper surface of the semiconductor substrate 100, for example, 1200 to 3500 kPa, preferably 2400 kPa.

도 2를 참조하면, 실리콘 질화막(106)을 화학 기계적 연마하여 평탄화한다. 상기 화학 기계적 연마는 반도체 기판(100)이 노출될 때까지 실시하는 것이 바람직하다. 이어서, 실리콘 질화막(106)을 이방성 식각하여 제1 트렌치(102)의 측벽에 제1 스페이서(Spacer)(106a)를 형성한다. Referring to FIG. 2, the silicon nitride film 106 is chemically mechanically polished and planarized. The chemical mechanical polishing is preferably performed until the semiconductor substrate 100 is exposed. Next, the silicon nitride film 106 is anisotropically etched to form first spacers 106a on the sidewalls of the first trenches 102.

제1 스페이서(106a)를 식각 마스크로 사용하여 제1 절연막(104)을 선택적으로 건식 식각한다. 상기 건식 식각은 제1 절연막(104)과 제1 스페이서(106a)의 선택적 식각 특성을 이용하여 제1 트렌치(102)의 바닥이 노출될 때까지 실시한다. 상기 식각은 건식 식각 방식으로 30 내지 100초 동안 실시하되, 식각 가스는 CHF₃ 가스 및 CF₄ 가스로 하고, 압력은 40 내지 100mT로 하며, 고주파 파워(RF power)는 300 내지 900W로 유지하여 실시하는 것이 바람직하다. 이때, CHF₃ 가스의 유량은 10 내지 30sccm으로 하고, CF₄ 가스의 유량은 10 내지 30sccm으로 하는 것이 바람직하다.The first insulating layer 104 is selectively dry etched using the first spacer 106a as an etching mask. The dry etching is performed until the bottom of the first trench 102 is exposed by using selective etching characteristics of the first insulating layer 104 and the first spacer 106a. The etching is performed for a dry etching method for 30 to 100 seconds, the etching gas is CHF ₃ gas and CF ₄ gas, the pressure is 40 to 100mT, RF power is maintained at 300 to 900W It is desirable to. At this time, the flow rate of the CHF ₃ gas is preferably 10 to 30 sccm, and the flow rate of the CF ₄ gas is preferably 10 to 30 sccm.

도 3을 참조하면, 후속 공정에서 제1 절연막(104a)이 식각되는 것을 방지하기 위하여 실리콘 질화막(108)을 얇게, 예컨대 100Å 정도의 두께로 증착한다. 이어서, 화학 기계적 연마하여 반도체 기판(100) 상부에 증착된 실리콘 질화막(108)을 제거한다. Referring to FIG. 3, in order to prevent the first insulating film 104a from being etched in a subsequent process, the silicon nitride film 108 is thinly deposited, for example, about 100 μs thick. Subsequently, the silicon nitride film 108 deposited on the semiconductor substrate 100 is removed by chemical mechanical polishing.

도 4를 참조하면, 제1 트렌치(102) 내에 제2 절연막(110)을 매립한다. 제2 절연막(110)은 제1 절연막(104) 및 실리콘 질화막(108)에 대하여 식각 선택비를 갖는 물질막, 예컨대 SOG(Spin On Glass)막으로 형성한다. 제2 절연막(110)은 6000Å∼10000Å 정도의 두께를 갖도록 형성하는 것이 바람직하다. 이어서, 반도체 기판(100) 상부의 제2 절연막(110)을 식각하여 제거한다. 상기 제2 절연막(110)의 식각은 에치백(Etchback) 공정을 이용하는 것이 바람직하다. 상기 식각은 건식 식각 방식으로 30 내지 100초 동안 실시하되, 식각 가스는 CHF₃ 가스 및 CF₄ 가스로 하고, 압력은 40 내지 100mT로 하며, 고주파 파워(RF power)는 300 내지 900W로 유지하여 실시하는 것이 바람직하다. 이때, CHF₃ 가스의 유량은 10 내지 30sccm으로 하고, CF₄ 가스의 유량은 10 내지 30sccm으로 하는 것이 바람직하다. Referring to FIG. 4, the second insulating layer 110 is buried in the first trench 102. The second insulating film 110 is formed of a material film having an etch selectivity with respect to the first insulating film 104 and the silicon nitride film 108, for example, a spin on glass (SOG) film. The second insulating film 110 is preferably formed to have a thickness of about 6000 kPa to 10,000 kPa. Next, the second insulating layer 110 on the semiconductor substrate 100 is removed by etching. The etching of the second insulating layer 110 may be preferably performed using an etchback process. The etching is performed for a dry etching method for 30 to 100 seconds, the etching gas is CHF ₃ gas and CF ₄ gas, the pressure is 40 to 100mT, RF power is maintained at 300 to 900W It is desirable to. At this time, the flow rate of the CHF ₃ gas is preferably 10 to 30 sccm, and the flow rate of the CF ₄ gas is preferably 10 to 30 sccm.

도 5를 참조하면, 반도체 기판(100)을 선택적으로 건식 식각하여 제2 트렌치(112)를 형성한다. 상기 제2 트렌치(112) 형성을 위한 반도체 기판(100)의 식각은 제1 트렌치(102)와 동일한 깊이로 식각되도록 조절하여 제2 트렌치(112)의 바닥이 제1 트렌치(102)의 바닥과 동일한 레벨을 갖도록 하는 것이 바람직하다. 이때, 제1 트렌치(102) 내에 형성된 제1 스페이서(106a) 및 제2 절연막(1110)은 식각 마스크의 역할을 하게 된다. Referring to FIG. 5, the second trench 112 may be formed by selectively dry etching the semiconductor substrate 100. The etching of the semiconductor substrate 100 for forming the second trenches 112 is adjusted to be etched to the same depth as the first trenches 102, so that the bottom of the second trenches 112 and the bottom of the first trenches 102 are etched. It is desirable to have the same level. In this case, the first spacer 106a and the second insulating layer 1110 formed in the first trench 102 serve as an etching mask.

도 6을 참조하면, 제2 트렌치(112)가 형성된 반도체 기판(100) 상에 실리콘 질화막(114)을 증착한다. 이때, 증착되는 실리콘 질화막(114)의 두께는 식각된 반도체 기판(100)의 깊이, 즉 제2 트렌치(112)의 깊이 보다는 크도록 하는 것이 바람직하다. 본 실시예에서는 실리콘 질화막(112)을 5000Å∼10000Å 정도의 두께로 증 착한다. 이어서, 화학 기계적 연마하여 제2 절연막(110) 상부의 실리콘 질화막(114)을 제거한다. Referring to FIG. 6, a silicon nitride film 114 is deposited on the semiconductor substrate 100 on which the second trench 112 is formed. In this case, the thickness of the deposited silicon nitride film 114 may be greater than the depth of the etched semiconductor substrate 100, that is, the depth of the second trench 112. In this embodiment, the silicon nitride film 112 is deposited to a thickness of about 5000 kPa to 10,000 kPa. Subsequently, the silicon nitride layer 114 on the second insulating layer 110 is removed by chemical mechanical polishing.

도 7을 참조하면, 실리콘 질화막(114)을 이방성 건식 식각하여 제2 트렌치(112)의 측벽에 제2 스페이서(114a)를 형성한다. 상기 제2 스페이서(114a) 형성을 위한 식각은 제2 절연막(110)과 실리콘 질화막(114)이 식각 선택비를 갖는 조건으로 실시한다. Referring to FIG. 7, the silicon nitride film 114 is anisotropic dry etched to form a second spacer 114a on the sidewall of the second trench 112. Etching for forming the second spacer 114a is performed under the condition that the second insulating film 110 and the silicon nitride film 114 have an etching selectivity.

이어서, 제2 절연막(110)을 선택적으로 식각하여 제거한다. 제2 절연막(110)의 식각은 에치백 공정을 이용하여 실시하는 것이 바람직하다. 상기 식각은 건식 식각 방식으로 30 내지 100초 동안 실시하되, 식각 가스는 CHF₃ 가스 및 CF₄ 가스로 하고, 압력은 40 내지 100mT로 하며, 고주파 파워(RF power)는 300 내지 900W로 유지하여 실시하는 것이 바람직하다. 이때, CHF₃ 가스의 유량은 10 내지 30sccm으로 하고, CF₄ 가스의 유량은 10 내지 30sccm으로 하는 것이 바람직하다. 다음에, 반도체 기판(100) 상부에 얇게 잔류하는 실리콘 질화막(114, 108)을 제거하기 위한 식각 공정을 실시한다. 반도체 기판(100) 상부에 잔류하는 실리콘 질화막(114, 108)의 제거 공정은 제2 절연막(110)의 제거를 위한 식각 공정에서 식각 선택비를 고려하여 제2 절연막(110)을 과도 식각(Over Etch)함으로써 수행될 수도 있다. Subsequently, the second insulating layer 110 is selectively etched and removed. The etching of the second insulating layer 110 is preferably performed using an etch back process. The etching is performed for a dry etching method for 30 to 100 seconds, the etching gas is CHF ₃ gas and CF ₄ gas, the pressure is 40 to 100mT, RF power is maintained at 300 to 900W It is desirable to. At this time, the flow rate of the CHF ₃ gas is preferably 10 to 30 sccm, and the flow rate of the CF ₄ gas is preferably 10 to 30 sccm. Next, an etching process for removing the silicon nitride films 114 and 108 remaining thin on the semiconductor substrate 100 is performed. The removal process of the silicon nitride layers 114 and 108 remaining on the semiconductor substrate 100 may over-etch the second insulating layer 110 in consideration of the etching selectivity in the etching process for removing the second insulating layer 110. By etching.

도 8을 참조하면, 제1 스페이서(106a) 및 제2 스페이서(114a)를 식각 마스크로 사용하여 반도체 기판(100)을 식각하여 소자분리막 형성을 위한 제3 트렌치(116)를 형성한다. Referring to FIG. 8, the semiconductor substrate 100 is etched using the first spacer 106a and the second spacer 114a as an etch mask to form a third trench 116 for forming an isolation layer.

도 9를 참조하면, 반도체 기판(100) 상부의 제1 스페이서(106a), 제2 스페이서(114a), 실리콘 질화막(108) 및 제1 절연막(104a)을 제거한다. 상기 제거 공정은 화학 기계적 연막 공정을 이용하여 제거할 수도 있으며, 습식 식각 공정을 이용하여 제거할 수도 있음은 물론이다. 이때, 습식 식각 공정을 이용하는 경우, 제1 절연막(104a)은 DHF 용액(Diluted HF; 예를 들면, 물과 HF가 50:1 정도의 비율로 희석된 HF 용액) 또는 BOE 용액(Buffer Oxide Etchant; 예를 들면, HF와 NH₄F가 100:1 또는 300:1 정도로 혼합된 용액)을 사용하여 제거할 수 있고, 제1 스페이서(106a), 제2 스페이서(114a) 및 실리콘 질화막(108)은 스트립(strip) 공정을 이용하여 예컨대, 인산(H₃PO₄) 용액을 사용하여 제거할 수 있다. 이어서, 실리콘 질화막 또는 HDP(High Density Plasma)막이 잔류하는 경우에는 클리닝 공정을 실시하여 이를 제거한다.Referring to FIG. 9, the first spacer 106a, the second spacer 114a, the silicon nitride layer 108, and the first insulating layer 104a on the semiconductor substrate 100 are removed. The removal process may be removed using a chemical mechanical smoke screening process, or may be removed using a wet etching process. In this case, when using the wet etching process, the first insulating layer 104a may be a DHF solution (Diluted HF; for example, HF solution in which water and HF are diluted in a ratio of about 50: 1) or BOE solution (Buffer Oxide Etchant; For example, a solution in which HF and NH ₄ F are mixed at about 100: 1 or 300: 1) may be removed, and the first spacer 106a, the second spacer 114a, and the silicon nitride film 108 may be removed. It can be removed using a strip process, for example using a solution of phosphoric acid (H ₃ PO ₄ ). Subsequently, when the silicon nitride film or the HDP (High Density Plasma) film remains, a cleaning process is performed to remove it.

도 10을 참조하면, 얕은 트렌치 소자분리(Shallow Trench Isolatin) 공정을 이용하여 제3 트렌치(116) 내에 제3 절연막(118)을 매립하여 소자분리막을 형성한다. 이때, 형성되는 소자분리막(118)은 피치 사이즈가 100nm 정도(라인(L)은 40nm, 스페이스(S)는 60nm)가 되어 종래의 소자분리막에 비하여 현저하게 피치 사이즈를 줄일 수 있다. 본 발명은 종래의 노광 장비, 식각 장비 등을 그대로 이용하더라도 피치 사이즈를 현저하게 줄일 수 있으므로 소자의 고집적화를 가능하게 한다. Referring to FIG. 10, the device isolation layer is formed by filling the third insulating layer 118 in the third trench 116 using a shallow trench isolation process. At this time, the formed device isolation layer 118 has a pitch size of about 100 nm (40 nm for the line L and 60 nm for the space S), which can significantly reduce the pitch size of the device isolation layer. The present invention can significantly reduce the pitch size even if the conventional exposure equipment, etching equipment, etc. are used as it is, thereby enabling high integration of the device.

본 발명에 의한 반도체 소자의 제조방법에 의하면, 낸드형 플래시 메모리 소 자의 피치 싸이즈를 감안할 때 종래의 노광 장비 및 식각 장비로는 소자의 선폭을 줄이는데는 한계가 있었으며, 소자의 고집적화를 위해서는 제조 장비를 새롭게 구매해야 하는 등의 문제가 있었으나, 본 발명에 의하면 종래의 장비를 사용하여 소자의 고집적화를 구현할 수 있고, 이러한 장비의 한계를 해결하여 패터닝의 어려움을 극복할 수 있다. According to the method of manufacturing a semiconductor device according to the present invention, in view of the pitch size of the NAND flash memory device, there is a limit in reducing the line width of the conventional exposure equipment and etching equipment, and manufacturing equipment is required for high integration of the device. Although there was a problem such as a new purchase, according to the present invention, it is possible to implement high integration of devices using conventional equipment, and overcome the difficulties of patterning by solving the limitation of such equipment.

이상, 본 발명의 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되는 것은 아니며, 본 발명의 기술적 사상의 범위내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
As mentioned above, although preferred embodiment of this invention was described in detail, this invention is not limited to the said embodiment, A various deformation | transformation by a person of ordinary skill in the art within the scope of the technical idea of this invention is carried out. This is possible.

Claims

Forming a first trench in the semiconductor substrate;

Filling a first insulating film in the first trench below the surface of the semiconductor substrate;

Forming a first spacer on the upper sidewall of the first trench, the insulating layer having an etch selectivity with respect to the first insulating layer;

Dry etching the first insulating layer to expose the bottom of the first trench by using the first spacer as an etching mask;

Filling a second insulating film in the first trench;

Selectively etching the semiconductor substrate using the second insulating layer and the first spacer as an etching mask to form a second trench;

Forming a second spacer on the sidewall of the second trench, the insulating layer having an etch selectivity with respect to the second insulating layer;

Removing a second insulating film embedded in the first trench;

Etching the semiconductor substrate using the first spacer and the second spacer as an etch mask to form a third trench;

Removing the first spacer, the second spacer, and the first insulating layer on the semiconductor substrate; And

And embedding a third insulating film in the third trench to form an isolation layer.

The method of claim 1, wherein the second trench is formed to have the same depth as the first trench.

The method of claim 1, wherein the first spacer and the second spacer are formed of a silicon nitride film.

The method of claim 3, wherein the insulating layer having an etch selectivity with respect to the first insulating layer is a silicon nitride layer, and the forming of the first spacers includes:

Depositing the silicon nitride film to a thickness such that it is embedded up to an upper surface of the semiconductor substrate;

Chemical mechanical polishing and planarizing the silicon nitride film deposited on the surface of the semiconductor substrate; And

And anisotropic dry etching the silicon nitride film to form the first spacers.

The method of claim 3, wherein the insulating layer having an etch selectivity with respect to the second insulating layer is a silicon nitride layer, and the forming of the second spacers includes:

And anisotropic dry etching the silicon nitride film to form the second spacers.

The method of claim 1, wherein the second insulating layer embedded in the first trench is removed using an etchback process.

The method of claim 1, after the dry etching of the first insulating layer, before the buried second insulating layer in the first trench,

And depositing the same material film on the semiconductor substrate as the insulating film forming the first spacer to a thickness thin enough to prevent the first insulating film from being etched in a subsequent step. Manufacturing method.