KR101116728B1 - Method of fabricating a semiconductor device having recess gate structure - Google Patents

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Abstract

본 발명의 리세스게이트 구조를 갖는 반도체소자의 제조방법은, 기판에 활성영역을 한정하는 트랜치 소자분리막을 형성하는 단계와, 트랜치 소자분리막 표면에 실리콘-불순물 결합을 유도하는 불순물 도핑을 수행하는 단계와, 활성영역과 불순물 도핑이 이루어진 소자분리막 내에 트랜치를 형성하는 단계와, 트랜치가 형성된 기판에 대해 클리닝을 수행하는 단계와, 그리고 트랜치가 채워지도록 게이트절연막 및 게이트도전막을 형성하는 단계를 포함한다.A method of manufacturing a semiconductor device having a recess gate structure of the present invention includes forming a trench isolation layer defining an active region on a substrate, and performing impurity doping to induce silicon-impurity bonds on the trench isolation layer surface. And forming a trench in the isolation layer in which the active region and the impurity doping are performed, cleaning the substrate on which the trench is formed, and forming a gate insulating film and a gate conductive film to fill the trench.

리세스게이트 구조, 소자분리막, 보잉(bowing) 현상, 브리지(bridge) Recess gate structure, device isolation layer, bowing phenomenon, bridge

Description

리세스게이트 구조를 갖는 반도체소자의 제조방법{Method of fabricating a semiconductor device having recess gate structure}Method of fabricating a semiconductor device having a recess gate structure

본 발명은 반도체소자의 제조방법에 관한 것으로서, 특히 리세스게이트 구조를 갖는 반도체소자의 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device having a recess gate structure.

현재 집적회로 반도체소자의 디자인 룰(design rule)이 급격히 감소함에 따라 셀 트랜지스터의 게이트 저항이 매우 증가하고, 또한 채널길이도 급격하게 감소하고 있다. 그 결과 게이트 저항 및 문턱전압을 구현함에 있어서 플래너(planar) 트랜지스터 구조로는 한계를 나타내고 있으며, 따라서 최근에는 디자인 룰의 증가 없이 채널길이를 보다 더 확보하는 방법들이 다양하게 연구되고 있다. 특히 제한된 게이트 선폭을 유지하면서 채널의 길이를 보다 확장시켜 주는 구조로서, 반도체기판을 리세스하고 이러한 리세스 영역을 게이트 구조로 채택하여 유효채널길이(effective channel length)를 보다 연장시키는 리세스게이트 구조를 갖는 반도체소자에 대한 적용범위가 점점 확대되고 있다.As the design rule of the integrated circuit semiconductor device is rapidly reduced, the gate resistance of the cell transistor is greatly increased, and the channel length is also rapidly decreased. As a result, the planar transistor structure is limited in implementing the gate resistance and the threshold voltage, and thus, various methods for securing the channel length without increasing the design rule have recently been studied. In particular, the structure extends the channel length while maintaining the limited gate line width. The recess gate structure recesses the semiconductor substrate and adopts the recess region as the gate structure to further extend the effective channel length. The range of application for semiconductor devices having a has been gradually expanded.

도 1 내지 도 3은 일반적인 리세스게이트 구조를 갖는 반도체소자 제조방법을 설명하기 위해 나타내 보인 단면도들이다. 먼저 도 1에 나타낸 바와 같이, 기 판(102)에 트랜치 소자분리막(104)을 형성하여 활성영역(106)을 한정한다. 이온주입 스크린을 위한 버퍼막(108)을 형성한 후, 셀 이온주입 및 활성화를 수행하여 활성영역(106) 내에 불순물영역(110)을 형성한다. 다음에 리세스 형성을 위한 마스크막패턴(111)을 형성한다.1 to 3 are cross-sectional views illustrating a method of manufacturing a semiconductor device having a general recess gate structure. First, as shown in FIG. 1, the trench isolation layer 104 is formed on the substrate 102 to define the active region 106. After forming the buffer film 108 for the ion implantation screen, cell ion implantation and activation are performed to form the impurity region 110 in the active region 106. Next, a mask film pattern 111 for forming a recess is formed.

이어서 도 2에 나타낸 바와 같이, 마스크막패턴(도 1의 111)을 식각마스크로 한 식각으로 기판(102)의 노출부분을 식각하여 리세스게이트 형성을 위한 트랜치(112)를 형성한다. 이때 소자분리막(104)의 노출부분에 대해서도 식각이 이루어져 소자분리막(104) 내에도 트랜치(114)가 형성된다. 트랜치 형성을 위한 식각조건은 기판(102)을 대상으로 설정되므로, 기판(102)과 다른 재질의 소자분리막(104) 내에 형성되는 트랜치(114)는 그 깊이가 더 깊고, 또한 도면에서 "A"로 나타낸 바와 같이, 표면 부분이 확장되는 보잉(bowing) 현상이 발생하게 된다. 트랜치(112)를 형성한 후에는 마스크막패턴(도 1의 111)을 제거한다.Next, as shown in FIG. 2, the exposed portion of the substrate 102 is etched by using the mask layer pattern 111 of FIG. 1 as an etch mask to form the trench 112 for forming the recess gate. In this case, the exposed portion of the isolation layer 104 is etched to form a trench 114 in the isolation layer 104. Since the etching conditions for the trench formation are set for the substrate 102, the trench 114 formed in the device isolation film 104 of a different material from the substrate 102 has a deeper depth. As shown by, a bowing phenomenon occurs in which the surface portion is expanded. After the trench 112 is formed, the mask layer pattern 111 of FIG. 1 is removed.

다음에 도 3에 나타낸 바와 같이, 기판(102) 표면의 자연산화막 제거와 파티클 제거를 위한 클리닝(cleaning) 공정을 수행하는데, 이때 도면에서 "B"로 나타낸 바와 같이, 세정액에 의해 소자분리막(104)이 영향을 받아 보잉이 발생한 부분이 더 넓어지게 된다. 이와 같이 보잉이 발생한 부분이 넓어지게 되면, 인접한 트랜치와의 간격(d1)이 좁아지게 되고, 심한 경우 후속 공정에서 트랜치(112, 114)를 채우는 리세스게이트 도전막이 인접한 리세스게이트 도전막 또는 랜딩플러그컨택과 접촉되는 브리지(bridge) 현상이 발생되어 소자의 오동작을 유발하는 원인으로 작용할 수 있다.Next, as shown in FIG. 3, a cleaning process for removing the natural oxide film and the particles from the surface of the substrate 102 is performed. As shown in FIG. ) Will affect the area where the bowing occurs. As the area where the bowing occurs in this manner becomes wider, the distance d1 from adjacent trenches becomes narrower, and in severe cases, the recess gate conductive film filling the trenches 112 and 114 in a subsequent process is adjacent to the recess gate conductive film or landing. A bridge phenomenon in contact with the plug contact may occur, which may cause a malfunction of the device.

본 발명이 해결하고자 하는 과제는, 소자분리막에 형성된 트랜치에서 보잉 현상이 발생한 상부가 후속의 클리닝 공정에 의해 확장되는 것을 억제함으로써 브리지 현상의 발생을 방지할 수 있도록 하는 리세스게이트 구조를 갖는 반도체소자의 제조방법을 제공하는 것이다.The problem to be solved by the present invention is a semiconductor device having a recess gate structure to prevent the occurrence of the bridge phenomenon by suppressing the expansion of the upper portion of the boring phenomenon in the trench formed in the device isolation film by the subsequent cleaning process It is to provide a manufacturing method.

본 발명의 일 예에 따른 리세스게이트 구조를 갖는 반도체소자의 제조방법은, 기판에 활성영역을 한정하는 트랜치 소자분리막을 형성하는 단계와, 트랜치 소자분리막 표면에 실리콘-불순물 결합을 유도하는 불순물 도핑을 수행하는 단계와, 활성영역과 불순물 도핑이 이루어진 소자분리막 내에 트랜치를 형성하는 단계와, 트랜치가 형성된 기판에 대해 클리닝을 수행하는 단계와, 그리고 트랜치가 채워지도록 게이트절연막 및 게이트도전막을 형성하는 단계를 포함한다.A method of manufacturing a semiconductor device having a recess gate structure according to an exemplary embodiment of the present invention includes forming a trench isolation layer defining an active region on a substrate, and doping an impurity doping to induce silicon-impurity bonds on the trench isolation layer surface. Forming a trench in the device isolation film having the active region and the impurity doping, cleaning the trench-formed substrate, and forming a gate insulating film and a gate conductive film to fill the trench. It includes.

상기 트랜치 소자분리막은 실리콘산화막으로 형성할 수 있다. 이 경우 상기 트랜치 소자분리막에 도핑되는 불순물로 나이트로전(N) 또는 아스나이드(As)를 사용할 수 있다.The trench device isolation layer may be formed of a silicon oxide layer. In this case, nitrogen (N) or arsenide (As) may be used as an impurity doped in the trench isolation layer.

상기 클리닝은 상기 기판 위의 자연산화막 및 파티클 제거를 위해 수행할 수 있다.The cleaning may be performed to remove the native oxide film and particles on the substrate.

상기 트랜치 소자분리막을 형성하는 단계는, 기판 위에 소자분리영역을 노출시키는 하드마스크막패턴을 형성하는 단계와, 하드마스크막패턴을 식각마스크로 소 자분리영역을 식각하여 트랜치를 형성하는 단계와, 트랜치가 채워지도록 절연막을 형성하는 단계와, 그리고 하드마스크막패턴이 노출되도록 절연막을 평탄화하는 단계를 포함할 수 있다. 이 경우 상기 불순물 도핑은, 하드마스크막패턴을 불순물도핑 버퍼막으로 사용하여 수행할 수 있다.The forming of the trench isolation layer may include forming a hard mask layer pattern exposing the isolation region on the substrate, etching the element isolation region using the hard mask layer pattern as an etching mask, and forming a trench; Forming an insulating film to fill the trench, and planarizing the insulating film to expose the hard mask film pattern. In this case, the impurity doping may be performed using a hard mask layer pattern as an impurity doping buffer layer.

본 발명에 따르면, 리세스게이트 형성을 위한 트랜치 식각 전에 소자분리막 표면에 대해 실리콘-불순물 결합이 유도되도록 불순물을 도핑시킴으로써, 보잉이 발생된 트랜치의 상부가 후속의 클리닝 공정에 의해 확장되는 것이 억제되도록 할 수 있으며, 이에 따라 브리지 현상의 발생을 억제하여 소자의 안정성을 증대시킬 수 있다는 이점이 제공된다.According to the present invention, by doping an impurity such that silicon-impurity bonds are induced to the surface of the device isolation layer before the trench etching for forming the recess gate, the top of the trench in which the bowing is generated is suppressed from being expanded by a subsequent cleaning process. This can provide an advantage that the stability of the device can be increased by suppressing the occurrence of bridge phenomenon.

도 4 내지 도 11은 본 발명에 따른 리세스게이트 구조를 갖는 반도체소자 제조방법을 설명하기 위해 나타내 보인 단면도들이다.4 to 11 are cross-sectional views illustrating a method of manufacturing a semiconductor device having a recess gate structure according to the present invention.

도 4를 참조하면, 실리콘기판과 같은 기판(202) 위에 하드마스크막패턴(310)을 형성한다. 하드마스크막패턴(310)은 산화막패턴(311)과 질화막패턴(312)이 순차적으로 적층된 구조로 형성할 수 있다. 하드마스크막패턴(310)은 기판(202)의 활성영역(206)은 덮는 반면 소자분리막이 형성될 기판(202)의 소자분리영역은 노출시킨다. 하드마스크막패턴(310)을 식각마스크로 기판(202)의 노출부분, 즉 소자분리영역을 일정 깊이로 식각하여 소자분리막을 위한 트랜치(203)를 형성한다. 이 트랜치(203)가 채워지도록 전면에 소자분리용 절연막을 형성한다. 소자분리용 절연막은 실리콘산화막으로 형성할 수 있지만, 이에 한정되는 것은 아니다. 하드마스크막패턴(310) 표면이 노출될 때까지 소자분리용 절연막에 대한 평탄화를 수행하여 트랜치 소자분리막(204)을 형성한다. 이 트랜치 소자분리막(204)에 의해 기판(202)의 활성영역(206)은 한정된다.Referring to FIG. 4, a hard mask film pattern 310 is formed on a substrate 202 such as a silicon substrate. The hard mask pattern 310 may have a structure in which the oxide film pattern 311 and the nitride film pattern 312 are sequentially stacked. The hard mask pattern 310 covers the active region 206 of the substrate 202 while exposing the device isolation region of the substrate 202 on which the device isolation layer is to be formed. The trench 203 for the device isolation layer is formed by etching the exposed portion of the substrate 202, that is, the device isolation region, to a predetermined depth using the hard mask pattern 310 as an etch mask. An insulating film for element isolation is formed on the entire surface so that the trench 203 is filled. The insulating film for device isolation may be formed of a silicon oxide film, but is not limited thereto. The trench device isolation layer 204 is formed by planarization of the device isolation insulating layer until the surface of the hard mask layer pattern 310 is exposed. The trench isolation layer 204 defines the active region 206 of the substrate 202.

도 5를 참조하면, 도면에서 화살표(500)로 나타낸 바와 같이, 하드마스크막패턴(310)을 불순물도핑 버퍼막으로 하여 불순물을 트랜치 소자분리막(204)에 도핑시킨다. 하드마스크막패턴(310)은 트랜치 소자분리막(204) 형성시 마스크막으로 사용된 막이므로, 불순물 도핑은 활성영역(206)에 영향을 주지 않는다. 이와 같은 불순물 도핑에 의해 트랜치 소자분리막(204) 상부에는 실리콘-불순물 결합영역(510)이 형성된다. 불순물로는 나이트로전(N) 또는 아스나이드(As)를 사용할 수 있다. 트랜치 소자분리막(204)을 실리콘산화막으로 형성하고, 불순물로 나이트로전(N)을 사용하는 경우, 실리콘-불순물 결합영역(510) 내에는 실리콘-나이트로전 결합(SixNy)이 존재하게 된다.Referring to FIG. 5, as shown by an arrow 500 in FIG. 5, impurities are doped into the trench isolation layer 204 using the hard mask layer pattern 310 as an impurity doping buffer layer. Since the hard mask layer pattern 310 is used as a mask layer when the trench isolation layer 204 is formed, impurity doping does not affect the active region 206. By the impurity doping, a silicon-impurity coupling region 510 is formed on the trench isolation layer 204. Nitrogen (N) or arsenide (As) may be used as the impurity. When the trench isolation layer 204 is formed of a silicon oxide layer and nitroelectric (N) is used as an impurity, silicon-nitrogen bonds (SixNy) are present in the silicon-impurity coupling region 510.

도 6을 참조하면, 하드마스크막패턴(310)을 제거한다. 비록 도면에 산화막(311)이 남아 있는 것으로 도시되어 있지만, 이는 하드마스크막패턴(310)을 구성하는 산화막(311)일 수도 있지만, 경우에 따라서는 자연산화막일 수도 있다. 하드마스크막패턴(310) 제거는 통상의 습식식각방법을 사용하여 수행할 수 있다. 하드마스크막패턴(310)을 제거하는 과정에서 트랜치 소자분리막(204)의 상부도 일정 두께 제거될 수 있으며, 이 경우 트랜치 소자분리막(204) 상부에 형성되었던 실리콘-불순물 결합영역(510)은 트랜치 소자분리막(204) 표면 가까이에 위치하게 된다.Referring to FIG. 6, the hard mask film pattern 310 is removed. Although the oxide film 311 is shown as being left in the figure, it may be the oxide film 311 constituting the hard mask film pattern 310, but in some cases it may be a natural oxide film. Removing the hard mask pattern 310 may be performed using a conventional wet etching method. In the process of removing the hard mask layer pattern 310, the upper portion of the trench isolation layer 204 may also be removed, and in this case, the silicon-impurity coupling region 510 formed on the trench isolation layer 204 may be formed in the trench. The device isolation layer 204 is positioned near the surface.

도 7을 참조하면, 도면에서 화살표로 나타낸 바와 같이, 셀 이온주입 및 활성화를 수행하여 활성영역(206) 내에 불순물영역(210)을 형성한다. 셀 이온주입은 웰영역 형성을 위한 이온주입일 수 있으며, 또한 활성영역(206)에서의 문턱전압 조절을 위한 이온주입일 수도 있다.Referring to FIG. 7, impurity regions 210 are formed in the active region 206 by performing cell ion implantation and activation, as indicated by arrows in the figure. The cell ion implantation may be an ion implantation for forming a well region, or an ion implantation for adjusting a threshold voltage in the active region 206.

도 8을 참조하면, 기판(202) 및 트랜치 소자분리막(204) 위에 리세스 형성을 위한 마스크막패턴(211)을 형성한다. 마스크막패턴(211)은 포토레지스트막패턴으로 형성할 수 있지만, 이에 한정되는 것은 아니다. 마스크막패턴(211)은, 기판(202) 및 트랜치 소자분리막(204)의 표면 중 리세스게이트가 배치될 영역을 노출시키는 개구부(opening)들을 갖는다.Referring to FIG. 8, a mask layer pattern 211 for forming a recess is formed on the substrate 202 and the trench isolation layer 204. The mask film pattern 211 may be formed as a photoresist film pattern, but is not limited thereto. The mask film pattern 211 has openings that expose regions of the substrate 202 and the trench isolation layer 204 on which the recess gates are to be disposed.

도 9를 참조하면, 마스크막패턴(도 8의 211)을 식각마스크로 한 식각으로 기판(202)의 노출부분을 식각하여 리세스게이트 형성을 위한 트랜치(212)를 형성한다. 이때 소자분리막(204)의 노출부분에 대해서도 식각이 이루어져 소자분리막(204) 내에도 트랜치(214)가 형성된다. 트랜치 형성을 위한 식각조건은 기판(202)을 대상으로 설정되므로, 기판(202)과 다른 재질의 소자분리막(204) 내에 형성되는 트랜치(214)는 그 깊이가 더 깊고, 또한 도면에서 "C"로 나타낸 바와 같이, 표면 부분이 확장되는 보잉(bowing) 현상이 발생할 수 있다. 트랜치(212)를 형성한 후에는 마스크막패턴(도 8의 211)을 제거한다.Referring to FIG. 9, the exposed portion of the substrate 202 is etched by using the mask layer pattern 211 of FIG. 8 as an etch mask to form a trench 212 for forming a recess gate. At this time, the exposed portion of the device isolation layer 204 is etched to form a trench 214 in the device isolation layer 204. Since the etching conditions for the trench formation are set for the substrate 202, the trench 214 formed in the device isolation film 204 of a material different from the substrate 202 has a deeper depth, and also has a "C" in the drawing. As indicated by the bowing phenomenon in which the surface portion is expanded may occur. After the trenches 212 are formed, the mask layer pattern 211 of FIG. 8 is removed.

도 10을 참조하면, 도면에서 화살표(530)로 나타낸 바와 같이, 기판(202) 표면의 자연산화막 제거와 파티클 제거를 위한 클리닝(cleaning) 공정을 수행한다. 이때 트랜치 소자분리막(204) 표면 부분에는 실리콘-불순물 결합영역이 존재하게 되므로, 클리닝 공정에서 사용하는 세정액에 의한 영향을 적게 받으며, 이에 따라 도면에서 "D"로 나타낸 바와 같이, 보잉이 발생한 부분이 더 넓어지는 현상이 발생되지 않는다. 따라서 인접한 트랜치와의 간격(d2)을 유지할 수 있으며, 그 결과 후속 공정에서 트랜치(212, 214)를 채우는 리세스게이트 도전막이 인접한 리세스게이트 도전막, 또는 랜딩플러그컨택과 접촉되는 브리지(bridge) 현상의 발생이 억제된다.Referring to FIG. 10, as indicated by an arrow 530 in the drawing, a cleaning process for removing a native oxide film and removing particles from a surface of the substrate 202 is performed. At this time, since the silicon-impurity bonding region is present in the surface portion of the trench isolation layer 204, it is less affected by the cleaning liquid used in the cleaning process. As a result, as shown in the drawing in FIG. No wider phenomenon occurs. Therefore, the distance d2 between adjacent trenches can be maintained, and as a result, a bridge in which the recess gate conductive layer filling the trenches 212 and 214 in contact with the adjacent recess gate conductive layer or the landing plug contact is formed in a subsequent process. The occurrence of the phenomenon is suppressed.

도 11을 참조하면, 활성영역(206) 내의 트랜치(212)에 게이트절연막(216)을, 예컨대 산화막으로 형성한다. 그리고 트랜치(212) 내부가 채워지도록 전면에 리세스게이트 도전막을 형성한다. 리세스게이트 도전막은 활성영역(206) 내의 트랜치(212) 외에도 트랜치 소자분리막(204) 내의 트랜치(214) 내부도 채운다. 다음에 통상의 패터닝을 수행하여 패터닝이 이루어진 리세스게이트(218)를 형성한다. 비록 도면상에는 리세스게이트(218)가 리세스게이트 도전막 패턴으로 이루어진 것으로 도시되어 있지만, 실질적으로 리세스게이트 도전막 패턴 위에 게이트 하드마스크막패턴이 더 형성될 수도 있다는 것은 당연하다. 또한 리세스게이트(218)는 트랜치(212) 내부에 매몰되어 있는 구조로도 형성될 수도 있다.Referring to FIG. 11, the gate insulating film 216 is formed in the trench 212 in the active region 206, for example, as an oxide film. A recess gate conductive film is formed on the entire surface of the trench 212 to fill the trench 212. The recess gate conductive layer fills the trench 214 in the trench isolation layer 204 in addition to the trench 212 in the active region 206. Next, normal patterning is performed to form a recessed gate 218 in which patterning is performed. Although the recess gate 218 is shown as a recess gate conductive film pattern in the drawing, it is obvious that a gate hard mask film pattern may be further formed on the recess gate conductive film pattern. In addition, the recess gate 218 may be formed in a structure buried in the trench 212.

도 1 내지 도 3은 일반적인 리세스게이트 구조를 갖는 반도체소자 제조방법을 설명하기 위해 나타내 보인 단면도들이다.1 to 3 are cross-sectional views illustrating a method of manufacturing a semiconductor device having a general recess gate structure.

도 4 내지 도 11은 본 발명에 따른 리세스게이트 구조를 갖는 반도체소자 제조방법을 설명하기 위해 나타내 보인 단면도들이다.4 to 11 are cross-sectional views illustrating a method of manufacturing a semiconductor device having a recess gate structure according to the present invention.

Claims (6)

기판에 활성영역을 한정하는 트랜치 소자분리막을 형성하는 단계;Forming a trench isolation layer defining an active region on the substrate; 상기 트랜치 소자분리막 표면에 실리콘-불순물 결합을 유도하는 불순물 도핑을 수행하는 단계;Performing impurity doping to induce a silicon-impurity bond to a surface of the trench isolation layer; 상기 활성영역과 불순물 도핑이 이루어진 소자분리막 내에 트랜치를 형성하는 단계;Forming a trench in the isolation layer in which the active region and the impurity doping are formed; 상기 트랜치가 형성된 기판에 대해 클리닝을 수행하는 단계; 및Performing cleaning on the substrate on which the trench is formed; And 상기 트랜치가 채워지도록 게이트절연막 및 게이트도전막을 형성하는 단계를 포함하는 리세스게이트 구조를 갖는 반도체소자의 제조방법.And forming a gate insulating film and a gate conductive film to fill the trench. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.Claim 2 has been abandoned due to the setting registration fee. 제1항에 있어서,The method of claim 1, 상기 트랜치 소자분리막은 실리콘산화막으로 형성하는 리세스게이트 구조를 갖는 반도체소자의 제조방법.The trench device isolation layer is a method of manufacturing a semiconductor device having a recess gate structure formed of a silicon oxide film. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.Claim 3 was abandoned when the setup registration fee was paid. 제2항에 있어서,3. The method of claim 2, 상기 트랜치 소자분리막에 도핑되는 불순물로 나이트로전(N) 또는 아스나이드(As)를 사용하는 리세스게이트 구조를 갖는 반도체소자의 제조방법.A method of manufacturing a semiconductor device having a recess gate structure using nitroelectric (N) or arsenide (As) as an impurity doped in the trench isolation layer. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.Claim 4 was abandoned when the registration fee was paid. 제1항에 있어서,The method of claim 1, 청구항 5은(는) 설정등록료 납부시 포기되었습니다.Claim 5 was abandoned upon payment of a set-up fee. 제1항에 있어서, 상기 트랜치 소자분리막을 형성하는 단계는,The method of claim 1, wherein the forming of the trench isolation layer includes: 상기 기판 위에 소자분리영역을 노출시키는 하드마스크막패턴을 형성하는 단계;Forming a hard mask film pattern exposing a device isolation region on the substrate; 상기 하드마스크막패턴을 식각마스크로 상기 소자분리영역을 식각하여 트랜치를 형성하는 단계;Forming a trench by etching the device isolation region using the hard mask layer pattern as an etch mask; 상기 트랜치가 채워지도록 절연막을 형성하는 단계; 및Forming an insulating film to fill the trench; And 상기 하드마스크막패턴이 노출되도록 상기 절연막을 평탄화하는 단계를 포함하는 리세스게이트 구조를 갖는 반도체소자의 제조방법.And planarizing the insulating layer to expose the hard mask layer pattern. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.Claim 6 was abandoned when the registration fee was paid. 제5항에 있어서,The method of claim 5, 상기 불순물 도핑은, 상기 하드마스크막패턴을 불순물도핑 버퍼막으로 사용하여 수행하는 리세스게이트 구조를 갖는 반도체소자의 제조방법.The impurity doping is a semiconductor device manufacturing method having a recess gate structure is performed using the hard mask film pattern as an impurity doping buffer film.
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