KR20100002641A - 보호막을 포함하는 상변화 메모리 소자 및 그 제조방법 - Google Patents

보호막을 포함하는 상변화 메모리 소자 및 그 제조방법 Download PDF

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Abstract

보호막을 포함하는 상변화 메모리 소자 및 그 제조방법을 개시한다. 개시된 본 발명의 상변화 메모리 소자는, 반도체 기판 상부에 배치되며, 각각 상변화 물질층을 포함하는 상변화 구조체, 상기 상변화 구조체 표면을 덮도록 형성되는 제 1 보호막, 상기 제 1 보호막 표면에 형성되는 원자 흡착 유도층, 및 상기 원자 흡착 유도층 표면에 형성되는 제 2 보호막을 포함한다.
상변화, 보호막(encapsulating layer), 댕글링 본드, 플라즈마

Description

보호막을 포함하는 상변화 메모리 소자 및 그 제조방법{Phase Change Memory Device Having encapsulating layer And Method of Manufacturing The Same}
본 발명은 상변화 메모리 소자 및 그 제조방법에 관한 것으로, 보다 구체적으로는 보호막을 포함하는 상변화 메모리 소자 및 그 제조방법에 관한 것이다.
메모리 장치는 전원이 차단되면 입력된 정보가 소거되는 휘발성 메모리인 RAM(Random Access Memory)와, 입력 정보가 계속 유지되는 비휘발성 메모리인 ROM(Read Only Memory)으로 구분된다. 현재 보편적으로 사용되는 RAM 소자로는 DRAM, SRAM을 들 수 있고, ROM 소자로는 플래쉬 메모리를 들 수 있다.
DRAM은 소비전력이 낮고 임의 접근이 가능한 이점이 있는 반면, 휘발성이며 높은 전하 저장 능력이 요구되어 캐패시터의 용량을 높여야 하는 단점이 있다. 캐쉬(cashe) 메모리 등으로 사용되는 SRAM은 임의 접근이 가능하고 속도가 빠른 장점이 있으나, 휘발성일 뿐 아니라 사이즈가 커서 비용이 높다는 한계가 있다. 아울러, 플래쉬 메모리는 비휘발성 메모리이긴 하나, 두 개의 게이트가 적층된 구조를 갖기 때문에 전원전압에 비해 높은 동작 전압이 요구되고 이에 따라, 기록 및 소거 동작에 필요한 전압을 형성하기 위해 별도의 승압 회로를 필요로 하므로 고집적화 가 어렵고 동작 속도가 느린 단점이 있다.
이러한 메모리 소자들의 단점을 극복하기 위해 개발된 메모리 소자로 강유전 메모리 소자(Ferroelectric Random Access Memory; FRAM), 강자성 메모리 소자(Magnetic Random Access Memory; MRAM) 및 상변화 메모리 소자(Phase-change Random Access Memory; PRAM)를 들 수 있다.
이 중에서, 상변화 메모리 소자는 비정질 상태에서는 높은 저항을, 결정질 상태에서는 낮은 저항을 갖는 상변화 물질의 상변화에 의해 정보를 기록하고 독출하는 메모리 소자로서, 플래쉬 메모리에 비해 빠른 동작 속도 및 높은 집적도를 갖는 장점이 있다.
상변화 물질은 온도에 따라 결정 상태 및 비정질 상태의 서로 다른 상태를 갖는 물질로, 결정 상태에서는 비정질 상태에 비해 낮은 저항치를 나타내며 질서 정연한 규칙적인 원자 배열을 지니고 있다. 상변화 물질의 대표적인 예로 칼코게나이드(Chalcogenide; GST)계 물질을 들 수 있으며, 이는 게르마늄(Ge), 안티몬(Sb), 텔루리움(Te)으로 이루어진 화합물이다. 이러한 상변화 물질은 온도에 따라 그것의 결정 상태가 변화되고, 이것에 의해 메모리 동작이 수행된다.
이와 같은 메모리 동작이 반복 수행되면, 상변화 물질의 수축 및 팽창이 반복되어, 상변화 물질과 발열 매체인 하부 전극 콘택(Bottom Electrode Contact; BEC)간이 분리될 수 있다. 또한, 상기 상변화 물질은 상술한 바와 같이 복합 화합물로 구성됨에 따라, 공정시 상변화 물질을 구성하는 성분들이 외부로 확산될 수 있다. 이와 같은 상변화 물질의 분리 및 상변화 물질을 구성하는 성분들의 확산을 방지, 차단하기 위하여 종래에는 상변화 물질층 및 상부전극을 형성한 후 상변화 물질의 변화를 방지하기 위해 인캡슐레이터(incapsulator)로서 보호막을 형성하고 있다.
현재 보호막으로는 실리콘 산화막 또는 실리콘 질화막이 주로 이용되고 있다.
그런데, 상기 실리콘 산화막으로 된 보호막은 상변화 물질로부터 확산되는 성분을 차단하기 어려울 뿐만 아니라, 확산되는 성분과 재결합하여 이상 조성의 계면을 형성할 수 있다. 이러한 이상 조성의 계면은 상변화 물질의 동작에 영향을 미치며, 상변화 물질의 확산을 오히려 촉진시키게 되어, 상변화 물질의 특성을 가변시킨다.
한편, 실리콘 질화막으로 된 보호막은 일반적으로 400℃ 이상의 고온에서 형성되기 때문에, 상변화 물질에 열적 부담을 줄 수 있다. 또한, 실리콘 질화막은 스텝 커버리지(step coverage) 특성이 열악하여, 상변화 물질층의 측벽에 고른 두께로 증착되지 못하고, 상부 모서리는 상대적으로 두껍게 오버행(Overhang) 형태가 되고, 하부 측벽은 상대적으로 얇게 형성될 수 있다. 이에 따라, 이후 상변화 물질층 사이의 공간을 충진하기 위한 매립층 형성시, 상기 오버행으로 인해 상변화 물질층 사이의 공간을 충진하기 어렵다. 또한, 상기 매립층으로 고밀도 플라즈마 산화막을 이용하는 경우, 상대적으로 얇게 형성되는 부분이 상기 고밀도 플라즈마 산화막 형성시 제공되는 플라즈마에 의해 어택(attack)받을 수 있어, 상변화 물질이 노출될 수 있다. 이러한 상변화 물질의 노출은 상변화 물질의 특성을 변화시켜, 상 변화 메모리 소자의 구동에 영향을 주게 된다.
따라서, 본 발명의 목적은 상변화 물질의 특성 변화를 방지하면서, 스텝 커버리지 특성을 개선할 수 있는 상변화 메모리 소자를 제공하는 것이다.
또한, 본 발명의 다른 목적은 상변화 물질층과의 반응 및 상변화 물질층의 변성을 방지하며, 상변화 물질층을 포함하는 구조물 상부에 고른 두께로 보호막을 형성할 수 있는 상변화 메모리 소자의 제조방법을 제공하는 것이다.
상기한 본 발명의 목적을 달성하기 위한 본 발명의 일 실시예에 따른 상변화 메모리 소자는, 반도체 기판 상부에 배치되며, 각각 상변화 물질층을 포함하는 상변화 구조체, 상기 상변화 구조체 표면을 덮도록 형성되는 제 1 보호막, 상기 제 1 보호막 표면에 형성되는 원자 흡착 유도층, 및 상기 원자 흡착 유도층 표면에 형성되는 제 2 보호막을 포함한다.
또한, 본 발명의 다른 실시예에 따른 상변화 메모리 소자의 제조방법은 다음과 같다. 먼저, 반도체 기판 상부에 상변화 물질층을 포함하는 상변화 구조체를 형성한다음, 상기 상변화 구조체를 포함하는 반도체 기판 결과물 상부에 제 1 보호막을 형성하고, 상기 제 1 보호막 상부에 원자 흡착 유도층을 형성한다. 이어서, 상기 원자 흡착 유도층 상부에 제 2 보호막을 형성하여 보호막 구조체를 형성한다.
또한, 본 발명의 또 다른 실시예에 따른 상변화 메모리 소자의 제조방법은 다음과 같다. 먼저, 반도체 기판 상부에 상변화 물질층을 포함하는 상변화 구조체 를 형성한다음, 상기 상변화 구조체를 포함하는 반도체 기판 결과물 상부에, 상온 내지 상기 상변화 물질의 상변화 온도 미만의 온도에서 실리콘 질화막을 증착하고, 상기 실리콘 질화막 표면을 플라즈마 처리하여 댕글링 본드층을 형성한다. 이어서, 상기 댕글링 본드층 상부에 실리콘 산화막을 증착하여 보호막 구조체를 형성한다.
본 발명에 의하면, 상변화 물질층과 직접적으로 접촉하는 부분에는 반응성이 낮으면서 저온에서 증착되는 제 1 보호막을 형성하여 상변화 물질층을 피복한한 다음, 제 1 보호막 표면에 흡착 유도층을 형성하여, 흡착 유도층 상부에 반응성이 우수하면서 스텝 커버리지 특성이 우수한 제 2 보호막을 형성하여, 보호막 구조체를 형성한다. 이에 따라 보호막 구조체의 본연의 목적인 상변화 물질층의 특성을 보호하면서, 스텝 커버리지 특성을 향상시킬 수 있어, 후속의 층간 절연막의 갭필이 용이해진다.
이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다.
도 1은 본 발명의 일 실시예에 따른 상변화 메모리 소자의 개략적인 단면도이다.
본 실시예의 상변화 메모리 소자는 도 1에 도시된 바와 같이, 반도체 기판(10) 상부에 형성된 상변화 패턴(20)을 포함하고 있다. 상변화 패턴(20)은 반도체 기판(10) 상부에 일정 등간격을 가지고 배치되어 있다. 보다 구체적으로 설명하 면, 상변화 패턴(20)은 각각의 메모리 셀 별로 하나씩 배치되어 있다. 상변화 패턴(20) 및 반도체 기판(10) 표면에 보호막 구조체(60)가 형성되어 있다. 보호막 구조체(60)는 알려진 바와 같이, 상변화 패턴(20)의 박리 및 그것을 구성하는 성분의 확산을 방지하기 위한 역할을 한다. 본 실시예에서의 보호막 구조체(60)는 제 1 보호막(30), 흡착 유도층(40) 및 제 2 보호막(50)으로 구성될 수 있다. 제 1 보호막(30)은 상변화 패턴(20)에 대해 내반응성을 가지면서, 저온에서 형성되는 절연막으로 상기 제 2 보호막(50)보다 상대적으로 두꺼운 두께를 갖는다. 이와 같은 제 1 보호막(30)으로는 실리콘 질화막이 이용될 수 있다. 흡착 유도층(40)은 제 2 보호막(50)의 증착을 유도하기 위해 제 1 보호막(30) 표면에 형성되는 댕글링 본드층(dangling bond layer)이다. 제 2 보호막(50)은 흡착 유도층(40) 상부에 형성되고, 제 1 보호막(30)과 상이한 물질이거나, 동일한 물질로 형성될 수 있다. 바람직하게는, 제 2 보호막(50)은 제 1 보호막(30)에 비해 스텝 커버리지 특성 및 반응 특성이 우수한 절연막, 예컨대, 실리콘 산화막이 이용될 수 있다. 이와 같이 제 2 보호막(50)으로 실리콘 산화막이 이용되더라도, 이미 상변화 패턴(20)은 제 1 보호막(30)에 의해 봉지되어 있으므로, 상변화 패턴(20)과의 반응이 발생되지 않는다.
이와 같은 본 발명의 상변화 메모리 소자는 상변화 패턴(20)의 표면을 직접적으로 감싸는 제 1 보호막으로 저온에서 형성가능하며 상변화 패턴(20)과 반응 특성이 낮은 물질이 이용된다. 이에 따라, 상변화 패턴(20)의 열적 부담 및 이로 인한 물성 변화를 줄일 수 있을 뿐만 아니라, 상변화 패턴(20)과 반응되지 않으므로, 상변화 패턴의 특성을 유지할 수 있다.
또한, 제 1 보호막(30) 상에 흡착 유도층(40)으로서 댕글링 본드층이 형성됨에 따라, 제 2 보호막(50)의 증착이 촉진되어, 상대적으로 얇게 증착된 제 1 보호막(30) 상부에도 제 2 보호막(50)을 균일하게 형성할 수 있다. 특히, 제 2 보호막(50)은 제 1 보호막(30)에 비해 스텝 커버리지 특성이 우수한 물질을 사용할 수 있어, 보호막 전체의 스텝 커버리지 특성을 개선할 수 있다.
도 2 내지 도 5는 본 발명의 다른 실시예에 따른 복수층의 보호막을 갖는 상변화 메모리 소자의 제조방법을 설명하기 위한 각 공정별 단면도이다.
먼저, 도 2를 참조하면, 반도체 기판(100) 상에 스위칭 소자를 구비한 제 1 층간 절연막(110)을 형성한다. 반도체 기판(100)은 워드 라인으로 구동하는 접합 영역(105)을 포함하는 실리콘 기판일 수 있다. 접합 영역(105)은 예를 들어 고농도 n형 불순물 영역일 수 있다. 제 1 층간 절연막(110)에 형성되는 스위칭 소자는 예컨대, PN 다이오드(115)일 수 있으며, PN 다이오드(115)는 N형의 SEG층(115a) 및 P형의 SEG층(115b)으로 구성될 수 있다.
PN 다이오드(115)가 형성되어 있는 제 1 층간 절연막(110) 상부에 하부 전극 콘택(130)이 형성되어 있는 제 2 층간 절연막(125)을 형성한다. 하부 전극 콘택(130)은 상기 PN 다이오드(115)와 각각 대응하여 형성된다. 또한, 하부 전극 콘택(130)과 PN 다이오드(115) 사이에는 오믹 콘택층(120)이 추가로 개재될 수 있다. 하부 전극 콘택(130)으로는 알려진 바와 같이, 비저항이 큰 도전 물질이 이용될 수 있으며, 예컨대, 티타늄 질화막(TiN), 폴리실리콘막(poly-si), 실리콘 저매늄 막(SiGe)으로 형성될 수 있으며, 상기 오믹 콘택층(120)으로는 금속 실리사이드 물질이 이용될 수 있다. 제 2 층간 절연막(125)으로는 하부 전극 콘택(130)간의 열전달 차단 특성이 우수한 실리콘 질화막(SiN)이 이용될 수 있다.
제 2 층간 절연막(125) 상부에 상변화 물질층(135), 상부 전극용 도전층(140) 및 하드 마스크막(145)을 순차적으로 증착한다. 이어서, 상기 하드 마스크막(145), 상부 전극용 도전층(140) 및 상변화 물질층(135)의 소정 부분을 공지의 포토 리소그라피 공정을 이용한 식각 공정을 통해, 상기 하부 전극 콘택(130)에 각각 대응되는 상변화 구조체(150)를 형성한다.
다음, 도 3을 참조하면, 제 2 층간 절연막(125) 상부에 상변화 구조체(150)를 차폐하도록 제 1 보호막(155)을 형성한다. 제 1 보호막(155)으로는 상변화 구조체(150), 특히 상변화 물질층(135)과 반응되지 않아야 하며, 상변화 물질의 상변이 온도 이하의 온도에서 증착되어야 한다. 이러한 제 1 보호막(155)으로는 저온 실리콘 질화막이 이용될 수 있다. 여기서, 상기 저온 실리콘 질화막이라 함은 상온 내지 상변화 온도 미만의 온도 구간에서 증착되는 실리콘 질화막을 일컫는다. 상변화 물질층(135)이 GST막인 경우, 실리콘 질화막은 20 내지 GST막의 상변화 온도인 500℃ 미만에서 증착된다. 이때, 저온의 실리콘 질화막은 저온 화학 기상 증착 방식, 스핀 코팅(spin coating) 방식, 원자층 증착 방식(atomic layer deposition:ALD) 또는 플라즈마 증착방식(plasma enhanced chemical vapor deposition)으로 형성될 수 있다. 이때, 상기 제 1 보호막(155)을 플라즈마 증착 방식으로 증착하는 경우, 플라즈마로 인한 상변화 물질층(135)의 손상을 줄이기 위해, RF 파워의 양을 낮 플 라즈마 발생량을 줄인 상태에서 공정을 진행하도록 한다. 즉, 일반적으로 플라즈마 증착 방식으로 실리콘 질화막을 형성하는 공정시, RF 파워는 약 480 내지 550 watt 정도 제공되었다. 하지만, 본 실시예에서는 제 1 보호막(155) 형성시 200 내지 300 watt RF 파워를 제공하므로써, 플라즈마 이온의 발생량 및 플라즈마 이온의 가속력을 낮추어, 제 1 보호막(155) 증착시 상변화 물질층(135)에 가해지는 플라즈마 어택을 최소화한다. 여기서, 제 1 보호막(155)은 상변화 보호막으로 규정된 두께보다는 적은 두께로 형성되며, 예를 들어, 상변화 보호막으로 규정된 두께의 1/2 내지 2/3정도의 두께로 형성될 수 있다. 본 실시예에서 제 1 보호막(155)은 200 내지 600Å 두께로 형성될 수 있다. 또한, 제 1 보호막(155)은 실리콘 질화막의 막 특성상 상변화 구조체(150)의 측벽보다 상부면이 더 두껍게 혹은 상변화 구조체(150)의 상부 측벽에 오버행이 발생될 수는 있지만, 제 1 보호막(155)의 두께가 전체 보호막의 두께보다는 작은 두께를 가지므로 오버행의 두께 및 스텝 커버리지는 종래에 비해 양호하다.
다음, 도 4에 도시된 바와 같이, 제 1 보호막(155) 표면을 플라즈마 처리(162)한다. 플라즈마 처리(162)에 의해 제 1 보호막(155)의 표면에 흡착 유도층(160)이 형성된다. 이러한 플라즈마 처리는 제 1 보호막(155)이 형성된 반도체 기판 결과물(100)을 플라즈마 챔버에 장입한 다음, 일정 시간 플라즈마에 노출시킴으로써 달성될 수 있다. 본 실시예에서 흡착 유도층(160)은 원자들이 결합되지 않은 본드들로 이루어진 댕글링 본드층로서, 댕글링 본드층의 댕글링 본드 밀도는 플라즈마 처리 시간에 의해 결정될 수 있다. 이와 같은 댕글링 본드들은 원자들과 쉽 게 결합 또는 흡착하는 특성을 갖는다. 흡착 유도층(160)을 형성하기 위한 상기 플라즈마 처리(162)는 충분한 량의 댕글링 본드가 형성되도록 실시하는 것이 바람직하나, 제 1 보호막(155) 및 나아가 상변화 물질층(135)의 조성이 변화되지 않을 정도의 시간내에서 진행하여야 한다.
아울러, 제 1 보호막(155)이 플라즈마 증착 방식으로 형성되는 경우, 상기 플라즈마 처리는 제 1 보호막(155) 형성 챔버내에서 인 시튜(in-situ)로 진행될 수 있다. 이때, 연속적인 플라즈마 공정으로 인한 결과물 표면 손상등을 고려하여, 제 1 보호막(155) 형성 후, 일정 시간 경과 후에 플라즈마 처리를 진행하는 것이 바람직하다.
플라즈마 처리를 통해 얻어진 흡착 유도층(160)은 제 1 보호막(155)이 실리콘 질화막인 경우, 질소 성분이 풍부한(nitrogen rich) 비정질 상태를 가질 수 있으며, 이러한 흡착 유도층(160)은 플라즈마 처리에 의해 제 1 보호막(155) 표면에 댕글링 본드를 형성하는 것이므로, 제 1 보호막(155)의 표면 상태에 상관없이, 전 표면에 걸쳐 고르게 형성된다. 이때, 상기 플라즈마 처리는 질소(N2) 가스 분위기, 암모니아(NH3) 가스 분위기 또는 질소/암모니아 혼합 가스 분위기에서 진행될 수 있다.
도 5를 참조하면, 흡착 유도층(160) 상부에 제 2 보호막(165)을 형성한다. 제 2 보호막(165)은 제 1 보호막(155)과 상이한 물질로 형성되거나, 혹은 동일한 물질로 형성될 수 있으며, 제 1 보호막(155)보다 스텝 커버리지 특성 및 반응성이 우수한 물질로 형성하는 것이 바람직하다. 즉, 흡착 유도층(160)을 형성한 상태에 서, 반응성이 우수한 제 2 보호막(165)을 형성하면, 흡착 유도층(160)의 댕글링 본드들과 제 2 보호막(165)을 구성하는 원자 간의 반응이 활발해져서, 흡착 유도층(160) 전체 표면에 고른 두께의 제 2 보호막(165)이 형성된다. 특히, 흡착 유도층(160)은 상변화 구조체(150)의 단차로 인해 증착이 취약한 부분에도 플라즈마 처리에 의해 고르게 형성되어 있으므로, 이렇게 증착이 어려운 부분에도 제 2 보호막(165)이 고르게 증착된다. 더욱이, 상변화 구조체(150)은 일차적으로 제 1 보호막(155)에 의해 피복되어 있으므로, 상변화 물질층(135)과의 반응성의 고려 없이, 스텝 커버리지 및 반응 특성이 우수한 물질이면 모두 사용가능하다. 본 실시예에서 제 2 보호막(165)으로는 실리콘 산화막이 이용될 수 있으며, 이와 같은 제 2 보호막(165)의 증착에 의해 보호막 구조체(170)가 완성된다. 상기 제 2 보호막(165)은 상변화 물질층(135) 고유의 상변화 온도 미만의 온도 범위에서, 화학 기상 증착 방식(chemical vapor deposition), 원자층 증착 방식 또는 플라즈마 증착 방식과 같은 다양한 방식으로 형성될 수 있다. 또한, 제 2 보호막(165)은 일반적인 플라즈마 증착 방식으로 형성한다고 하여도, 상기 상변화 물질층(135)이 제 1 보호막(155)에 의해 피복되어 있으므로, 상변화 물질층(135)을 플라즈마 어택으로 부터 보호할 수 있다. 또한, 제 2 보호막(165)은 상기 제 1 보호막(155)보다 상대적으로 얇은 두께로 형성될 수 있다. 이때, 본 실시예의 제 1 보호막(155)이 전체 보호막 즉, 보호막 구조체(170) 보다 얇은 두께로 형성됨에 따라, 제 1 보호막(155)은 종래에 비해 상대적으로 스텝 커버지가 양호한 상태로 증착되며, 오버행의 문제도 적다. 아울러, 이러한 제 1 보호막(155) 상부에 형성된 흡착 유도층(160)에 의해 제 2 보호 막(165)이 고르게 증착되므로, 보호막 구조체(170)의 스텝 커버리지 특성이 매우 우수해진다.
또한, 상기 제 2 보호막(165) 증착시, 상기 제 2 보호막(165)을 플라즈마 증착 방식으로 증착하되, 플라즈마 증착 챔버(300)의 RF 파워를 일반적인 보호막 증착시 RF 파워(예컨대 480 내지 500 watt) 보다 10 내지 30% 증대시켜, 즉 약 500 내지 650 watt를 인가한다. 그러면, 반도체 기판 결과물(200) 표면의 하부쪽, 즉, 상변화 구조체의 하부 측벽 부분쪽으로 제 2 보호막(165)을 구성하는 성분들의 흡착이 보다 촉진된다. 이에 따라, 제 1 보호막(155)이 상대적으로 얇게 증착되었던 상변화 구조체(150) 하부 측벽에 제 2 보호막(165)이 상대적으로 두껍게 증착되어, 전체 보호막 구조체(170)의 두께는 일정해진다.
또한, 경우에 따라, 도 6에 도시된 바와 같이, 보호막 구조체(170)의 상부 양측에 오버행이 발생된 경우, RF 식각(180)을 통해 보호막 구조체(170)의 양측 가장자리에 발생될 수 있는 오버행(180)을 제거할 수 있다. 도면에서, 점선으로 표시된 부분은 RF 식각에 의해 제거되는 부분을 나타낸다.
도 7은 본 발명의 실시예와 같이 보호막 구조체를 형성하였을 경우, 상변화 구조체 양측벽간의 보호막 구조체의 두께 차를 보여주는 그래프이다.
도 7을 참조하면, 종래와 같이 단일의 보호막으로 형성되는 경우, 약 10 내지 15Å 정도의 두께 차가 발생된 반면, 본 발명의 실시예와 같이 질소 플라즈마 처리, 암모니아/질소 플라즈마 처리 및 암모니아 플라즈마 처리를 진행하는 경우, 각각 2∼3Å, 5∼6Å 및 7∼8Å 정도의 두께 차가 관찰되었다. 이는 본 발명과 같 이 플라즈마 처리를 진행하는 경우, 그렇지 않은 경우(No plasma) 보다 스텝 커버리지 특성이 개선되었음을 보여주는 것이다.
도 8은 본 발명에 따른 플라즈마 처리(댕글링 본드층 형성)에 따른 보호막 구조체의 인텐서티를 보여주는 그래프이다. 본 그래프는 AES(Auger Electron Spectroscopy)를 통해 얻어진 것이다. 본 그래프에 따르면, 플라즈마 처리를 수행한 경우, 즉, 댕글링 본드를 형성한 경우, 그렇지 않은 경우보다 보호막 구조체 간의 결합 에너지가 크게 개선됨을 알 수 있다. 이는 곧, 상변화 구조체를 완벽히 캡핑(capping)할 수 있음을 나타낸다.
이와 같이 본 실시예에 의하면, 상변화 물질층과 직접적으로 접촉하는 부분에는 반응성이 낮으면서 저온에서 증착되는 제 1 보호막을 형성하여 상변화 물질층을 피복한한 다음, 제 1 보호막 표면에 흡착 유도층을 형성하여, 흡착 유도층 상부에 반응성이 우수하면서 스텝 커버리지 특성이 우수한 제 2 보호막을 형성하여, 보호막 구조체를 형성한다. 이에 따라 보호막 구조체의 본연의 목적인 상변화 물질층의 특성을 보호하면서, 스텝 커버리지 특성을 향상시킬 수 있어, 후속의 층간 절연막의 갭필이 용이해진다.
본 발명은 상기한 실시예에 한정되는 것만은 아니다. 예를 들어, 본 실시예에서 제 1 보호막으로 실리콘 질화막을 이용하였으나, 저온에서 증착 가능하며 상변화 물질층과 내반응성을 갖는 절연막이라면 모두 여기에 포함된다. 또한, 본 실시예에서 제 2 보호막으로 실리콘 산화막을 이용하였으나, 스텝 커버리지가 우수하면서 댕글링 본드와의 반응성이 우수한 절연막이라면 모두 제 2 보호막으로 이용될 수 있다.
또한, 본 발명의 실시예에서, 댕글링 본드층으로 구성된 원자 흡착 유도층을 플라즈마 처리에 의해 형성하였지만, 댕글링 본드들을 유도할 수 있는 방법이라면 모두 여기에 포함됨은 물론이다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였으나, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 본 발명의 실시예에 따른 개략적인 상변화 메모리 소자의 단면도,
도 2 내지 도 5는 본 발명의 실시예에 따른 상변화 메모리 소자의 제조방법을 설명하기 위한 각 공정별 단면도,
도 6은 본 발명의 다른 실시예에 따른 상변화 메모리 소자의 제조방법을 설명하기 위한 확대 단면도,
도 7은 본 발명의 실시예와 같이 보호막 구조체를 형성하였을 경우, 상변화 구조체 양측벽 간의 보호막 구조체의 두께 차를 보여주는 그래프, 및
도 8은 본 발명에 따른 플라즈마 처리(댕글링 본드층 형성)에 따른 보호막 구조체의 인텐서티를 보여주는 그래프이다.
<도면의 주요 부분에 대한 부호의 설명>
135 : 상변화 물질층 150 : 상변화 구조체
155 : 제 1 보호막 160 : 원자 흡착층
165 : 제 2 보호막 170 : 보호막 구조체

Claims (25)

  1. 반도체 기판 상부에 배치되며, 각각 상변화 물질층을 포함하는 상변화 구조체;
    상기 상변화 구조체 표면을 덮도록 형성되는 제 1 보호막;
    상기 제 1 보호막 표면에 형성되는 원자 흡착 유도층; 및
    상기 원자 흡착 유도층 표면에 형성되는 제 2 보호막을 포함하는 상변화 메모리 소자.
  2. 제 1 항에 있어서,
    상기 제 1 보호막은 저온 절연막이며,
    상기 저온은 상온 내지 상기 상변화 물질층 고유의 상변화 온도 미만의 범위를 갖는 상변화 메모리 소자.
  3. 제 2 항에 있어서,
    상기 저온 절연막은 상기 상변화 물질층과 내반응성을 갖는 상변화 메모리 소자.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제 1 보호막은 저온 실리콘 질화막인 상변화 메모리 소자.
  5. 제 1 항에 있어서,
    상기 원자 흡착 유도층은 댕글링 본드층인 상변화 메모리 소자.
  6. 제 1 항에 있어서,
    상기 제 2 보호막은 제 1 보호막에 비해 스텝 커버리지 특성 및 반응 특성이 우수한 절연막인 상변화 메모리 소자.
  7. 제 6 항에 있어서,
    상기 제 2 보호막은 실리콘 산화막인 상변화 메모리 소자.
  8. 제 1 항에 있어서,
    상기 제 1 보호막은 상기 제 2 보호막에 비해 상대적으로 두껍게 형성되는 상변화 메모리 소자.
  9. 제 1 항에 있어서,
    상기 반도체 기판내에 형성되는 접합 영역;
    상기 접합 영역과 전기적으로 콘택되는 복수의 스위칭 소자;
    상기 복수의 스위칭 소자와 저면이 각각 콘택되고, 상기 상변화 구조체와 상변이 각각 콘택되는 복수의 하부 전극 콘택을 더 포함하는 상변화 메모리 소자.
  10. 제 1 항에 있어서,
    상기 상변화 구조체는,
    상기 상변화 물질층;
    상기 상변화 물질층 상부에 형성되는 상부 전극; 및
    상기 상부 전극 상부에 형성되는 하드 마스크막을 포함하는 상변화 메모리 소자.
  11. 반도체 기판 상부에 상변화 물질층을 포함하는 상변화 구조체를 형성하는 단계;
    상기 상변화 구조체를 포함하는 반도체 기판 결과물 상부에 제 1 보호막을 형성하는 단계;
    상기 제 1 보호막 상부에 원자 흡착 유도층을 형성하는 단계; 및
    상기 원자 흡착 유도층 상부에 제 2 보호막을 형성하여 보호막 구조체를 형성하는 단계를 포함하는 상변화 메모리 소자의 제조방법.
  12. 제 11 항에 있어서,
    상기 제 1 보호막을 형성하는 단계는
    상기 상변화 물질층에 대해 내반응성을 갖는 물질로 상온 내지 상기 상변화 물질층 고유의 상변화 온도 범위 미만에 증착하는 상변화 메모리 소자의 제조방법.
  13. 제 12 항에 있어서,
    상기 제 1 보호막은 실리콘 질화막인 상변화 메모리 소자의 제조방법.
  14. 제 12 항에 있어서,
    상기 제 1 보호막은 화학 기상 증착 방식, 원자층 증착 방식, 스핀 코팅 방식 중 선택되는 하나로 형성하는 상변화 메모리 소자의 제조방법.
  15. 제 12 항에 있어서,
    상기 제 1 보호막은 200 내지 300 watt의 RF 파워를 이용한 플라즈마 증착 방식으로 형성하는 상변화 메모리 소자의 제조방법.
  16. 제 11 항에 있어서,
    상기 원자 흡착 유도층을 형성하는 단계는,
    상기 제 1 보호막 표면을 플라즈마 처리하여 형성하는 상변화 메모리 소자의 제조방법.
  17. 제 16 항에 있어서,
    상기 플라즈마 처리는 질소, 암모니아, 및 질소/암모니아 혼합 가스 중 어느 하나의 분위기에서 진행되는 상변화 메모리 소자의 제조방법.
  18. 제 15 항 또는 제 16 항에 있어서,
    상기 제 1 보호막을 형성하는 단계와 상기 원자 흡착 유도층을 형성하는 단계를 인시튜로 진행하는 상변화 메모리 소자의 제조방법.
  19. 제 15 항 또는 제 16 항에 있어서,
    상기 제 1 보호막을 형성하는 단계와, 상기 원자 흡착 유도층을 형성하는 단계를 동일 챔버에서 진행하되, 제 1 보호막을 형성하는 단계를 진행한 다음 일정 시간 경과후에 상기 원자 흡착 유도층을 형성하는 단계를 진행하는 상변화 메모리 소자의 제조방법.
  20. 제 11 항에 있어서,
    상기 제 2 보호막은 상기 제 1 보호막 보다 반응성 및 스텝 커버리지 특성이 우수한 절연막으로 형성하는 상변화 메모리 소자의 제조방법.
  21. 제 20 항에 있어서,
    상기 제 2 보호막은 실리콘 산화막으로 형성하는 상변화 메모리 소자의 제조방법.
  22. 제 20 항 또는 제 21 항에 있어서,
    상기 제 2 보호막은 상기 제 1 보호막에 비해 얇은 두께로 형성하는 상변화 메모리 소자의 제조방법.
  23. 제 16 항, 제 20 항 및 제 21 항 중 어느 한 항에 있어서,
    상기 제 2 보호막을 형성하는 단계는,
    플라즈마 증착 방식으로 진행하되, 플라즈마를 생성하기 위한 RF 파워를 500 내지 650 watt 만큼 인가하여 상기 제 2 보호막을 형성하는 상변화 메모리 소자의 제조방법.
  24. 제 11 항에 있어서,
    상기 제 2 보호막을 형성하는 단계 이후에,
    상기 보호막 구조체의 상부 측벽 부분을 소정 부분 RF 식각하는 단계를 더 포함하는 상변화 메모리 소자의 제조방법.
  25. 반도체 기판 상부에 상변화 물질층을 포함하는 상변화 구조체를 형성하는 단계;
    상기 상변화 구조체를 포함하는 반도체 기판 결과물 상부에, 상온 내지 상기 상변화 물질의 상변화 온도 미만의 온도에서 실리콘 질화막을 증착하는 단계;
    상기 실리콘 질화막 표면을 플라즈마 처리하여 댕글링 본드층을 형성하는 단계; 및
    상기 댕글링 본드층 상부에 실리콘 산화막을 증착하여 보호막 구조체를 형성하는 단계를 포함하는 상변화 메모리 소자의 제조방법.
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