KR20100001656A - Semiconductor device and manufacturing method of the same - Google Patents

Semiconductor device and manufacturing method of the same Download PDF

Info

Publication number
KR20100001656A
KR20100001656A KR1020080061656A KR20080061656A KR20100001656A KR 20100001656 A KR20100001656 A KR 20100001656A KR 1020080061656 A KR1020080061656 A KR 1020080061656A KR 20080061656 A KR20080061656 A KR 20080061656A KR 20100001656 A KR20100001656 A KR 20100001656A
Authority
KR
South Korea
Prior art keywords
semiconductor substrate
layer
forming
pattern
insulating film
Prior art date
Application number
KR1020080061656A
Other languages
Korean (ko)
Other versions
KR101001058B1 (en
Inventor
한상엽
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020080061656A priority Critical patent/KR101001058B1/en
Publication of KR20100001656A publication Critical patent/KR20100001656A/en
Application granted granted Critical
Publication of KR101001058B1 publication Critical patent/KR101001058B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
    • H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location

Abstract

PURPOSE: A semiconductor device and a manufacturing method of the same are provided to prevent contact between a contact plug and a gate pattern by forming an etch stop layer inside an isolation layer. CONSTITUTION: In a device, a trench(303) is formed in a semiconductor substrate(301). A first insulating film(305a) is formed on the both sides of the first trench. An etch stop layer(305b) is formed on the sidewall of the first insulating film. A second insulating film(305c) is formed in the trench between the etch stop layers. A first recess pattern is formed on the semiconductor substrate and the first insulating film. A gate insulation film is formed on the semiconductor substrate and the element isolation film(305) including a first recess pattern. The gate pattern is formed on the gate insulation film.

Description

반도체 소자 및 그 제조방법{Semiconductor device and manufacturing method of the same}Semiconductor device and manufacturing method of the same

본 발명은 반도체 소자 및 그 제조방법에 관한 것으로 특히, 3차원 구조의 트랜지스터를 포함하더라도 게이트 패턴과 콘택 플러그가 접속되는 불량을 방지할 수 있는 반도체 소자 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly, to a semiconductor device and a method of manufacturing the same, which can prevent a defect in which a gate pattern and a contact plug are connected even when a transistor having a three-dimensional structure is included.

반도체 소자가 고집적화됨에 따라 게이트를 평탄한 활성영역 위에 형성하는 기존의 게이트 패턴 형성방법을 통해서는 적절한 게이트 채널길이(Gate channel Length)를 확보하기가 어렵다.As the semiconductor devices are highly integrated, it is difficult to secure a proper gate channel length through the conventional gate pattern forming method of forming a gate over a flat active region.

이를 개선하기 위해 3차원 구조의 트랜지스터를 포함하는 반도체 소자의 제조방법이 제안된 바 있다. 3차원 구조의 트랜지스터는 기판의 활성영역을 식각하여 리세스를 형성한 후 리세스 내부를 도전 물질로 매립하여 형성된 핀형 게이트(fin gate) 패턴을 포함한다. 이에 따라 3차원 구조의 트랜지스터를 포함하는 반도체 소자의 채널영역은 3차원으로 형성되므로 채널 길이를 확보할 수 있다.In order to improve this, a method of manufacturing a semiconductor device including a transistor having a three-dimensional structure has been proposed. A transistor having a three-dimensional structure includes a fin gate pattern formed by etching an active region of a substrate to form a recess, and then filling the inside of the recess with a conductive material. Accordingly, the channel region of the semiconductor device including the transistor having a three-dimensional structure is formed in three dimensions, thereby securing a channel length.

도 1은 종래 3차원 구조의 트랜지스터를 포함하는 반도체 소자의 게이트 패턴 및 콘택 플러그를 나타내는 단면도이다.1 is a cross-sectional view illustrating a gate pattern and a contact plug of a semiconductor device including a transistor having a conventional three-dimensional structure.

도 1을 참조하면, 3차원 구조의 트랜지스터를 포함하는 반도체 소자는 소자 분리막(11), 게이트 절연막(13), 게이트 패턴(15), 측벽 절연막(17) 및, 콘택 플러그(19)를 포함한다. 소자 분리막(11)은 반도체 기판(10)을 식각하여 형성된 트렌치 내부를 절연물로 매립함으로써 형성된다. 이러한 소자 분리막(11)은 반도체 기판(10)의 활성영역을 구획한다. 게이트 패턴(15)은 반도체 기판(10) 및 소자 분리막(11)을 식각하여 나란하게 형성된 다수의 리세스 패턴 내부를 매립함으로써 형성된다. 이러한 게이트 패턴(15)은 게이트 절연막(13)을 사이에 두고 리세스 패턴 내부에 형성됨과 아울러 반도체 기판(10)보다 돌출되게 형성된다. 콘택 플러그(19)는 게이트 패턴(15) 양측의 반도체 기판(10)에 형성된 접합 영역(10a)을 노출시키는 콘택홀 내부에 형성된다. 이러한 콘택 플러그(19)는 측벽 절연막(17)을 사이에 두고 게이트 패턴(15)과 절연되며, 비트 라인(미도시)을 포함하는 상부 배선에 연결되어 접합 영역(10a)과 상부 배선을 접속시킨다.Referring to FIG. 1, a semiconductor device including a transistor having a three-dimensional structure includes an isolation layer 11, a gate insulating layer 13, a gate pattern 15, a sidewall insulating layer 17, and a contact plug 19. . The device isolation layer 11 is formed by filling an inside of a trench formed by etching the semiconductor substrate 10 with an insulator. The device isolation layer 11 partitions the active region of the semiconductor substrate 10. The gate pattern 15 is formed by filling a plurality of recess patterns formed side by side by etching the semiconductor substrate 10 and the device isolation layer 11. The gate pattern 15 is formed inside the recess pattern with the gate insulating layer 13 interposed therebetween and protrudes from the semiconductor substrate 10. The contact plug 19 is formed in the contact hole exposing the junction region 10a formed in the semiconductor substrate 10 on both sides of the gate pattern 15. The contact plug 19 is insulated from the gate pattern 15 with the sidewall insulating layer 17 interposed therebetween, and is connected to an upper wiring including a bit line (not shown) to connect the junction region 10a and the upper wiring. .

상술한 3차원 구조의 트랜지스터를 포함하는 반도체 소자에서 콘택 플러그(19)는 접합 영역(10a)을 노출시키는 콘택홀을 매립함으로써 형성된다. 콘택 플러그(19)가 형성될 영역을 정의하는 콘택홀은 반도체 소자의 신뢰성을 확보하기 위해 반도체 기판(10)을 소정의 깊이로 식각하여 형성된 리세스 패턴을 포함함으로써 접합영역(10a)의 노출면적을 증대시킨다. 이러한 콘택홀 및 그 하부의 리세스 패턴은 소자 분리막(11)이 형성된 영역까지 연장될 수 있다. 소자 분리막(11)은 콘 택홀 하부의 리세스 패턴을 형성하기 위해 반도체 기판(10)을 소정 깊이로 식각하는 공정 중 식각될 수 있다. 콘택홀 하부의 리세스 패턴 형성 후 이전 공정에서 발생한 오염물을 제거하기 위한 세정 공정이 실시된다. 이러한 세정 공정의 영향으로 산화막으로 형성된 소자 분리막(11) 및 게이트 절연막(13)이 손실되어 소자 분리막(11)에 형성된 게이트 패턴(15)의 측벽이 노출될 수 있다.In the semiconductor device including the transistor having the three-dimensional structure described above, the contact plug 19 is formed by filling a contact hole exposing the junction region 10a. The contact hole defining the region where the contact plug 19 is to be formed includes a recess pattern formed by etching the semiconductor substrate 10 to a predetermined depth to secure the reliability of the semiconductor device, thereby exposing the exposed area of the junction region 10a. To increase. The contact hole and the recess pattern under the contact hole may extend to a region where the device isolation layer 11 is formed. The device isolation layer 11 may be etched during the process of etching the semiconductor substrate 10 to a predetermined depth to form a recess pattern under the contact hole. After the formation of the recess pattern under the contact hole, a cleaning process is performed to remove contaminants generated in the previous process. Due to the cleaning process, the isolation layer 11 and the gate insulating layer 13 formed of the oxide layer may be lost, and the sidewalls of the gate pattern 15 formed on the isolation layer 11 may be exposed.

도 2는 소자 분리막에 형성된 게이트 패턴의 측벽이 노출됨에 따라 발생하는 문제점을 나타내는 사진이다.2 is a photograph illustrating a problem that occurs when the sidewall of the gate pattern formed on the device isolation layer is exposed.

도 2를 참조하면, 도 1에서 상술한 바와 같이 콘택홀 하부의 리세스 패턴 형성 후 진행되는 세정 공정의 영향으로 소자 분리막(11)에 형성된 게이트 패턴(15)의 측벽이 노출되면, A영역에 도시된 바와 같이 소자 분리막(11)에 형성되는 콘택 플러그(19)가 게이트 패턴(15)에 접속되는 콘택 불량이 발생한다. 이러한 콘택 불량은 반도체 소자의 동작 불량을 야기하는 등 반도체 소자의 신뢰성을 저하시키므로 문제가 된다. Referring to FIG. 2, when the sidewall of the gate pattern 15 formed in the device isolation layer 11 is exposed due to the cleaning process performed after the recess pattern is formed below the contact hole as described above with reference to FIG. As illustrated, a contact failure occurs in which the contact plug 19 formed on the device isolation layer 11 is connected to the gate pattern 15. Such a contact failure is a problem because it lowers the reliability of the semiconductor device, such as causing a malfunction of the semiconductor device.

본 발명은 3차원 구조의 트랜지스터를 포함하더라도 게이트 패턴과 콘택 플러그가 접속되는 불량을 방지할 수 있는 반도체 소자 및 그 제조방법을 제공한다.The present invention provides a semiconductor device and a method of manufacturing the same, which can prevent a defect in which a gate pattern and a contact plug are connected, even if the transistor has a three-dimensional structure.

본 발명에 따른 반도체 소자는 반도체 기판에 형성된 트렌치, 트렌치의 양측벽에 형성된 제1 절연막, 제1 절연막의 측벽에 형성된 식각 정지막, 식각 정지막 사이의 트렌치에 형성된 제2 절연막, 반도체 기판 및 제1 절연막에 형성된 제1 리세스 패턴, 및 제1 리세스 패턴의 내부를 포함한 상기 반도체 기판상에 형성된 게이트 패턴을 포함한다.The semiconductor device according to the present invention includes a trench formed in a semiconductor substrate, a first insulating film formed on both side walls of the trench, an etch stop film formed on sidewalls of the first insulating film, a second insulating film formed in the trench between the etch stop film, a semiconductor substrate, and A first recess pattern formed in the first insulating layer, and a gate pattern formed on the semiconductor substrate including the inside of the first recess pattern.

제1 절연막은 상기 트렌치의 바닥면에 더 형성되며, 식각 정지막은 트렌치의 바닥면에 형성된 제1 절연막 상에 더 형성된다.The first insulating layer is further formed on the bottom surface of the trench, and the etch stop layer is further formed on the first insulating layer formed on the bottom surface of the trench.

본 발명에 따른 반도체 소자는 제1 리세스 패턴의 표면을 포함한 반도체 기판 및 소자 분리막의 표면에 형성된 게이트 절연막을 더 포함하고, 게이트 패턴은 반도체 기판보다 돌출되게 게이트 절연막 상에 형성된다.The semiconductor device according to the present invention further includes a gate insulating film formed on the surface of the semiconductor substrate and the device isolation layer including the surface of the first recess pattern, and the gate pattern is formed on the gate insulating film to protrude from the semiconductor substrate.

본 발명에 따른 반도체 소자는 게이트 패턴의 양측의 반도체 기판에 형성된 접합영역, 접합영역을 노출시키는 콘택홀, 콘택홀 하부의 반도체 기판과 제2 절연막에 형성된 제2 리세스 패턴, 및 측벽 절연막을 사이에 두고 상기 게이트 패턴과 절연되게 형성됨과 아울러 콘택홀 및 제2 리세스 패턴의 내부에 형성된 콘택 플러 그를 더 포함한다.A semiconductor device according to the present invention includes a junction region formed in a semiconductor substrate on both sides of a gate pattern, a contact hole exposing the junction region, a semiconductor substrate under the contact hole, a second recess pattern formed in the second insulating layer, and a sidewall insulating layer. The contact plug is formed to be insulated from the gate pattern, and further includes a contact plug formed in the contact hole and the second recess pattern.

본 발명에 따른 반도체 소자의 제조방법은 반도체 기판을 식각하여 트렌치를 형성하는 단계, 트렌치의 양쪽 가장 자리에서 노출되는 제1 절연막, 트렌치의 중앙에서 노출되는 제2 절연막, 및 제1 및 제2 절연막을 격리하기 위한 식각 정지막을 포함하는 소자 분리막을 형성하는 단계, 반도체 기판 및 제1 절연막에 제1 리세스 패턴을 형성하는 단계, 제1 리세스 패턴의 표면을 포함한 반도체 기판 및 소자 분리막의 표면에 게이트 절연막을 형성하는 단계, 및 게이트 절연막을 사이에 두고 제1 리세스 패턴의 내부를 포함한 반도체 기판상에 게이트 패턴을 형성하는 단계를 포함한다.A method of manufacturing a semiconductor device according to the present invention includes forming a trench by etching a semiconductor substrate, a first insulating film exposed at both edges of the trench, a second insulating film exposed at the center of the trench, and first and second insulating films. Forming an isolation layer including an etch stop layer to isolate the isolation layer; forming a first recess pattern on the semiconductor substrate and the first insulating layer; and forming a device on the surface of the semiconductor substrate including the surface of the first recess pattern and the isolation layer Forming a gate insulating film, and forming a gate pattern on the semiconductor substrate including the inside of the first recess pattern with the gate insulating film interposed therebetween.

게이트 패턴은 상기 반도체 기판보다 돌출되게 형성된다.The gate pattern is formed to protrude from the semiconductor substrate.

게이트 패턴을 형성하는 단계 이후, 게이트 패턴의 양측의 반도체 기판에 접합영역을 형성하는 단계, 게이트 패턴의 측벽에 측벽 절연막을 형성하는 단계, 접합영역을 노출시키는 콘택홀을 형성하고, 콘택홀 하부의 반도체 기판 및 제2 절연에 제2 리세스 패턴을 형성하는 단계, 및 콘택홀 및 제2 리세스 패턴의 내부에 콘택 플러그를 형성하는 단계를 더 포함한다.After forming the gate pattern, forming a junction region in the semiconductor substrate on both sides of the gate pattern, forming a sidewall insulating film on the sidewall of the gate pattern, forming a contact hole exposing the junction region, The method may further include forming a second recess pattern in the semiconductor substrate and the second insulation, and forming a contact plug in the contact hole and the second recess pattern.

제1 절연막 및 제2 절연막은 실리콘 산화막을 포함한다.The first insulating film and the second insulating film include a silicon oxide film.

식각 정지막은 실리콘 질화막 또는 금속 산화막을 포함한다.The etch stop film includes a silicon nitride film or a metal oxide film.

금속 산화막은 알루미늄 산화막을 포함한다.The metal oxide film includes an aluminum oxide film.

소자 분리막을 형성하는 단계는 트렌치의 표면을 포함한 상기 반도체 기판의 표면에 제1 절연막을 형성하는 단계, 제1 절연막의 표면에 식각 정지막을 형성하는 단계, 식각 정지막 상에 상기 트렌치의 내부가 완전히 매립되도록 제2 절연막을 형성하는 단계, 및 반도체 기판상에 형성된 제1 절연막, 식각 정지막 및 제2 절연막을 제거하는 단계를 포함한다.The forming of the isolation layer may include forming a first insulating film on the surface of the semiconductor substrate including the surface of the trench, forming an etch stop film on the surface of the first insulating film, and completely forming an inside of the trench on the etch stop film. Forming a second insulating film to be buried, and removing the first insulating film, the etch stop film, and the second insulating film formed on the semiconductor substrate.

제2 리세스 패턴을 형성하는 단계 이후, 오염물을 제거하는 세정 공정을 더 실시한다.After forming the second recess pattern, a cleaning process for removing contaminants is further performed.

본 발명은 소자 분리막 내부에 식각 정지막을 형성함으로써 소자 분리막에 형성된 게이트 패턴의 측벽이 노출되는 것을 방지하여 게이트 패턴과 콘택 플러그가 접속되는 불량을 방지할 수 있다.The present invention can prevent the sidewalls of the gate pattern formed on the device isolation layer from being exposed by forming an etch stop layer in the device isolation layer, thereby preventing a defect that the gate pattern and the contact plug are connected.

본 발명은 게이트 패턴과 콘택 플러그가 접속되는 불량을 방지함으로써 반도체 소자의 불량률을 개선하여 반도체 소자의 신뢰성을 향상시킬 수 있다. The present invention can improve the reliability of the semiconductor device by improving the defect rate of the semiconductor device by preventing the defect that the gate pattern and the contact plug are connected.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention. However, the present invention is not limited to the embodiments disclosed below, but can be implemented in various forms, and only the present embodiments are intended to complete the disclosure of the present invention and to those skilled in the art. It is provided for complete information.

도 3a 내지 도 3f는 본 발명에 따른 반도체 소자의 제조방법을 나타내는 단 면도들이다.3A to 3F are diagrams illustrating a method of manufacturing a semiconductor device according to the present invention.

도 3a를 참조하면, 트렌치(303)가 형성된 반도체 기판(301)이 제공된다. 트렌치(303)는 소자 분리막이 형성될 영역의 반도체 기판(301)을 식각하여 형성된 것이다.Referring to FIG. 3A, a semiconductor substrate 301 having a trench 303 is provided. The trench 303 is formed by etching the semiconductor substrate 301 in the region where the device isolation layer is to be formed.

도 3b를 참조하면, 트렌치(303)의 표면을 포함한 반도체 기판(301) 상에 제1 절연막(305a)을 형성한다. 제1 절연막(305a)은 실리콘 산화막을 포함하는 절연막을 이용하여 형성될 수 있으며, 수직한 측벽과 수평한 상면에 도포성이 1:1에 가까운(즉, 스텝 커버리지 특성이 우수한) 증착 방법으로 형성되는 것이 바람직하다. 스텝 커버리지 특성이 우수한 증착방법의 예로는 CVD증착 방법, ALD증착 방법 등이 있다. 제1 절연막(305a)이 형성된 영역에는 후속 공정에서 제1 리세스 패턴 및 게이트 패턴이 형성된다. 이를 고려하여 트렌치(303)의 측벽에 형성되는 제1 절연막(305a)의 두께(d)는 후속 공정에서 형성될 게이트 패턴의 폭 또는 제1 리세스 패턴의 폭과 동일하게 형성되는 것이 바람직하다.Referring to FIG. 3B, a first insulating layer 305a is formed on the semiconductor substrate 301 including the surface of the trench 303. The first insulating film 305a may be formed using an insulating film including a silicon oxide film, and is formed by a deposition method having a coating property close to 1: 1 (that is, excellent in step coverage characteristics) on vertical sidewalls and a horizontal upper surface. It is desirable to be. Examples of deposition methods having excellent step coverage characteristics include CVD deposition and ALD deposition. In the subsequent process, the first recess pattern and the gate pattern are formed in the region where the first insulating layer 305a is formed. In consideration of this, it is preferable that the thickness d of the first insulating layer 305a formed on the sidewall of the trench 303 is equal to the width of the gate pattern to be formed in the subsequent process or the width of the first recess pattern.

도 3c를 참조하면, 제1 절연막(305a)의 표면에 식각 정지막(305b)을 형성한다. 식각 정지막(305b)은 후속 공정에서 제1 절연막(305a)에 형성된 제1 리세스 패턴 내부에 형성될 게이트 패턴의 측벽이 노출되는 것을 방지하기 위해 형성되는 것이다. 이러한 식각 정지막(305b)은 실리콘 질화막 또는 알루미늄 산화막(Al2O3)등의 금속 산화막을 포함한다. 또한 식각 정지막(305b)은 제1 절연막(305a)의 표면을 따라 형성되며 1nm 내지 20nm의 두께로 형성되는 것이 바람직하다. Referring to FIG. 3C, an etch stop layer 305b is formed on the surface of the first insulating layer 305a. The etch stop layer 305b is formed to prevent the sidewall of the gate pattern to be formed inside the first recess pattern formed in the first insulating layer 305a in a subsequent process. The etch stop layer 305b includes a metal oxide layer such as a silicon nitride layer or an aluminum oxide layer (Al 2 O 3 ). In addition, the etch stop layer 305b is formed along the surface of the first insulating layer 305a and is preferably formed to a thickness of 1 nm to 20 nm.

실리콘 질화막을 포함하는 식각 정지막(305b)은 제1 절연막(305a) 형성 후 N2 분위기에서 열처리 공정을 실시하여 제1 절연막(305a)의 표면에 형성될 수 있다. 다른 방법으로 실리콘 질화막을 포함하는 식각 정지막(305b)은 제1 절연막(305a) 형성 후 N2 플라즈마를 이용하여 제1 절연막(305a)의 표면에 형성될 수 있다.The etch stop layer 305b including the silicon nitride layer may be formed on the surface of the first insulating layer 305a by performing a heat treatment process in an N 2 atmosphere after forming the first insulating layer 305a. Alternatively, the etch stop layer 305b including the silicon nitride layer may be formed on the surface of the first insulating layer 305a after the formation of the first insulating layer 305a using N 2 plasma.

도 3d를 참조하면, 식각 정지막(305b) 형성 후 개구된 트렌치(303) 내부를 완전히 매립할 수 있도록 식각 정지막(305b) 상에 제2 절연막(305c)을 형성한다. 제2 절연막(305c)은 제1 절연막(305a)과 동일하게 실리콘 산화막을 포함할 수 있다. 이러한 제2 절연막(305c)에는 후속 공정에서 제2 리세스 패턴 및 콘택 플러그가 형성될 수 있다.Referring to FIG. 3D, a second insulating layer 305c is formed on the etch stop layer 305b to completely fill the trench 303 opened after the etch stop layer 305b is formed. The second insulating film 305c may include a silicon oxide film in the same manner as the first insulating film 305a. The second recess pattern and the contact plug may be formed in the second insulating layer 305c in a subsequent process.

도 3e를 참조하면, 반도체 기판(101) 상에 형성된 제2 절연막(305c), 식각 정지막(305b), 및 제1 절연막(305a)을 화학적 기계적 연마(CMP : Chemical Mechanical Polishing) 방법 등으로 제거하여 제2 절연막(305c), 식각 정지막(305b), 및 제1 절연막(305a)이 트렌치(303) 내부에만 남도록 한다. 이에 따라 트렌치(303) 내부에 제2 절연막(305c), 식각 정지막(305b), 및 제1 절연막(305a)을 포함하는 소자 분리막(305)이 형성된다. 소자 분리막(305)에 포함된 제1 절연막(305a) 및 식각 정지막(305b)은 제조공정의 특성상 "U"자 형태로 형성된다. 소자 분리막(305)은 반도체 기판(301)의 활성영역을 구획하는 역할을 한다.Referring to FIG. 3E, the second insulating layer 305c, the etch stop layer 305b, and the first insulating layer 305a formed on the semiconductor substrate 101 are removed by a chemical mechanical polishing (CMP) method. As a result, the second insulating film 305c, the etch stop film 305b, and the first insulating film 305a remain only inside the trench 303. Accordingly, the device isolation layer 305 including the second insulating layer 305c, the etch stop layer 305b, and the first insulating layer 305a is formed in the trench 303. The first insulating layer 305a and the etch stop layer 305b included in the device isolation layer 305 are formed in a “U” shape due to the characteristics of the manufacturing process. The device isolation layer 305 divides the active region of the semiconductor substrate 301.

도 3f를 참조하면, 소자 분리막(305) 형성 후 게이트 절연막(307), 게이트 패턴(309), 접합 영역(301a), 측벽 절연막(311), 및 콘택 플러그(313)를 형성한다. Referring to FIG. 3F, after the device isolation layer 305 is formed, a gate insulating layer 307, a gate pattern 309, a junction region 301a, a sidewall insulating layer 311, and a contact plug 313 are formed.

보다 상세히 하면, 소자 분리막(305) 형성 후 게이트 패턴(309)이 형성될 영역을 정의하는 제1 하드 마스크 패턴(미도시)을 형성한 후, 게이트 패턴(309)이 형성될 영역의 반도체 기판(301)을 식각하여 제1 리세스 패턴을 형성한다. 제1 리세스 패턴을 형성하는 과정에서 게이트 패턴(309)이 형성될 영역에서 노출된 소자 분리막(305)이 식각될 수 있으므로 제1 리세스 패턴은 소자 분리막(305)까지 연장되어 형성될 수 있다. 소자 분리막(305)까지 연장되어 형성된 제1 리세스 패턴은 소자 분리막(305) 중 트렌치 양쪽 가장자리에서 노출되는 제1 절연막(305b)에 형성된다. In more detail, after the device isolation layer 305 is formed, a first hard mask pattern (not shown) defining a region in which the gate pattern 309 is to be formed is formed, and then a semiconductor substrate in the region where the gate pattern 309 is to be formed ( 301 is etched to form a first recess pattern. Since the device isolation layer 305 exposed in the region where the gate pattern 309 is to be formed may be etched in the process of forming the first recess pattern, the first recess pattern may extend to the device isolation layer 305. . The first recess pattern formed to extend to the device isolation layer 305 is formed in the first insulating layer 305b exposed at both edges of the trench in the device isolation layer 305.

이 후, 제1 하드 마스크 패턴을 제거하고 제1 리세스 패턴의 표면을 포함한 반도체 기판(301) 및 소자 분리막(305) 표면에 게이트 절연막(307)을 형성한다. 게이트 절연막(307) 형성 후 제1 리세스 패턴이 매립되도록 게이트 절연막(307) 상에 도전막을 형성한다. 도전막 상에는 게이트 패턴(309)이 형성될 영역을 정의하는 제2 하드 마스크 패턴(미도시)이 형성되고, 제2 하드 마스크 패턴을 식각 마스크로 사용하여 도전막을 식각한다. 이로써 제2 하드 마스크 패턴 하부에 게이트 패턴(309)이 형성된다. 여기서, 게이트 패턴(309)은 제1 리세스 패턴 내부를 매립하도록 형성됨과 아울러 반도체 기판(301)보다 돌출되게 형성된다. 게이트 패턴(309)의 형성영역은 제1 리세스 패턴이 형성되는 영역에 제한되므로 소자 분리막(305)의 제1 절연막(305a)이 형성된 영역에 형성된다. Thereafter, the first hard mask pattern is removed and a gate insulating film 307 is formed on the surface of the semiconductor substrate 301 and the device isolation layer 305 including the surface of the first recess pattern. After the gate insulating film 307 is formed, a conductive film is formed on the gate insulating film 307 to fill the first recess pattern. A second hard mask pattern (not shown) defining a region in which the gate pattern 309 is to be formed is formed on the conductive layer, and the conductive layer is etched using the second hard mask pattern as an etching mask. As a result, the gate pattern 309 is formed under the second hard mask pattern. Here, the gate pattern 309 is formed to fill the interior of the first recess pattern and protrude more than the semiconductor substrate 301. Since the formation region of the gate pattern 309 is limited to the region where the first recess pattern is formed, the gate pattern 309 is formed in the region where the first insulating layer 305a of the device isolation layer 305 is formed.

게이트 패턴(309) 형성 후, 게이트 패턴(309) 양측의 반도체 기판(301)에 불순물 이온을 주입하여 접합 영역(301a)을 형성한다. 이어서 게이트 패턴(309)과 콘택 플러그(313)를 전기적으로 절연시키기 위한 측벽 절연막(311)이 형성된다. After the gate pattern 309 is formed, impurity ions are implanted into the semiconductor substrate 301 on both sides of the gate pattern 309 to form the junction region 301a. Subsequently, a sidewall insulating film 311 is formed to electrically insulate the gate pattern 309 from the contact plug 313.

측벽 절연막(311) 형성 후, 게이트 패턴(309)을 포함한 반도체 기판(301) 상에 층간 절연막(미도시)이 더 형성될 수 있다. 제2 하드 마스크 패턴은 층간 절연막의 형성 전 제거될 수 있다. 이 후, 접합 영역(301a)이 노출되도록 층간 절연막 및 게이트 절연막(307)을 식각하여 콘택홀을 형성한다. 이어서 노출된 반도체 기판(301)의 표면을 추가 식각하여 콘택홀 하부에 제2 리세스 패턴을 형성한다. 제2 리세스 패턴은 후속 공정에서 형성되는 콘택 플러그(313)와 접합 영역(301a)의 접촉면적을 증대시킨다. 접합 영역(301a)과 콘택 플러그(313)의 접촉면적이 증대되면 접합 영역(301a)과 콘택 플러그(313) 사이의 접촉 저항이 감소하여 반도체 소자의 신뢰성을 개선할 수 있다. 콘택홀 및 제2 리세스 패턴은 소자 분리막(305)의 제2 절연막(305c)까지 연장되어 형성될 수 있다. 소자 분리막(305)에 형성되는 콘택홀 및 제2 리세스 패턴은 소자 분리막(305) 중 트렌치 중앙에서 노출되는 제2 절연막(305c)에 형성된다. 콘택홀 및 제2 리세스 패턴을 형성하는 공정 중 발생한 오염물들은 후속 세정 공정을 실시하여 제거한다. 세정 공정은 불산(HF), BOE(Buffered Oxide Echant)용액 등을 포함하는 세정 용액을 통해 진행된다. 이러한 세정 용액을 이용한 세정 공정 진행시 소자 분리막(305)이 노출된 상태여서 산화막을 포함하는 소자 분리막(305)이 식각될 수 있다. 본 발명에서는 세정 용액을 통해 제거되기 어려운 실리콘 질화막 또는 금속 산화막을 이용하여 제1 및 제2 절연막(305a, 305c)을 격리시키는 식각 정지막(305b)을 형성한다. 이에 따라 콘택홀 및 제2 리세스 패턴이 제2 절연막(305c)에 형성되는 본 발명에서는 세정 공정시 제 2 절연막(305c)이 노출되어 세정 용액을 통해 제2 절연막(305c)이 식각되어 식각 정지막(305b)이 노출될 수 있다. 이 때 식각 정지막(305b)은 세정 용액을 통해 제거되기 어려우므로 게이트 패턴(309)의 측벽이 세정 공정의 영향으로 노출되는 것을 방지할 수 있다. 그 결과, 식각 정지막(305b)은 후속 공정에서 제2 리세스 패턴을 포함한 콘택홀 내부에 콘택 플러그(313)를 형성하더라도 콘택 플러그(313)가 게이트 패턴(309)의 측벽에 접촉되는 것을 방지할 수 있다.After the sidewall insulating layer 311 is formed, an interlayer insulating layer (not shown) may be further formed on the semiconductor substrate 301 including the gate pattern 309. The second hard mask pattern may be removed before forming the interlayer insulating film. Thereafter, the interlayer insulating film and the gate insulating film 307 are etched to expose the junction region 301a to form contact holes. Subsequently, the surface of the exposed semiconductor substrate 301 is further etched to form a second recess pattern under the contact hole. The second recess pattern increases the contact area between the contact plug 313 and the junction region 301a formed in a subsequent process. When the contact area between the junction region 301a and the contact plug 313 is increased, the contact resistance between the junction region 301a and the contact plug 313 may be reduced, thereby improving reliability of the semiconductor device. The contact hole and the second recess pattern may extend to the second insulating layer 305c of the device isolation layer 305. The contact hole and the second recess pattern formed in the device isolation layer 305 are formed in the second insulating layer 305c exposed at the center of the trench of the device isolation layer 305. Contaminants generated during the process of forming the contact hole and the second recess pattern are removed by performing a subsequent cleaning process. The cleaning process is performed through a cleaning solution containing hydrofluoric acid (HF), a buffered oxide etch (BOE) solution, and the like. As the device isolation layer 305 is exposed during the cleaning process using the cleaning solution, the device isolation layer 305 including the oxide layer may be etched. In the present invention, an etch stop layer 305b is formed to isolate the first and second insulating layers 305a and 305c using a silicon nitride film or a metal oxide film that is difficult to remove through the cleaning solution. Accordingly, in the present invention in which the contact hole and the second recess pattern are formed in the second insulating film 305c, the second insulating film 305c is exposed during the cleaning process so that the second insulating film 305c is etched through the cleaning solution to stop the etching. The film 305b may be exposed. In this case, since the etch stop layer 305b is difficult to remove through the cleaning solution, the sidewall of the gate pattern 309 may be prevented from being exposed due to the cleaning process. As a result, the etch stop layer 305b prevents the contact plug 313 from contacting the sidewall of the gate pattern 309 even when the contact plug 313 is formed inside the contact hole including the second recess pattern in a subsequent process. can do.

세정 공정 후, 제2 리세스 패턴을 포함한 콘택홀 내부에 콘택 플러그(313)를 형성한다. 소자 분리막(305)에 형성된 콘택 플러그(313)는 식각 정지막(305b)에 의해 게이트 패턴(309)의 측벽과 접촉되지 않는다.After the cleaning process, the contact plug 313 is formed in the contact hole including the second recess pattern. The contact plug 313 formed on the device isolation layer 305 is not in contact with the sidewall of the gate pattern 309 by the etch stop layer 305b.

상술한 바와 같이 본 발명에 따른 반도체 소자의 소자 분리막(305)은 반도체 기판에(301) 형성된 트렌치의 양측벽에 형성된 제1 절연막(305a), 제1 절연막(305a)의 측벽에 형성된 식각 정지막(305b) 및, 식각 정지막(305b) 사이의 트렌치에 형성된 제2 절연막(305c)을 포함한다. 그리고 본 발명은 게이트 패턴(309)이 형성될 영역인 제1 리세스 패턴을 제1 절연막(305a)에 형성하고, 콘택 플러그(313)가 형성될 영역인 콘택홀 및 제2 리세스 패턴을 제2 절연막(305c)에 형성한다. 따라서 본 발명에서 콘택홀 및 제2 리세스 패턴을 형성한 후 세정 공정을 실시하는 경우 세정 용액에 의해 제2 절연막(305c)이 제거될 수 있으나 식각 정지막(305b)이 제거되기 어려우므로 게이트 패턴(309)의 측벽이 노출되는 현상을 방지할 수 있다. 이에 따라 본 발명은 소자 분리막(305)에 형성된 콘택 플러그(313)와 게이트 패턴(309)이 접속되는 콘택 불량을 방지할 수 있다. 더 나아가 본 발명에 따른 소자 분리막(305)의 식각 정지막(305b)은 콘택홀 및 제2 리세스 패턴을 형성하는 공정 중 게이트 패턴(309)의 측벽이 노출되는 방지할 수 있다.As described above, the device isolation layer 305 of the semiconductor device according to the present invention may include the first insulating layer 305a formed on both sidewalls of the trench formed in the semiconductor substrate 301, and the etch stop layer formed on the sidewalls of the first insulating layer 305a. 305b and a second insulating film 305c formed in the trench between the etch stop films 305b. In an embodiment, the first recess pattern, which is a region where the gate pattern 309 is to be formed, is formed in the first insulating layer 305a, and the contact hole and the second recess pattern, which is an region where the contact plug 313 is to be formed, are formed. 2 is formed in the insulating film 305c. Therefore, when the cleaning process is performed after the contact hole and the second recess pattern are formed, the second insulating layer 305c may be removed by the cleaning solution. However, since the etch stop layer 305b is difficult to remove, the gate pattern may be removed. It is possible to prevent the phenomenon in which the side wall of the 309 is exposed. Accordingly, the present invention can prevent contact failure between the contact plug 313 and the gate pattern 309 formed on the device isolation layer 305. Furthermore, the etch stop layer 305b of the isolation layer 305 according to the present invention may prevent the sidewall of the gate pattern 309 from being exposed during the process of forming the contact hole and the second recess pattern.

상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention described above has been described in detail in a preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, the present invention will be understood by those skilled in the art that various embodiments are possible within the scope of the technical idea of the present invention.

도 1은 종래 3차원 구조의 트랜지스터를 포함하는 반도체 소자의 게이트 패턴 및 콘택 플러그를 나타내는 단면도.1 is a cross-sectional view illustrating a gate pattern and a contact plug of a semiconductor device including a transistor having a conventional three-dimensional structure.

도 2는 소자 분리막에 형성된 게이트 패턴의 측벽이 노출됨에 따라 발생하는 문제점을 나타내는 사진.2 is a photograph showing a problem that occurs when the sidewall of the gate pattern formed on the device isolation layer is exposed.

도 3a 내지 도 3f는 본 발명에 따른 반도체 소자의 제조방법을 나타내는 단면도들.3A to 3F are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

301 : 반도체 기판 301a : 접합 영역301: semiconductor substrate 301a: junction region

303 : 트렌치 305 : 소자 분리막303 trench 305 isolation layer

305a : 제1 절연막 305b : 식각 정지막305a: first insulating film 305b: etch stop film

305c : 제2 절연막 307 : 게이트 절연막305c: second insulating film 307: gate insulating film

309 : 게이트 패턴 309 : 측벽 절연막309: gate pattern 309: sidewall insulating film

313 : 콘택 플러그313: Contact Plug

Claims (16)

반도체 기판에 형성된 트렌치;Trenches formed in the semiconductor substrate; 상기 트렌치의 양측벽에 형성된 제1 절연막;First insulating films formed on both sidewalls of the trench; 상기 제1 절연막의 측벽에 형성된 식각 정지막;An etch stop layer formed on sidewalls of the first insulating layer; 상기 식각 정지막 사이의 상기 트렌치에 형성된 제2 절연막;A second insulating film formed in the trench between the etch stop layers; 상기 반도체 기판 및 제1 절연막에 형성된 제1 리세스 패턴; 및A first recess pattern formed on the semiconductor substrate and the first insulating layer; And 상기 제1 리세스 패턴의 내부를 포함한 상기 반도체 기판상에 형성된 게이트 패턴을 포함하는 반도체 소자.And a gate pattern formed on the semiconductor substrate including the inside of the first recess pattern. 제 1 항에 있어서,The method of claim 1, 상기 제1 절연막은 상기 트렌치의 바닥면에 형성되는 반도체 소자.The first insulating layer is formed on the bottom surface of the trench. 제 2 항에 있어서,The method of claim 2, 상기 식각 정지막은 상기 트렌치의 바닥면에 형성된 상기 제1 절연막 상에 형성되는 반도체 소자.The etch stop layer is formed on the first insulating layer formed on the bottom surface of the trench. 제 1 항에 있어서,The method of claim 1, 상기 제1 리세스 패턴의 표면을 포함한 상기 반도체 기판 및 상기 소자 분리막의 표면에 형성된 게이트 절연막을 더 포함하고,A gate insulating film formed on a surface of the semiconductor substrate including the surface of the first recess pattern and the device isolation layer; 상기 게이트 패턴은 상기 반도체 기판보다 돌출되게 상기 게이트 절연막 상에 형성되는 반도체 소자.And the gate pattern is formed on the gate insulating layer to protrude from the semiconductor substrate. 제 1 항에 있어서,The method of claim 1, 상기 게이트 패턴의 양측의 상기 반도체 기판에 형성된 접합영역;A junction region formed in the semiconductor substrate on both sides of the gate pattern; 상기 접합영역을 노출시키는 콘택홀;A contact hole exposing the junction region; 상기 콘택홀 하부의 상기 반도체 기판 및 상기 제2 절연막에 형성된 제2 리세스 패턴; 및A second recess pattern formed in the semiconductor substrate and the second insulating layer under the contact hole; And 측벽 절연막을 사이에 두고 상기 게이트 패턴과 절연되게 형성됨과 아울러 상기 콘택홀 및 상기 제2 리세스 패턴의 내부에 형성된 콘택 플러그를 더 포함하는 반도체 소자. And a contact plug which is formed to be insulated from the gate pattern with a sidewall insulating layer interposed therebetween and formed inside the contact hole and the second recess pattern. 제 1 항에 있어서,The method of claim 1, 상기 제1 절연막 및 제2 절연막은 실리콘 산화막을 포함하는 반도체 소자.The first insulating film and the second insulating film comprises a silicon oxide film. 제 1 항에 있어서,The method of claim 1, 상기 식각 정지막은 실리콘 질화막 또는 금속 산화막을 포함하는 반도체 소자.The etch stop layer includes a silicon nitride layer or a metal oxide layer. 제 7 항에 있어서,The method of claim 7, wherein 상기 금속 산화막은 알루미늄 산화막을 포함하는 반도체 소자.The metal oxide film is a semiconductor device comprising an aluminum oxide film. 반도체 기판을 식각하여 트렌치를 형성하는 단계;Etching the semiconductor substrate to form a trench; 상기 트렌치의 양쪽 가장 자리에서 노출되는 제1 절연막, 상기 트렌치의 중앙에서 노출되는 제2 절연막, 및 상기 제1 및 제2 절연막을 격리하기 위한 식각 정지막을 포함하는 소자 분리막을 형성하는 단계;Forming a device isolation layer including a first insulating film exposed at both edges of the trench, a second insulating film exposed at the center of the trench, and an etch stop film to isolate the first and second insulating films; 상기 반도체 기판 및 제1 절연막에 제1 리세스 패턴을 형성하는 단계;Forming a first recess pattern on the semiconductor substrate and the first insulating layer; 상기 제1 리세스 패턴의 표면을 포함한 상기 반도체 기판 및 상기 소자 분리막의 표면에 게이트 절연막을 형성하는 단계; 및Forming a gate insulating film on surfaces of the semiconductor substrate and the device isolation layer including the surface of the first recess pattern; And 상기 게이트 절연막을 사이에 두고 상기 제1 리세스 패턴의 내부를 포함한 상기 반도체 기판상에 게이트 패턴을 형성하는 단계를 포함하는 반도체 소자의 제조방법.Forming a gate pattern on the semiconductor substrate including the inside of the first recess pattern with the gate insulating layer interposed therebetween. 제 9 항에 있어서,The method of claim 9, 상기 게이트 패턴은 상기 반도체 기판보다 돌출되게 형성되는 반도체 소자.The gate pattern is formed to protrude more than the semiconductor substrate. 제 9 항에 있어서,The method of claim 9, 상기 게이트 패턴을 형성하는 단계 이후, After forming the gate pattern, 상기 게이트 패턴의 양측의 상기 반도체 기판에 접합영역을 형성하는 단계;Forming junction regions on the semiconductor substrate at both sides of the gate pattern; 상기 게이트 패턴의 측벽에 측벽 절연막을 형성하는 단계;Forming a sidewall insulating film on sidewalls of the gate pattern; 상기 접합영역을 노출시키는 콘택홀을 형성하고 상기 콘택홀 하부의 상기 반도체 기판 및 상기 제2 절연막에 제2 리세스 패턴을 형성하는 단계; 및Forming a contact hole exposing the junction region and forming a second recess pattern in the semiconductor substrate and the second insulating layer below the contact hole; And 상기 콘택홀 및 상기 제2 리세스 패턴의 내부에 콘택 플러그를 형성하는 단계를 더 포함하는 반도체 소자의 제조방법.And forming a contact plug in the contact hole and the second recess pattern. 제 9 항에 있어서,The method of claim 9, 상기 제1 절연막 및 제2 절연막은 실리콘 산화막을 포함하는 반도체 소자의 제조방법.The first insulating film and the second insulating film manufacturing method of a semiconductor device comprising a silicon oxide film. 제 9 항에 있어서,The method of claim 9, 상기 식각 정지막은 실리콘 질화막 또는 금속 산화막을 포함하는 반도체 소자의 제조방법.The etch stop layer includes a silicon nitride layer or a metal oxide layer. 제 13 항에 있어서,The method of claim 13, 상기 금속 산화막은 알루미늄 산화막을 포함하는 반도체 소자의 제조방법.The metal oxide film is a manufacturing method of a semiconductor device comprising an aluminum oxide film. 제 9 항에 있어서,The method of claim 9, 상기 소자 분리막을 형성하는 단계는Forming the device isolation layer 상기 트렌치의 표면을 포함한 상기 반도체 기판의 표면에 상기 제1 절연막을 형성하는 단계;Forming the first insulating film on a surface of the semiconductor substrate including the surface of the trench; 상기 제1 절연막의 표면에 상기 식각 정지막을 형성하는 단계;Forming the etch stop layer on a surface of the first insulating layer; 상기 식각 정지막 상에 상기 트렌치 내부가 완전히 매립되도록 상기 제2 절연막을 형성하는 단계; 및Forming the second insulating layer on the etch stop layer to completely fill the trench; And 상기 반도체 기판 상에 형성된 상기 제1 절연막, 상기 식각 정지막 및 상기 제2 절연막을 제거하는 단계를 포함하는 반도체 소자의 제조방법.And removing the first insulating film, the etch stop film, and the second insulating film formed on the semiconductor substrate. 제 9 항에 있어서,The method of claim 9, 상기 제2 리세스 패턴을 형성하는 단계 이후,After forming the second recess pattern, 오염물을 제거하는 세정 공정을 더 실시하는 반도체 소자의 제조방법.A method for manufacturing a semiconductor device, further comprising a cleaning step for removing contaminants.
KR1020080061656A 2008-06-27 2008-06-27 Semiconductor device and manufacturing method of the same KR101001058B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020080061656A KR101001058B1 (en) 2008-06-27 2008-06-27 Semiconductor device and manufacturing method of the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080061656A KR101001058B1 (en) 2008-06-27 2008-06-27 Semiconductor device and manufacturing method of the same

Publications (2)

Publication Number Publication Date
KR20100001656A true KR20100001656A (en) 2010-01-06
KR101001058B1 KR101001058B1 (en) 2010-12-14

Family

ID=41811934

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080061656A KR101001058B1 (en) 2008-06-27 2008-06-27 Semiconductor device and manufacturing method of the same

Country Status (1)

Country Link
KR (1) KR101001058B1 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160057077A (en) * 2014-11-13 2016-05-23 삼성전자주식회사 Semiconductor device and method of manufacturing the same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160057077A (en) * 2014-11-13 2016-05-23 삼성전자주식회사 Semiconductor device and method of manufacturing the same

Also Published As

Publication number Publication date
KR101001058B1 (en) 2010-12-14

Similar Documents

Publication Publication Date Title
US10777449B2 (en) Methods of manufacturing semiconductor devices
KR20110052206A (en) Semiconductor device having a device isolation structure
KR20120012593A (en) Semiconductor device and method for manufacturing the same
JP2008294392A (en) Semiconductor device and manufacturing method therefor
KR101001058B1 (en) Semiconductor device and manufacturing method of the same
KR20110016214A (en) Method for manufacturing semiconductor device with buried gate
KR20140137222A (en) Semiconductor apparatus and manufacturing method of the same
KR20110013033A (en) Method for manufacturing semiconductor device with buried gate
KR20120098295A (en) Meteod for fabricating semiconductor device
JP2009238866A (en) Method for manufacturing semiconductor apparatus
KR20060104033A (en) Semiconductor device with recessed active region and method for manufacturing the same
KR100841051B1 (en) Semiconductor device prevented chemical attack and method for fabricating the same
KR20100048762A (en) Semiconductor device and method of manufacturing the same
TW202347449A (en) Semiconductor device and method of manufacturing the same
KR100849773B1 (en) Method for manufacturing semiconductor device
KR100922546B1 (en) Semiconductor device and Method for fabricating in thereof
KR20110013050A (en) Method for manufacturing semiconductor device with buried gate
KR100734086B1 (en) Method of manufacturing semiconductor device
KR20110008477A (en) Method of manufacturing semiconductor device
KR20120042576A (en) Method for forming the semiconductor device
KR20130054100A (en) Semiconductor device and method for fabricating the same
KR20080002503A (en) Gate of semiconductor device and method for forming the same
KR20080029298A (en) Method for fabricating semiconductor device
KR20100014192A (en) Methods of forming integrated circuit device using thin electrically insulating liners in contact holes
KR20120030730A (en) Semiconductor device with buried gate and method for manufacturing the same

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee