KR20110013050A - Method for manufacturing semiconductor device with buried gate - Google Patents

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박점용
박순영
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Abstract

PURPOSE: A manufacturing method of a semiconductor device equipped with the buried gate is provided to obtain the margin of the plug process enough by minimizing the loss of the gap fill insulation layer on the top of the buried gate. CONSTITUTION: A trench(26) is formed by etching a semiconductor substrate(21) on which an element isolation film(22) is formed. A buried gate(28A) filling the part of the trench is formed. A first gap-fill film having the protrusion being higher than the semiconductor substrate is formed. A hard mask film is formed on the first gap-fill film.

Description

매립게이트를 구비한 반도체장치 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE WITH BURIED GATE}Method for manufacturing semiconductor device with buried gate {METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE WITH BURIED GATE}

본 발명은 반도체장치 제조 방법에 관한 것으로서, 특히 매립게이트를 구비한 반도체장치 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device having a buried gate.

현재 반도체 공정에서 미세화가 진행됨에 따른 여러가지 소자특성과 공정 구현이 힘들어 지고 있다. 특히 40nm 이하로 갈수록 게이트 구조, 비트라인 구조, 콘택 구조 등의 형성이 한계를 보이고 있고, 가령 구조가 형성된다 하더라도 소자특성에 만족할수 있는 저항특성이나 리프레시(refresh), 로우페일(low fail) 확보, 파괴전압(BV) 특성 등의 어려움이 존재하고 있다. 이에 따라 최근에는 게이트를 활성영역에 매립하여 형성하는 매립게이트(buried gate) 공정을 도입하여 기생캐패시턴스 저하, 공정마진 증가, 최소화된 셀트랜지스터(smallest cell transistor) 형성 등의 형태로 발전하고 있다. As micronization progresses in the semiconductor process, various device characteristics and process implementations are becoming difficult. In particular, the formation of the gate structure, the bit line structure, and the contact structure is showing a limit as it goes down to 40 nm or less. For example, even if the structure is formed, it is possible to secure a resistance characteristic, a refresh (refresh) or a low fail that can satisfy the device characteristics. And breakdown voltage (BV) characteristics are present. Accordingly, recently, a buried gate process, in which a gate is buried in an active region, has been introduced to reduce parasitic capacitance, increase process margin, and minimize the formation of a smallest cell transistor.

도 1a 내지 도 1c는 종래기술에 따른 매립게이트를 구비한 반도체장치의 제 조 방법을 도시한 도면이다.1A to 1C illustrate a method of manufacturing a semiconductor device having a buried gate according to the related art.

도 1a에 도시된 바와 같이, 반도체기판(11)에 STI(Shalow Trench Isolation) 공정을 통해 소자분리막(12)을 형성한다.As shown in FIG. 1A, the device isolation layer 12 is formed on the semiconductor substrate 11 through a shadow trench isolation (STI) process.

이어서, 패드산화막(13)을 형성한 후, 패드산화막(13) 상에 패드질화막(14)을 형성한다.Subsequently, after the pad oxide film 13 is formed, the pad nitride film 14 is formed on the pad oxide film 13.

이어서, 매립트렌치마스크(도시 생략)을 이용하여 패드질화막(14)을 식각하고, 연속해서 패드산화막(13)과 반도체기판(11)을 일정 깊이 식각하여 매립게이트가 매립될 트렌치(15)를 형성한다.Subsequently, the pad nitride layer 14 is etched using a buried trench mask (not shown), and the pad oxide layer 13 and the semiconductor substrate 11 are continuously etched to a predetermined depth to form the trench 15 in which the buried gate is buried. do.

도 1b에 도시된 바와 같이, 게이트산화 공정을 통해 게이트절연막(16)을 형성한 후, 트렌치(15)를 일부 매립하는 매립게이트(17)를 형성한다. 매립게이트(17)는 금속막 증착, CMP 공정 및 에치백의 순서로 진행하여 형성한다.As shown in FIG. 1B, after the gate insulating layer 16 is formed through a gate oxidation process, a buried gate 17 partially filling the trench 15 is formed. The buried gate 17 is formed by proceeding in the order of metal film deposition, CMP process and etch back.

이어서, 매립게이트(17)의 상부를 갭필절연막을 이용하여 갭필한다. 이때, 갭필절연막은 질화막(18)을 얇게 실링한 후 산화막(19)을 이용하여 갭필한다. 이후, 평탄화공정을 진행한다.Subsequently, an upper portion of the buried gate 17 is gap filled using a gap fill insulating film. At this time, the gap fill insulating film is thinly sealed with the nitride film 18 and then gap filled using the oxide film 19. Thereafter, the planarization process is performed.

도 1c에 도시된 바와 같이, 패드질화막을 제거한다. 이때, 패드질화막은 인산을 이용하여 스트립한다. 따라서, 매립게이트(17) 상부에는 질화막(18A)과 산화막(19A)의 갭필절연막이 잔류한다.As shown in Fig. 1C, the pad nitride film is removed. At this time, the pad nitride film is stripped using phosphoric acid. Therefore, the gap fill insulating film of the nitride film 18A and the oxide film 19A remains on the buried gate 17.

상기한 종래기술에서 갭필절연막으로 사용된 산화막은 패드질화막 스트립후에도 그 형태를 유지하고 있어야 한다(도 1c의 '19'). 이는 후속 플러그 공정시 산화막이 연마정지막 역할을 하기 때문이다.The oxide film used as the gap fill insulating film in the above-described prior art should maintain its shape even after the pad nitride film strip ('19' in Fig. 1C). This is because the oxide film acts as a polishing stop film in the subsequent plug process.

그러나, 종래기술은 질화막 스트립에 사용되는 인산의 영향으로 패드질화막 제거시에 갭필절연막인 산화막의 손실이 발생한다(도 1c의 19A). 산화막의 손실은 SOD(Spin On Dielectric)을 사용한 경우 더욱 심하게 발생한다.However, in the prior art, the loss of the oxide film, which is a gap fill insulating film, occurs when the pad nitride film is removed due to the influence of phosphoric acid used in the nitride film strip (19A in Fig. 1C). The loss of the oxide film occurs more severely when using SOD (Spin On Dielectric).

이와 같이, 산화막이 손실되면 매립게이트의 상부의 갭필절연막의 형태가 유지되지 않으므로 후속 플러그 공정의 마진이 부족하게 된다. 특히, 산화막의 측벽손실이 발생하면 플러그의 프로파일이 불량해지고, 이에 따라 이웃하는 플러그간의 숏트가 발생한다.As such, when the oxide film is lost, the shape of the gap fill insulating film on the upper portion of the buried gate is not maintained, so that the margin of the subsequent plug process is insufficient. In particular, when sidewall loss of the oxide film occurs, the profile of the plug is poor, and a short between neighboring plugs occurs.

이러한 문제점을 극복하기 위해서 패드질화막의 높이를 매우 두껍게 증착하여 손실되는 갭필절연막을 보상하면서 매립게이트를 형성하기 위한 CMP(Chemical Mechanical Polishing) 공정을 진행해야 한다.In order to overcome this problem, a chemical mechanical polishing (CMP) process must be performed to form a buried gate while compensating for the gap fill insulating film lost by depositing a very thick pad nitride film.

그러나, 패드질화막 높이에 따라 매립게이트가 매립될 트렌치 식각 공정의 마진이 없어지게 되는 문제가 발생한다.However, there is a problem that the margin of the trench etching process in which the buried gate is buried depends on the height of the pad nitride layer.

본 발명은 상기한 종래기술에 따른 문제점을 해결하기 위해 제안된 것으로서, 매립게이트 상부의 갭필절연막의 손실을 최소화하여 플러그공정의 마진을 충분히 확보할 수 있는 반도체장치 제조 방법을 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been proposed to solve the problems according to the prior art, and has an object of the present invention to provide a method for manufacturing a semiconductor device which can sufficiently secure the margin of the plug process by minimizing the loss of the gap fill insulating film on the buried gate. .

상기 목적을 달성하기 위한 본 발명의 반도체장치 제조 방법은 활성영역과 소자분리막이 형성된 반도체기판을 식각하여 트렌치를 형성하는 단계; 상기 트렌치를 일부 매립하는 매립게이트를 형성하는 단계; 상기 매립게이트 상에 갭필되며 상기 반도체기판 표면보다 높게 돌출된 돌출부를 갖는 제1갭필막을 형성하는 단계; 상기 제1갭필막 상에 하드마스크막을 형성하는 단계; 상기 하드마스크막을 식각하여 상기 돌출부 사이의 반도체기판을 노출시키는 단계; 상기 노출된 반도체기판 상에 상기 돌출부보다 높게 돌출된 플러그를 형성하는 단계; 및 상기 플러그 사이의 제1갭필막 상에 제2갭필막을 형성하는 단계를 포함하는 것을 특징으로 한다.The semiconductor device manufacturing method of the present invention for achieving the above object comprises the steps of forming a trench by etching a semiconductor substrate formed with an active region and a device isolation film; Forming a buried gate to partially fill the trench; Forming a first gap fill layer on the buried gate, the first gap fill layer having a protrusion protruding higher than the surface of the semiconductor substrate; Forming a hard mask film on the first gap fill film; Etching the hard mask layer to expose the semiconductor substrate between the protrusions; Forming a plug protruding higher than the protrusion on the exposed semiconductor substrate; And forming a second gap fill layer on the first gap fill layer between the plugs.

상술한 본 발명은 제1갭필막 사이의 활성영역 위 전체를 산화막우물을 형성하고 산화막우물에 플러그도전막을 증착하므로써 근원적으로 플러그를 형성할 수 있는 효과가 있다.The present invention described above has the effect of forming a plug by forming an oxide well on the entire active region between the first gap fill film and depositing a plug conductive film on the oxide well.

또한, 본 발명은 활성영역을 오픈시키는 마스크 공정 이후에 플러그도전막을 매립하므로 플러그도전막이 잔류함에 따른 숏트가 발생하지 않는다.In addition, since the plug conductive film is embedded after the mask process of opening the active region, a short is not generated due to the remaining plug conductive film.

또한, 본 발명은 제2하드마스크막 식각 및 패드산화막을 제거하여 산화막우물(well)을 형성하고, 산화막 우물에 매립되는 플러그를 형성하므로써 플러그의 프로파일을 온전하게 유지할수 있는 효과가 있다.In addition, the present invention has an effect of maintaining the profile of the plug intact by removing the second hard mask layer etching and the pad oxide layer to form an oxide well, and forming a plug embedded in the oxide well.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings in order to facilitate a person skilled in the art to easily carry out the technical idea of the present invention. .

도 2a 내지 도 2k는 본 발명의 실시예에 따른 매립게이트를 구비한 반도체장치의 제조방법을 도시한 공정 단면도이다.2A to 2K are cross-sectional views illustrating a method of manufacturing a semiconductor device having a buried gate according to an embodiment of the present invention.

도 2a에 도시된 바와 같이, 반도체기판(21)에 STI(Shalow Trench Isolation) 공정을 통해 소자분리막(22)을 형성한다. 여기서, 반도체기판(21)은 실리콘기판을 포함하며, 소자분리막(22)은 고밀도플라즈마산화막(HDP oxide), 스핀온절연막(Spin On Dielectric) 등의 산화막을 포함할 수 있다. 도시하지 않았지만, 소자분리막(22)에 의해 반도체기판(21)에 활성영역이 정의된다.As shown in FIG. 2A, the device isolation layer 22 is formed on the semiconductor substrate 21 through a shadow trench isolation (STI) process. The semiconductor substrate 21 may include a silicon substrate, and the device isolation layer 22 may include an oxide film such as a high density plasma oxide (HDP oxide) and a spin on dielectric (Spin On Dielectric) film. Although not shown, an active region is defined in the semiconductor substrate 21 by the device isolation film 22.

이어서, 패드산화막(23)을 형성한 후, 패드산화막(23) 상에 제1하드마스크막(24)을 형성한다. 여기서, 제1하드마스크막(24)은 질화막을 포함한다.Subsequently, after the pad oxide film 23 is formed, the first hard mask film 24 is formed on the pad oxide film 23. Here, the first hard mask film 24 includes a nitride film.

이어서, 매립게이트마스크(BG Mask, 25)을 이용하여 제1하드마스크막(24)을 식각하고, 연속해서 패드산화막(23)과 반도체기판(21)을 일정 깊이 식각하여 매립게이트가 매립될 트렌치(26)를 형성한다. 이때, 트렌치(26)는 라인형태이다. Subsequently, the first hard mask layer 24 is etched using the buried gate mask 25, and the pad oxide layer 23 and the semiconductor substrate 21 are subsequently etched to a predetermined depth to bury the buried gate. (26) is formed. At this time, the trench 26 is in the form of a line.

도 2b에 도시된 바와 같이, 매립게이트마스크를 제거한 후에, 게이트산화 공정을 통해 게이트절연막(27)을 형성한다. 이때, 게이트절연막(27)은 실리콘산화막을 포함할 수 있다.As shown in FIG. 2B, after the buried gate mask is removed, the gate insulating layer 27 is formed through a gate oxidation process. In this case, the gate insulating layer 27 may include a silicon oxide layer.

이어서, 게이트절연막(27) 상에 트렌치(26)를 갭필할 때까지 전면에 금속막(28)을 증착한다. 금속막(28)은 매립게이트로 사용되는 물질로서, 탄탈륨질화막(TaN), 티타늄질화막(TiN) 및 텅스텐막(W)으로 이루어진 그룹 중에서 선택된 적어도 어느 하나를 포함할 수 있다. 예를 들어, 금속막(28)은 TiN 또는 TaN을 단독으로 사용하거나, 티타늄질화막 및 탄탈륨질화막 상에 텅스텐막을 적층하는 TiN/W 또는 TaN/W과 같은 2층 구조로 형성할 수 있다.Subsequently, the metal film 28 is deposited on the entire surface of the gate insulating film 27 until the trench 26 is gapfilled. The metal film 28 is a material used as a buried gate, and may include at least one selected from the group consisting of a tantalum nitride film (TaN), a titanium nitride film (TiN), and a tungsten film (W). For example, the metal film 28 may be formed of a two-layer structure such as TiN / W or TaN / W that uses TiN or TaN alone or a tungsten film is laminated on the titanium nitride film and the tantalum nitride film.

이어서, CMP(Chemical Mechanical Polishing) 공정을 진행한다. 이때, CMP 공정은 제1하드마스크막(24)에서 연마가 정지하도록 한다. 이에 따라, 트렌치(26) 내부에만 금속막(28)이 잔류하고 제1하드마스크막(24)의 표면에서는 금속막이 제거된다.Subsequently, a chemical mechanical polishing (CMP) process is performed. At this time, in the CMP process, the polishing is stopped on the first hard mask film 24. As a result, the metal film 28 remains only in the trench 26, and the metal film is removed from the surface of the first hard mask film 24.

도 2c에 도시된 바와 같이, 리세스공정을 진행한다. 이때, 리세스공정은 에치백(Etch back) 공정을 이용하는데, 금속막을 일정 깊이 리세스시켜 트렌치(26)의 일부를 매립하는 매립게이트(28A)를 형성한다.As shown in FIG. 2C, a recess process is performed. In this case, the recess process uses an etch back process to form a buried gate 28A filling a portion of the trench 26 by recessing the metal film to a predetermined depth.

상술한 매립게이트(28A)는 게이트절연막(27) 상에서 트렌치(26)의 내부를 일부 매립하는 구조가 된다. The buried gate 28A described above has a structure in which the inside of the trench 26 is partially buried on the gate insulating layer 27.

도 2d에 도시된 바와 같이, 매립게이트(28A)의 상부를 제1갭필막(29)을 이용하여 갭필한다. 이때, 제1갭필막(29)은 산화막을 사용한다. 예를 들어, 제1갭필막(29)은 스핀온절연막을 포함할 수 있다.As shown in FIG. 2D, an upper portion of the buried gate 28A is gap filled using the first gap fill layer 29. In this case, an oxide film is used for the first gap fill film 29. For example, the first gap fill layer 29 may include a spin-on insulating layer.

이어서, CMP(Chemical Mechanical Polishing) 공정을 통하여 선택적으로 제1갭필막(29)을 분리한다. 즉, 제1하드마스크막(24)에서 연마가 멈추도록 제1갭필막(29)을 평탄화한다.Subsequently, the first gap fill layer 29 is selectively separated through a chemical mechanical polishing (CMP) process. That is, the first gap fill film 29 is planarized so that polishing is stopped in the first hard mask film 24.

상술한 CMP 공정에 의해 매립게이트(28A) 상부에만 제1갭필막(29)이 잔류한다.By the above-described CMP process, the first gap fill layer 29 remains only on the buried gate 28A.

도 2e에 도시된 바와 같이, 제1하드마스크막(24)을 제거한다. 이때, 제1하드마스크막(24)이 질화막이므로, 인산을 이용한다. 위와 같은, 제1하드마스크막(24) 제거시에 제1갭필막이 일부 손실되어 높이가 낮아진 돌출부를 갖는다(도면부호 29A 참조). 제1갭필막(29A)은 반도체기판(21) 표면보다 높은 돌출부를 갖는다.As shown in FIG. 2E, the first hard mask film 24 is removed. At this time, since the first hard mask film 24 is a nitride film, phosphoric acid is used. As described above, when the first hard mask film 24 is removed, the first gap fill film is partially lost to have a protrusion having a lower height (see reference numeral 29A). The first gap fill film 29A has a protrusion higher than the surface of the semiconductor substrate 21.

도 2f에 도시된 바와 같이, 돌출부를 갖는 제1갭필막(29A)을 포함한 전면에 전면에 식각정지막(30)을 형성한다. 이때, 식각정지막(30)은 질화막을 포함한다.As illustrated in FIG. 2F, an etch stop layer 30 is formed on the entire surface including the first gap fill layer 29A having the protrusion. In this case, the etch stop layer 30 includes a nitride layer.

이어서, 식각정지막(30) 상에 제2하드마스크막(31)을 형성한 후 표면을 평탄화한다. 여기서, 제2하드마스크막(31)은 산화막을 포함한다. 예컨대, 고밀도플라즈마산화막을 포함할 수 있고, 600Å 정도의 두께로 증착한다.Subsequently, after forming the second hard mask layer 31 on the etch stop layer 30, the surface is planarized. Here, the second hard mask film 31 includes an oxide film. For example, it may include a high density plasma oxide film and is deposited to a thickness of about 600 kPa.

이어서, 제2하드마스크막(31) 상에 제2하드마스크막을 식각하기 위한 마스크(32)를 형성한다. 이때, 마스크(32)는 네가티브 감광막(Negative photoresist)을 이용하여 소자분리막(22)의 상부는 덮고 소자분리막(22)을 제외한 나머지 영역(예, 활성영역)을 오픈시키는 형태이다.Subsequently, a mask 32 for etching the second hard mask film is formed on the second hard mask film 31. In this case, the mask 32 covers the upper portion of the device isolation layer 22 by using a negative photoresist and opens the remaining regions (eg, active regions) except for the device isolation layer 22.

도 2g에 도시된 바와 같이, 마스크(32)를 이용하여 제2하드마스크막(31)을 식각한다. 이때, 제2하드마스크막(31A)의 식각은 식각정지막(30)에서 정지시킨다.As shown in FIG. 2G, the second hard mask layer 31 is etched using the mask 32. At this time, the etching of the second hard mask layer 31A is stopped by the etching stop layer 30.

도 2h에 도시된 바와 같이, 식각정지막(30)을 스트립한다. 이때, 습식세정(Wet cleaning), 즉 질화막스트립(Nitirde strip)을 실시하여 식각정지막(30)을 제거한다. 질화막스트립 공정은 인산을 이용하며, 질화막스트립 공정시 제1갭필막(29A)의 상부가 일부 손실될 수 있으나, 식각정지막이 매우 얇으므로 제1갭필막(29A)의 손실을 미미하다. 식각정지막(30)은 제2하드마스크막(31A)의 아래에만 잔류한다.As shown in FIG. 2H, the etch stop layer 30 is stripped. At this time, the etch stop layer 30 is removed by performing wet cleaning, that is, a nitride film strip. The nitride film strip process uses phosphoric acid, and the upper portion of the first gap fill film 29A may be partially lost during the nitride film strip process. However, since the etch stop film is very thin, the loss of the first gap fill film 29A is minimal. The etch stop film 30 remains only under the second hard mask film 31A.

이어서, 건식세정을 진행한다. 건식세정을 통해 패드산화막(23)을 제거하여 반도체기판(21)의 표면을 노출시킨다. 이에 따라 제1갭필막(29A)의 돌출부 사이의 활성영역 위 전체를 산화막 우물(Oxide Well, 33)로 형성할 수 있다. 즉, 제1갭필막(29A)과 제2하드마스크막(31A)이 산화막을 포함하므로 후속의 플러그가 형성될 산화막 우물(33)을 제공하게 된다. 이러한 산화막 우물(33)에 플러그가 형성되므로 플러그의 프로파일을 온전하게 유지할 수 있다.Subsequently, dry cleaning is performed. The pad oxide layer 23 is removed through dry cleaning to expose the surface of the semiconductor substrate 21. Accordingly, the entire oxide region 33 may be formed as an oxide well 33 between the protrusions of the first gap fill layer 29A. That is, since the first gap fill film 29A and the second hard mask film 31A include an oxide film, an oxide well 33 to be formed with a subsequent plug is provided. Since the plug is formed in the oxide well 33, the plug profile can be maintained intact.

패드산화막을 제거하는 건식세정은 비플라즈마타입(Non plasma type) 방식을 적용하는데, 예를 들어 HF 가스 또는 NH3 가스 등을 사용하여 진행한다. 한편, 플라즈마타입의 건식세정은 산화막을 건식식각하는 가스를 이용하는 세정방식으로서, 플라즈마타입의 건식세정을 적용하게 되면 제2하드마스크막(31A) 및 제1갭필 막(29A)이 과도하게 손실될 수 있다.Dry cleaning to remove the pad oxide film is applied to the non-plasma type (Non plasma type) method, for example, proceeds using HF gas or NH 3 gas. On the other hand, the dry cleaning of the plasma type is a cleaning method using a gas for dry etching the oxide film. When the dry cleaning of the plasma type is applied, the second hard mask film 31A and the first gap fill film 29A may be excessively lost. Can be.

도 2i에 도시된 바와 같이, 산화막우물(33)을 갭필하도록 전면에 플러그도전막(34)을 증착한 후 제2하드마스크막(31A)의 표면이 노출될때까지 평탄화한다.As shown in FIG. 2I, the plug conductive film 34 is deposited on the entire surface to gap-fill the oxide well 33, and then planarized until the surface of the second hard mask film 31A is exposed.

즉, 시간지연없이(no time delay) 플러그도전막을 증착한 후, 플러그 분리 공정을 진행한다. 플러그도전막(34)은 폴리실리콘막을 포함하고, 플러그분리공정은 CMP 공정을 적용한다. CMP 공정시 폴리실리콘막과 산화막간에 10:1 이상의 연마선택비를 갖는 슬러리를 이용한다.That is, after the plug conductive film is deposited without a time delay, the plug separation process is performed. The plug conductive film 34 includes a polysilicon film, and the plug separation process uses a CMP process. In the CMP process, a slurry having a polishing selectivity of 10: 1 or more is used between the polysilicon film and the oxide film.

도 2j에 도시된 바와 같이, 매립게이트마스크(35)를 다시 형성한 후, 플러그도전막(34)을 식각한다. 이에 따라, 제1갭필막(29A) 사이의 반도체기판 상에 플러그(34A)가 형성된다. 플러그(34A)는 제1갭필막(29A)의 돌출부보다 높은 표면을 갖게 된다.As shown in FIG. 2J, after the buried gate mask 35 is formed again, the plug conductive layer 34 is etched. As a result, a plug 34A is formed on the semiconductor substrate between the first gap fill films 29A. The plug 34A has a surface higher than the protrusion of the first gap fill film 29A.

도 2k에 도시된 바와 같이, 매립게이트마스크를 제거한 후, 플러그(34A) 사이의 홈을 매립하도록 산화막을 이용하여 제2갭필막(36)을 형성한다. 이후 제2하드마스크막(31A)의 표면이 노출될때까지 평탄화한다. 이에 따라, 플러그(34A) 사이의 제1갭필막(29A) 상에 제2갭필막(36)이 형성된다.As shown in FIG. 2K, after the buried gate mask is removed, the second gap fill film 36 is formed using an oxide film to fill the grooves between the plugs 34A. Thereafter, the surface of the second hard mask layer 31A is planarized until it is exposed. As a result, a second gap fill film 36 is formed on the first gap fill film 29A between the plugs 34A.

상술한 바와 같이, 반도체기판 상부의 패드산화막, 식각정지막을 제거할 때, 건식식각(dry etch) 방식이 아닌 건식세정(dry cleaning)이나 습식세정(wet cleaning)으로 실시한다. 이에 따라, 제1갭필막(29A)의 손실을 최소화할 수 있다.As described above, when the pad oxide film and the etch stop film on the upper portion of the semiconductor substrate are removed, dry cleaning or wet cleaning is performed instead of the dry etching method. Accordingly, the loss of the first gap fill film 29A can be minimized.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치 환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes can be made without departing from the technical spirit of the present invention. It will be apparent to those of ordinary skill in Esau.

도 1a 내지 도 1c는 종래기술에 따른 매립게이트를 구비한 반도체장치의 제조 방법을 도시한 도면.1A to 1C illustrate a method of manufacturing a semiconductor device having a buried gate according to the prior art.

도 2a 내지 도 2k는 본 발명의 실시예에 따른 매립게이트를 구비한 반도체장치의 제조방법을 도시한 공정 단면도.2A to 2K are cross-sectional views illustrating a method of manufacturing a semiconductor device having a buried gate according to an embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

21 : 반도체기판 22 : 소자분리막21 semiconductor substrate 22 device isolation film

23 : 패드산화막 26 : 트렌치23: pad oxide film 26: trench

27 : 게이트절연막 28A : 매립게이트 27: gate insulating film 28A: buried gate

29A : 제1갭필막 31A : 제2하드마스크막29A: first gap fill film 31A: second hard mask film

34A : 플러그 36 : 제2갭필막34A: Plug 36: Second gap peel film

Claims (14)

활성영역과 소자분리막이 형성된 반도체기판을 식각하여 트렌치를 형성하는 단계;Etching the semiconductor substrate on which the active region and the device isolation layer are formed to form a trench; 상기 트렌치를 일부 매립하는 매립게이트를 형성하는 단계;Forming a buried gate to partially fill the trench; 상기 매립게이트 상에 갭필되며 상기 반도체기판 표면보다 높게 돌출된 돌출부를 갖는 제1갭필막을 형성하는 단계;Forming a first gap fill layer on the buried gate, the first gap fill layer having a protrusion protruding higher than the surface of the semiconductor substrate; 상기 제1갭필막 상에 하드마스크막을 형성하는 단계;Forming a hard mask film on the first gap fill film; 상기 하드마스크막을 식각하여 상기 돌출부 사이의 반도체기판을 노출시키는 단계;Etching the hard mask layer to expose the semiconductor substrate between the protrusions; 상기 노출된 반도체기판 상에 상기 돌출부보다 높게 돌출된 플러그를 형성하는 단계; 및Forming a plug protruding higher than the protrusion on the exposed semiconductor substrate; And 상기 플러그 사이의 제1갭필막 상에 제2갭필막을 형성하는 단계Forming a second gap fill layer on the first gap fill layer between the plugs 를 포함하는 반도체장치 제조 방법.A semiconductor device manufacturing method comprising a. 제1항에 있어서,The method of claim 1, 상기 하드마스크막을 식각하여 상기 돌출부 사이의 반도체기판을 노출시키는 단계는,Etching the hard mask layer to expose the semiconductor substrate between the protrusions; 상기 활성영역을 오픈시키는 마스크를 이용하여 진행하는 반도체장치 제조 방법.A method of manufacturing a semiconductor device by using a mask for opening the active region. 제2항에 있어서,The method of claim 2, 상기 활성영역을 오픈시키는 마스크는 네가티브감광막을 이용하여 형성하는 반도체장치 제조 방법.And a mask for opening the active region by using a negative photosensitive film. 제1항에 있어서,The method of claim 1, 상기 하드마스크막을 형성하기 전에,Before forming the hard mask film, 상기 제1갭필막을 포함한 전면에 식각정지막을 형성하는 단계를 더 포함하고, 상기 식각정지막은 상기 하드마스크막 식각후에 상기 반도체기판의 표면이 노출되도록 제거하는 반도체장치 제조 방법.And forming an etch stop layer on the entire surface including the first gap fill layer, wherein the etch stop layer is removed so that the surface of the semiconductor substrate is exposed after the hard mask layer is etched. 제4항에 있어서,The method of claim 4, wherein 상기 식각정지막의 제거는, 습식세정을 이용하는 반도체장치 제조 방법.The removal of the etch stop film is a semiconductor device manufacturing method using wet cleaning. 제1항에 있어서,The method of claim 1, 상기 플러그를 형성하는 단계는,Forming the plug, 상기 돌출부 사이의 노출된 반도체기판 상부를 갭필하는 플러그도전막을 형성하는 단계;Forming a plug conductive layer gap-filling an upper portion of the exposed semiconductor substrate between the protrusions; 상기 하드마스크막이 노출될때까지 상기 플러그도전막을 평탄화하는 단계;Planarizing the plug conductive layer until the hard mask layer is exposed; 상기 평탄화된 플러그도전막 상에 상기 트렌치 형성시 사용된 매립게이트마스크를 형성하는 단계; 및Forming a buried gate mask used to form the trench on the planarized plug conductive layer; And 상기 매립게이트마스크를 이용하여 상기 평탄화된 플러그도전막을 식각하여 상기 플러그를 형성하는 단계Etching the flattened plug conductive layer using the buried gate mask to form the plug 를 포함하는 반도체장치 제조 방법.A semiconductor device manufacturing method comprising a. 제1항에 있어서The method of claim 1 상기 제1갭필막과 제2갭필막은 산화막을 포함하는 반도체장치 제조 방법.The first gap fill film and the second gap fill film include an oxide film. 제1항에 있어서,The method of claim 1, 상기 하드마스크막은 산화막을 포함하는 반도체장치 제조 방법.And said hard mask film comprises an oxide film. 제1항에 있어서,The method of claim 1, 상기 제1갭필막과 하드마스크막은 산화막을 포함하고, 상기 하드마스크막 식각에 의해 상기 플러그가 형성될 산화막 우물을 제공하는 반도체장치 제조 방법.And the first gap fill film and the hard mask film include an oxide film, and provide an oxide film well on which the plug is to be formed by etching the hard mask film. 제1항에 있어서,The method of claim 1, 상기 트렌치를 형성하는 단계는,Forming the trench, 상기 반도체기판 상에 패드산화막과 하드마스크질화막을 적층하는 단계;Stacking a pad oxide film and a hard mask nitride film on the semiconductor substrate; 매립게이트마스크로 상기 하드마스크질화막과 패드산화막을 식각하는 단계; 및Etching the hard mask nitride layer and the pad oxide layer using a buried gate mask; And 상기 하드마스크질화막을 식각장벽으로 상기 반도체기판을 식각하는 단계Etching the semiconductor substrate using the hard mask nitride layer as an etch barrier 를 포함하는 반도체장치 제조 방법.A semiconductor device manufacturing method comprising a. 제10항에 있어서,The method of claim 10, 상기 패드산화막은,The pad oxide film, 상기 돌출부 사이의 반도체기판을 노출시키는 단계에서 제거하는 반도체장치 제조 방법.And removing the semiconductor substrate between the protrusions. 제11항에 있어서,The method of claim 11, 상기 패드산화막은 건식세정을 이용하여 제거하는 반도체장치 제조 방법.The pad oxide film is a semiconductor device manufacturing method for removing using dry cleaning. 제12항에 있어서,The method of claim 12, 상기 건식세정은 비플라즈마타입(Non plasma type)의 가스를 이용하여 진행하는 반도체장치 제조 방법.The dry cleaning is a semiconductor device manufacturing method using a non-plasma type (non-plasma type) gas. 제13항에 있어서,The method of claim 13, 상기 비플라즈마타입의 가스는 HF 가스 또는 NH3 가스를 사용하는 반도체장치 제조 방법.The non-plasma type gas is a semiconductor device manufacturing method using HF gas or NH 3 gas.
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