KR20120127026A - Method for fabricating semiconductor device - Google Patents

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KR20120127026A
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이일용
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에스케이하이닉스 주식회사
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    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects

Abstract

PURPOSE: A manufacturing method for a semiconductor device is provided to minimize interface resistance and contact resistance between bottom electrodes by making a landing plug contact with metal materials. CONSTITUTION: A first insulating layer(19) and a second insulating layer(20) are formed on a substrate(11) including a landing plug contact. A storage node contact plug and a bit line(24) are formed by selectively etching first and second insulating layers. A third insulating layer(26) is formed on the second insulating layer including the storage node contact plug. An open part which exposes the storage node contact plug is formed by selectively etching the third insulating layer. A bottom electrode(28) is formed on a storage node contact hole and a sidewall and a lower portion of the open part.

Description

반도체 장치 제조 방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}Semiconductor device manufacturing method {METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}

본 발명은 반도체 제조 기술에 관한 것으로, 특히 캐패시터 제조 방법에 관한 것이다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor manufacturing technology, and more particularly to a method of manufacturing a capacitor.

통상의 게이트 구조에서는 기판 상에 게이트가 형성되고, 게이트 사이에 랜딩 플러그 콘택(Landing plug contact)이 형성되어 소스/드레인에 연결되며, 랜딩 플러그 콘택 상에 스토리지 노드 콘택(storage node contact)이 형성되어 캐패시터와 기판을 연결하는 구조를 갖는다. In a conventional gate structure, a gate is formed on a substrate, a landing plug contact is formed between the gates, and is connected to a source / drain, and a storage node contact is formed on the landing plug contact. It has a structure for connecting the capacitor and the substrate.

최근 반도체 장치의 축소화에 따라 기판 상에 게이트를 형성하지 않고, 기판을 식각하여 트렌치를 형성한 후 게이트를 매립하는 매립 게이트(buried gate) 구조가 제안되었다. Recently, a buried gate structure has been proposed in which a gate is buried after etching a substrate to form a trench without forming a gate on the substrate as a semiconductor device is reduced in size.

한편, 반도체 장치의 축소화에 따라 캐패시터의 면적 역시 감소되어 센싱(Sensing)에 필요한 캐패시터의 용량 역시 줄어들게 되었다. 또한, 공정상 실린더형(Cylinder Type)의 캐패시터 적용이 힘들어지면서 콘케이브(Concave) 또는 필라(Pillar) 형의 캐패시터가 사용되고 있으나, 이들은 실린더형 캐패시터 대비 용량이 작아지는 문제점이 있다.
Meanwhile, as the size of the semiconductor device is reduced, the area of the capacitor is also reduced, so that the capacity of the capacitor required for sensing is also reduced. In addition, although it is difficult to apply a capacitor of a cylinder type (Cylinder Type) in the process, a capacitor of a concave or pillar type is used, but these have a problem in that the capacity is smaller than a cylindrical capacitor.

본 발명은 상기한 종래 기술의 문제점을 해결하기 위한 것으로, 캐패시터의 용량을 증가시킬 수 있는 반도체 장치 제조 방법을 제공하는데 그 목적이 있다.
SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned problems of the prior art, and an object thereof is to provide a method of manufacturing a semiconductor device capable of increasing the capacity of a capacitor.

상기 목적을 달성하기 위한 본 발명의 실시예에 따른 반도체 장치 제조 방법은 랜딩 플러그 콘택을 포함하는 기판 상에 제1 및 제2절연막을 형성하는 단계; 상기 제1 및 제2절연막을 선택적으로 식각하여 상기 랜딩 플러그 콘택에 각각 연결되는 스토리지 노드 콘택 플러그 및 비트라인을 형성하는 단계; 상기 스토리지 노드 콘택 플러그를 포함하는 제2절연막 상에 제3절연막을 형성하는 단계; 상기 제3절연막을 선택적으로 식각하여 상기 스토리지 노드 콘택 플러그를 노출시키는 오픈부를 형성하는 단계; 노출된 상기 스토리지 노드 콘택 플러그를 제거하여 스토리지 노드 콘택홀을 오픈시키는 단계; 및 상기 스토리지 노드 콘택홀 및 오픈부의 측벽 및 하부에 하부전극을 형성하는 단계를 포함하는 것을 특징으로 한다.A semiconductor device manufacturing method according to an embodiment of the present invention for achieving the above object comprises the steps of forming a first and a second insulating film on a substrate including a landing plug contact; Selectively etching the first and second insulating layers to form storage node contact plugs and bit lines respectively connected to the landing plug contacts; Forming a third insulating layer on the second insulating layer including the storage node contact plug; Selectively etching the third insulating layer to form an open portion exposing the storage node contact plug; Opening the storage node contact hole by removing the exposed storage node contact plug; And forming a lower electrode on sidewalls and a lower portion of the storage node contact hole and the open portion.

특히, 상기 랜딩 플러그 콘택은 상기 스토리지 노드 콘택 플러그 물질과 습식 선택비가 다른 물질로 형성하는 것을 특징으로 한다.
In particular, the landing plug contact may be formed of a material having a wet selectivity different from that of the storage node contact plug material.

상술한 본 발명의 실시예에 따른 반도체 장치 제조 방법은 스토리지 노드 콘택 영역에 하부전극을 형성함에 따라 스토리지 노드 콘택의 높이만큼 캐패시턴스(Capacitact)를 증가시킬 수 있는 효과가 있다.The semiconductor device manufacturing method according to the embodiment of the present invention described above has the effect of increasing the capacitance by the height of the storage node contact by forming the lower electrode in the storage node contact region.

또한, 랜딩 플러그 콘택을 금속물질로 형성하여 하부전극 간의 계면저항 및 콘택저항을 최소화시키는 효과가 있다.
In addition, the landing plug contact may be formed of a metal material to minimize the interface resistance and the contact resistance between the lower electrodes.

도 1a 내지 도 1f는 본 발명의 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 공정 단면도.1A to 1F are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부 도면을 참조하여 설명하기로 한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings, so that those skilled in the art can easily carry out the technical idea of the present invention.

도 1a 내지 도 1f는 본 발명의 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 공정 단면도이다.1A to 1F are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

도 1a에 도시된 바와 같이, 기판(11)에 STI(Shallow Trench Isolation)공정을 통해 소자분리막(12)을 형성한다. 소자분리막(12)은 고밀도플라즈마산화막(HDP oxide), 스핀온절연막(Spin On Dielectric) 등의 산화막을 포함할 수 있다. As shown in FIG. 1A, an isolation layer 12 is formed on a substrate 11 through a shallow trench isolation (STI) process. The device isolation layer 12 may include an oxide layer such as a high density plasma oxide layer (HDP oxide) or a spin on dielectric layer (Spin On Dielectric).

이어서, 소자분리막(12)에 의해 정의된 기판(11)의 활성영역을 식각하여 트렌치(13)를 형성한다. 트렌치(13)는 소자분리막(12) 형성시 사용한 패드막(도시생략)을 식각장벽막으로 사용하여 형성할 수 있다. Subsequently, the trench 13 is formed by etching the active region of the substrate 11 defined by the device isolation layer 12. The trench 13 may be formed by using a pad film (not shown) used to form the device isolation film 12 as an etch barrier film.

이어서, 트렌치(13)의 일부를 매립하는 매립게이트(14)를 형성한다. 매립게이트(14)를 형성하기 전에 트렌치(13)의 표면에 게이트절연막(도시생략)을 형성한다. 그리고, 트렌치(13)를 매립하는 금속막을 증착하고, 평탄화한 후, 트렌치(13)의 일부에 매립되도록 리세스하여 형성한다.Subsequently, a buried gate 14 filling a part of the trench 13 is formed. Before forming the buried gate 14, a gate insulating film (not shown) is formed on the surface of the trench 13. Then, a metal film filling the trench 13 is deposited, planarized, and formed by recessing the trench 13 so as to be embedded in a portion of the trench 13.

금속막은 매립게이트를 형성하기 위한 물질로, 탄탈륨질화막(TaN), 티타늄질화막(TiN) 및 텅스텐막(W)으로 이루어진 그룹 중에서 선택된 적어도 어느 하나를 포함할 수 있다. 예를 들어, 금속막은 TiN 또는 TaN을 단독으로 사용하거나, 티타늄질화막(TiN) 또는 탄탈륨질화막(TaN) 상에 텅스텐막(W)을 적층하는 TiN/W 또는 TaN/W과 같은 2층 구조로 형성할 수 있다. 또한, 텅스텐질화막(WN) 상에 텅스텐막(W)을 적층하는 WN/W의 2층 구조를 포함할 수 있으며, 이 외에 낮은 저항의 도전체 금속물질을 포함할 수 있다.The metal film is a material for forming a buried gate and may include at least one selected from the group consisting of a tantalum nitride film (TaN), a titanium nitride film (TiN), and a tungsten film (W). For example, the metal film may be formed of a two-layer structure such as TiN / W or TaN / W, which uses TiN or TaN alone or laminates a tungsten film (W) on a titanium nitride film (TiN) or a tantalum nitride film (TaN). can do. In addition, it may include a two-layer structure of WN / W for stacking the tungsten film (W) on the tungsten nitride film (WN), in addition to a low resistance conductor metal material.

평탄화 공정은 화학적기계적연마(CMP; Chemical Mechanical Polishing) 공정으로 진행하며, 금속막의 리세스는 에치백(Etch back) 공정으로 진행할 수 있다.The planarization process may be a chemical mechanical polishing (CMP) process, and the recess of the metal film may be an etch back process.

따라서, 트렌치(13)에 일부 매립되는 매립게이트(14)가 형성된다.Thus, the buried gate 14 partially embedded in the trench 13 is formed.

이어서, 매립게이트(14)의 상부를 캡핑막(15)을 이용하여 갭필한다. 이때, 캡핑막(15)은 산화막을 사용한다. 산화막은 예컨대, SOD(Spin On Dielectric)산화막, LP-TEOS(Low Pressure TEOS), PE-TEOS(Plasma Enhanced TEOS) 및 HDP(High Density Plasma)산화막으로 이루어진 그룹 중에서 선택된 어느 하나를 포함한다. Subsequently, an upper portion of the buried gate 14 is gap-filled using the capping film 15. At this time, the capping film 15 uses an oxide film. The oxide film includes, for example, any one selected from the group consisting of SOD (Spin On Dielectric) oxide, Low Pressure TEOS (LP-TEOS), Plasma Enhanced TEOS (PE-TEOS), and High Density Plasma (HDP) oxide.

이어서, 소자분리막(12) 및 매립게이트(14) 형성시 식각장벽막으로 사용된 패드막(도시생략)을 제거한다. 이에 따라, 패드막(도시생략)이 있던 자리에 홈(16)이 형성된다. Subsequently, the pad film (not shown) used as an etch barrier film is removed when the device isolation film 12 and the buried gate 14 are formed. As a result, the grooves 16 are formed at the positions where the pad films (not shown) were present.

도 1b에 도시된 바와 같이, 기판(11) 상의 홈(16)에 랜딩 플러그 콘택(17, 18)을 형성한다. 랜딩 플러그 콘택(17, 18)은 금속물질막을 포함하되, 바람직하게는 배리어메탈막(17)과 금속물질막(18)의 적층구조로 형성한다. 배리어메탈막(17)은 티타늄막과 티타늄질화막의 적층구조를 포함하고, 금속물질막(18)은 텅스텐막을 포함한다. As shown in FIG. 1B, landing plug contacts 17, 18 are formed in the grooves 16 on the substrate 11. The landing plug contacts 17 and 18 may include a metal material film, and preferably have a stacked structure of the barrier metal film 17 and the metal material film 18. The barrier metal film 17 includes a laminated structure of a titanium film and a titanium nitride film, and the metal material film 18 includes a tungsten film.

자세히는, 홈(16)을 포함하는 전체구조의 단차를 따라 배리어메탈막(17)을 형성하고, 배리어메탈막(17) 상에 홈(16)을 갭필하는 금속물질막(18)을 형성한 후, 캡핑막(15)이 드러나는 타겟으로 평탄화(예컨대, CMP(Chemical Mechanical Polishing)) 공정을 진행하여 랜딩 플러그 콘택(17, 18)을 형성한다. 이때, 매립게이트(14) 사이의 랜딩 플러그 콘택(17, 18)은 비트라인에 연결되며, 매립게이트(14)와 소자분리막(12) 사이의 랜딩 플러그 콘택(17, 18)은 후속 공정을 통해 스토리지 노드에 연결된다.In detail, the barrier metal film 17 is formed along the step of the entire structure including the groove 16, and the metal material film 18 gap-filling the groove 16 is formed on the barrier metal film 17. Thereafter, a planarization (for example, chemical mechanical polishing (CMP)) process is performed on the target on which the capping layer 15 is exposed to form the landing plug contacts 17 and 18. In this case, the landing plug contacts 17 and 18 between the buried gates 14 are connected to the bit lines, and the landing plug contacts 17 and 18 between the buried gates 14 and the device isolation layer 12 are formed through a subsequent process. Connected to the storage node.

도 1c에 도시된 바와 같이, 랜딩 플러그 콘택(17, 18)을 포함하는 기판(11) 상에 제1절연막(19)을 형성한다. 제1절연막(19)은 매립 게이트(14)와 상부층 간의 절연을 위한 것으로, 단층 또는 다층으로 형성할 수 있다.As shown in FIG. 1C, the first insulating layer 19 is formed on the substrate 11 including the landing plug contacts 17 and 18. The first insulating layer 19 is for insulating between the buried gate 14 and the upper layer, and may be formed in a single layer or multiple layers.

이어서, 제1절연막(19) 상에 제2절연막(20)을 형성한다. 제2절연막(20)은 산화막으로 형성하는 것이 바람직하다.Subsequently, a second insulating film 20 is formed on the first insulating film 19. The second insulating film 20 is preferably formed of an oxide film.

이어서, 제2 및 제1절연막(20, 19)을 선택적으로 식각하여 매립게이트(14)와 소자분리막(12) 사이의 랜딩 플러그 콘택(17, 18)을 오픈시키는 다마신 패턴을 형성한 후, 도전물질을 매립하여 스토리지 노드 콘택 플러그(21, Storage Node Contact Plug)를 형성한다. 이때, 도전물질은 폴리실리콘(Poly Silicon)을 포함한다. Subsequently, the second and first insulating layers 20 and 19 are selectively etched to form a damascene pattern for opening the landing plug contacts 17 and 18 between the buried gate 14 and the device isolation layer 12. The conductive material is embedded to form a storage node contact plug 21. In this case, the conductive material includes polysilicon.

이어서, 스토리지 노드 콘택 플러그(21)를 포함하는 제2절연막(20) 상에 하드마스크막(22)을 형성한다. 하드마스크막(22)은 비트라인(Bit Line) 및 비트라인 콘택(Bit Line Contact)의 형성을 위한 다마신 패턴(23) 형성시 제2 및 제1절연막(20, 19)을 식각하는 식각장벽 역할을 한다. 하드마스크막(22)은 제1 및 제2절연막(19, 20)에 대해 식각선택비를 갖는 물질로 형성하며 예컨대, 하드마스크막(22)은 질화막으로 형성한다. Next, a hard mask layer 22 is formed on the second insulating layer 20 including the storage node contact plug 21. The hard mask layer 22 is an etch barrier for etching the second and first insulating layers 20 and 19 when the damascene pattern 23 for forming the bit line and the bit line contact is formed. Play a role. The hard mask layer 22 is formed of a material having an etching selectivity with respect to the first and second insulating layers 19 and 20. For example, the hard mask layer 22 is formed of a nitride layer.

이어서, 하드마스크막(22)을 식각장벽으로 제2 및 제1절연막(20, 19)을 식각하여 비트라인 및 비트라인 콘택을 위한 다마신 패턴(23)을 형성한다. Subsequently, the second and first insulating layers 20 and 19 are etched using the hard mask layer 22 as an etch barrier to form a damascene pattern 23 for bit lines and bit line contacts.

도 1d에 도시된 바와 같이, 다마신 패턴(23)을 일부 매립하는 비트라인 및 비트라인 콘택(24)을 형성한다. 비트라인 및 비트라인 콘택(24)은 매립게이트(14) 사이의 랜딩 플러그 콘택(17, 18)에 연결되며, 랜딩 플러그 콘택(17, 18)을 금속물질로 형성하였으므로, 비트라인 콘택 및 비트라인(24) 역시 금속물질로 형성할 경우 콘택 저항 및 계면 저항을 감소시키는 효과가 있다. As shown in FIG. 1D, bit lines and bit line contacts 24 that partially fill the damascene pattern 23 are formed. The bit line and bit line contacts 24 are connected to the landing plug contacts 17 and 18 between the buried gates 14, and the landing plug contacts 17 and 18 are formed of a metal material, so that the bit line contacts and the bit line are formed. (24) Also when formed of a metal material has the effect of reducing the contact resistance and interface resistance.

이어서, 하드마스크막(22, 도 1c 참조)을 제거한다.Next, the hard mask film 22 (refer to FIG. 1C) is removed.

이어서, 비트라인 및 비트라인 콘택(24)을 포함하는 전체구조 상에 식각장벽막(25)을 형성한다. 식각장벽막(25)은 다마신 패턴(23)의 나머지 부분을 매립하고, 스토리지 노드 콘택(21) 상에 형성되어 후속 스토리지 노드를 위한 오픈부 형성시 하부층의 어택(Attack)을 방지하는 역할을 한다. 식각장벽막(25)은 비트라인 및 비트라인 콘택(24)과 제2절연막(20) 및 제3절연막(26)에 대해 식각선택비를 갖는 물질로 형성하며, 예컨대 식각장벽막(25)은 질화막으로 형성한다. Subsequently, an etch barrier film 25 is formed on the entire structure including the bit lines and the bit line contacts 24. The etch barrier 25 fills the remaining portion of the damascene pattern 23 and is formed on the storage node contact 21 to prevent attack of the lower layer when forming an opening for a subsequent storage node. do. The etch barrier layer 25 is formed of a material having an etch selectivity with respect to the bit line and the bit line contact 24, the second insulating layer 20, and the third insulating layer 26. It is formed of a nitride film.

이어서, 식각장벽막(25) 상에 제3절연막(26)을 형성한다. 제3절연막(26)은 스토리지 노드를 위한 오픈부(27)를 제공하기 위한 것으로, 예컨대, 산화막으로 형성할 수 있다.Subsequently, a third insulating layer 26 is formed on the etch barrier film 25. The third insulating layer 26 is provided to provide an open portion 27 for the storage node, and may be formed of, for example, an oxide layer.

이어서, 제3절연막(26) 및 식각장벽막(25)을 선택적으로 식각하여 스토리지 노드 콘택(21)을 노출시키는 오픈부(27)를 형성한다. Subsequently, the third insulating layer 26 and the etch barrier layer 25 are selectively etched to form an open portion 27 exposing the storage node contact 21.

도 1e에 도시된 바와 같이, 오픈부(27)에 의해 노출된 스토리지 노드 콘택(21)을 제거하여 랜딩 플러그 콘택(17, 18)을 노출시키는 스토리지 노드 콘택홀(21A)을 재오픈시킨다. 스토리지 노드 콘택(21)을 폴리실리콘으로 형성한 경우, 딥아웃(Dip out)으로 제거할 수 있다.As illustrated in FIG. 1E, the storage node contact hole 21A exposed by the open part 27 is removed to reopen the storage node contact hole 21A exposing the landing plug contacts 17 and 18. When the storage node contact 21 is formed of polysilicon, it may be removed by dip out.

스토리지 노드 콘택(21)의 제거를 통해 랜딩 플러그 콘택(17, 18) 상부의 스토리지 노드 콘택홀(21A)과 오픈부(27)가 동시에 오픈된다.By removing the storage node contact 21, the storage node contact hole 21A and the open part 27 on the landing plug contacts 17 and 18 are simultaneously opened.

도 1f에 도시된 바와 같이, 스토리지 노드 콘택홀(21A) 및 오픈부(27)의 단차를 따라 하부전극(28)을 형성한다. 하부전극(28)은 금속물질막으로 형성할 수 있으며, 예컨대 티타늄질화막(TiN)으로 형성할 수 있다. As shown in FIG. 1F, the lower electrode 28 is formed along the steps between the storage node contact hole 21A and the open part 27. The lower electrode 28 may be formed of a metal material film, for example, a titanium nitride film (TiN).

후속 공정으로, 하부전극(28) 상에 유전막 및 상부전극을 형성하여 캐패시터를 형성한다. In a subsequent process, a dielectric film and an upper electrode are formed on the lower electrode 28 to form a capacitor.

위와 같이, 스토리지 노드 콘택(21)을 제거하고, 재오픈된 스토리지 노드 콘택홀(21A)에 하부전극(28)을 형성함으로써, 스토리지 노드 콘택홀(21A)의 높이 즉, 옆면적 만큼 캐패시턴스(Capacitance)를 확보할 수 있는 장점이 있다. 또한, 하부전극(28)의 하부를 지지해주고 있으므로, 하부전극(28)의 쓰러짐(Leaning) 현상 등을 방지할 수 있는 장점이 있다.As described above, by removing the storage node contact 21 and forming the lower electrode 28 in the reopened storage node contact hole 21A, the capacitance of the storage node contact hole 21A, that is, the side area, is increased. ) Has the advantage of securing. In addition, since the lower portion of the lower electrode 28 is supported, the lowering of the lower electrode 28 may be prevented.

또한, 랜딩 플러그 콘택(17, 18)을 폴리실리콘이 아닌 금속물질로 형성함에 따라 금속물질로 형성되는 하부전극(28)과의 콘택저항 및 계면저항을 최소화할 수 있는 장점이 있다.In addition, since the landing plug contacts 17 and 18 are formed of a metal material rather than polysilicon, contact resistance and interfacial resistance with the lower electrode 28 formed of the metal material may be minimized.

한편, 본 실시예는 콘케이브 형의 하부전극(27)을 형성하고 있으나, 본 발명은 이에 한정되지 않으며 콘케이브 형 외에 필라형의 하부전극 등에도 응용이 가능하다.In the present embodiment, the concave type lower electrode 27 is formed, but the present invention is not limited thereto, and the present invention may be applied to a pillar type lower electrode or the like.

본 발명의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
Although the technical spirit of the present invention has been described in detail according to the above embodiments, it should be noted that the above embodiments are for the purpose of description and not of limitation. In addition, it will be understood by those of ordinary skill in the art that various embodiments are possible within the scope of the technical idea of the present invention.

11 : 기판 12 : 소자분리막
13 : 트렌치 14 : 매립게이트
15 : 캡핑막 16 : 홈
17 : 배리어메탈막 18 : 금속물질막
19 : 제1절연막 20 : 제2절연막
21 : 스토리지 노드 콘택 21A : 스토리지 노드 콘택홀
22 : 하드마스크막 23 : 다마신 패턴
24 : 비트라인 및 비트라인 콘택 25 : 식각장벽막
26 : 제3절연막 27 : 오픈부
28 : 하부전극11 substrate 12 device isolation film
13: trench 14: buried gate
15: capping film 16: groove
17 barrier metal film 18 metal material film
19: first insulating film 20: second insulating film
21: Storage Node Contact 21A: Storage Node Contact Hole
22: hard mask film 23: damascene pattern
24: bit line and bit line contact 25: etch barrier
26: third insulating film 27: open portion
28: lower electrode

Claims (2)

랜딩 플러그 콘택을 포함하는 기판 상에 제1 및 제2절연막을 형성하는 단계;
상기 제1 및 제2절연막을 선택적으로 식각하여 상기 랜딩 플러그 콘택에 각각 연결되는 스토리지 노드 콘택 플러그 및 비트라인을 형성하는 단계;
상기 스토리지 노드 콘택 플러그를 포함하는 제2절연막 상에 제3절연막을 형성하는 단계;
상기 제3절연막을 선택적으로 식각하여 상기 스토리지 노드 콘택 플러그를 노출시키는 오픈부를 형성하는 단계;
노출된 상기 스토리지 노드 콘택 플러그를 제거하여 스토리지 노드 콘택홀을 오픈시키는 단계; 및
상기 스토리지 노드 콘택홀 및 오픈부의 측벽 및 하부에 하부전극을 형성하는 단계
를 포함하는 반도체 장치 제조 방법.
Forming first and second insulating films on the substrate including the landing plug contacts;
Selectively etching the first and second insulating layers to form storage node contact plugs and bit lines respectively connected to the landing plug contacts;
Forming a third insulating layer on the second insulating layer including the storage node contact plug;
Selectively etching the third insulating layer to form an open portion exposing the storage node contact plug;
Opening the storage node contact hole by removing the exposed storage node contact plug; And
Forming a lower electrode on sidewalls and a lower portion of the storage node contact hole and the open portion
≪ / RTI >
제1항에 있어서,
상기 랜딩 플러그 콘택은 상기 스토리지 노드 콘택 플러그 물질과 습식 선택비가 다른 물질로 형성하는 캐패시터 제조 방법.
The method of claim 1,
And the landing plug contact is formed of a material having a different wet selectivity from the storage node contact plug material.
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