【０００１】
【発明の属する技術分野】
この発明は、ＤＲＡＭ部混載デバイスなどにおけるコンケーブ構造のキャパシタを有する半導体装置に関し、特にキャパシタの容量を確保するとともに、キャパシタ形成部以外の箇所に形成されるコンタクト部の形成を容易行うことができるものである。
【０００２】
【従来の技術】
従来の半導体装置は、容量絶縁膜として熱処理が７００℃以上が必要となる酸化タンタルを用いたキャパシタを形成した後に、デュアルダマシンにて銅膜が含まれる配線膜を形成している。
【０００３】
【特許文献１】
特開平１１−１８６５１８号公報（段落０１０２から段落０１０６、図１６から図２２）
【０００４】
【発明が解決しようとする課題】
従来の半導体装置は上記のように形成され、キャパシタの容量を確保するためには下部電極の高さを高くする必要がある。現在の集積率ではこの高さが２μｍ程度必要となっている。今後、さらに微細化が進み、キャパシタ開口部の径が小さくなると、従来からのキャパシタ容量を確保するためには、下部電極の高さは現在以上に高くしなければならない。
【０００５】
例えば、キャパタ開口部の径が半分に縮小された場合には、キャパシタ開口部の高さを４倍にする必要がある。このためＬｏｇｉｃ部に形成されるコンタクトホールの深さはさらに深くなり、このコンタクトホールの形成がより困難になるという問題点があった。
【０００６】
また、Ｌｏｇｉｃ部に形成する配線膜は銅膜などにて形成されており、これらを形成した後には、この銅膜などの信頼性確保から、熱処理が４００℃程度までが限度となる。しかし、従来のキャパシタ形成方法では、約７００℃程度の熱処理が必要となり、銅膜などの配線膜を形成後に、キャパシタを形成した場合には、配線膜の信頼性を確保することが困難であった。また、銅膜のかわりにタングステン膜のように耐熱性に優れた膜を用いる方法も考えられるが、銅膜に比較すると電気抵抗が高く配線として利用することは不向きであるという問題点があった。
【０００７】
この発明は、上記のような問題点を解消するためになされたもので、キャパシタの容量を確保すると共に、他の箇所に形成されるコンタクト部を容易に形成でき、かつ信頼性を確保することができる半導体装置および半導体装置の製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
この発明に係る半導体装置は、半導体基板上に形成された第１の層間絶縁膜と、第１の層間絶縁膜に貫通して形成された下部電極コンタクトプラグと、第１の層間絶縁膜上に形成された第２の層間絶縁膜と、第２の層間絶縁膜を貫通して下部電極コンタクトプラグ上に至るキャパシタ開口部に形成された下部電極、誘電体膜、上部電極にて成るキャパシタ部とを備えた半導体装置において、第２の層間絶縁膜が複数層の絶縁膜にて形成され、第２の層間絶縁膜上面より下層のいずれかの絶縁膜上に、いずれかの絶縁膜およびいずれかの絶縁膜より下層の絶縁膜および第１の層間絶縁膜を貫通するコンタクトホールに埋め込まれたコンタクトプラグを有する銅を含むダマシン形状の配線膜と、第２の層間絶縁膜上に配線膜上に至る上層コンタクトホールを介して形成された上層配線膜とを備えたものである。
【０００９】
【発明の実施の形態】
実施の形態１．
図１ないし図７はこの発明の実施の形態１である半導体装置の製造方法を示す断面図である。図に基づいて実施の形態１の半導体装置の製造方法について説明する。各図面上、左側がＤＲＡＭ部を示し、右側がＬｏｇｉｃ部を示すものとする。まず、半導体基板１上に分離領域２および活性領域３をそれぞれ形成する（図１（ａ））。次に、ゲート酸化膜形成後、Ｐドープされたアモルファスシリコン膜などゲート電極材料をデポした後、パターニングしてゲート電極４を形成する（図１（ｂ））。次に、イオン注入によりソース・ドレイン領域５を形成する（図１（ｃ））。
【００１０】
次に、シリコン酸化膜を積層して第１の層間絶縁膜としての下層層間絶縁膜６を形成する。次に、下層層間絶縁膜６にビットラインコンタクトホールを形成し、ドープトアモルファスシリコン膜を積層後、パターニングしてビットライン７を形成する（図１（ｄ））。次に、第１の層間絶縁膜としての上層層間絶縁膜８を積層し下層層間絶縁膜６および上層層間絶縁膜８にて成る第１の層間絶縁膜８０を形成する。次に、パターニングにより下部電極コンタクトホールを形成し、ドープトアモルファスシリコン膜を積層後、エッチバックにより下部電極コンタクトホール内に下部電極コンタクトプラグ９を形成する（図２（ａ））。
【００１１】
次に、シリコン窒化膜にて成る第１のストッパ膜１０およびシリコン酸化膜にて成る第２の層間絶縁膜としての第１の絶縁膜３０を積層する。次に、パターニングを行い、Ｌｏｇｉｃ部において半導体基板１のソース・ドレイン領域５上に至るコンタクトホール３１を、第１の絶縁膜３０、第１のストッパ膜１０、第１の層間絶縁膜８０のエッチングを行い形成する（図２（ｂ））。次に、チタン膜／チタンナイトライド膜にて成る第１のバリアメタル膜３２をスパッタ法により形成する。次に、コンタクトホール３１内を埋め込むようにタングステン膜を積層し、エッチバックを行いコンタクトホール３１内にタングステンプラグにて成るコンタクトプラグ３３を形成する（図２（ｃ））。
【００１２】
次に、シリコン窒化膜にて成る第２のストッパ膜１００およびシリコン酸化膜にて成る第２の層間絶縁膜としての第２の絶縁膜３５を順次積層する（図３（ａ））。次に、パターニングを行いコンタクトプラグ３３に至る溝部を形成し、窒化タンタル膜／タンタル膜にて成る第２のバリアメタル膜１０１をスパッタ法により形成する。次に、溝部を埋め込むようにめっき法を用いて第１の銅膜４１を形成する。そして、第１の銅膜４１および第２のバリアメタル膜１０２にて成るダマシン形状の配線膜２００を形成する（図３（ｂ））。次に、シリコン窒化膜にて成る第３のストッパ膜１０３およびシリコン酸化膜にて成る第２の層間絶縁膜としての第３の絶縁膜１０４を順次積層する。そして、第１、第２、第３の絶縁膜３０、３５、１０４にて成る第２の層間絶縁膜３６が形成される（図４（ａ））。
【００１３】
次に、キャパシタ形成部分にキャパシタ開口部３７を形成する（図４（ｂ））。次に、窒化タンタル膜を積層し、パターニングを行いキャパシタ開口部３７の側壁に下部電極３８として形成する。次に、シリコン酸化膜／シリコン窒化膜を約４００℃で積層し誘電体膜３９を形成する。次に、タンタル膜／窒化タンタル膜にて成る第３のバリアメタル膜４０を積層する。次に、キャパシタ開口部３７内を埋め込むようにめっき法を用いて第２の銅膜４１を形成する。そして、第２の銅膜４１および第３のバリアメタル膜４０にて成る上部電極４２を形成し、下部電極３８、誘電体膜３９、上部電極４２にて成るキャパシタ部４４を形成する（図５（ａ））。
【００１４】
次に、シリコン酸化膜を積層し第３の層間絶縁膜４５を形成する。次に、パターニングを行い配線膜２００上に至る上層コンタクトホール４６を、第３の層間絶縁膜４５および第２の層間絶縁膜３６をエッチングして形成する（図５（ｂ））。次に、窒化タンタル膜／タンタル膜にて成る第４のバリアメタル膜１０５をスパッタ法により形成する。次に、上層コンタクトホール４６内を埋め込むようにめっき法を用いて第３の銅膜１０６を形成する。そして、第３の銅膜１０６および第４のバリアメタル膜１０５にて成るダマシン形状の上層配線膜１０７を形成する（図６）。
【００１５】
次に、シリコン窒化膜にて成る第４のストッパ膜１０８およびシリコン酸化膜にて成る第４の層間絶縁膜１０９を積層する。次に、パターニングを行い上層配線膜１０７上に至る溝部を形成し、窒化タンタル膜／タンタル膜にて成る第５のバリアメタル膜１１０をスパッタ法により形成する。次に、溝部内を埋め込むようにめっき法を用いて第４の銅膜１１１を形成する。そして、第４の銅膜１１１および第５のバリアメタル膜１１０にて成るダマシン形状の最上層配線膜１１２を形成する。
【００１６】
上記のように構成された実施の形態１の半導体装置は、銅を含む膜にて成る配線膜２００を、複数層の絶縁膜にて成る第２の層間絶縁膜３６の第１の絶縁膜３０上に形成した後に、コンケーブ型のキャパシタ部４４を形成している。このため、Ｌｏｇｉｃ部における上層配線膜１０７のコンタクトが配線膜２００までと浅くなり、容易に形成することができる。また、このことによりコンケーブ型のキャパシタ部の高さを低く形成する必要がないため、キャパシタ容量を低下することなく形成することができる。
【００１７】
また、コンケーブ型のキャパシタ部４４の下部電極、誘電体膜および上部電極は４００℃以上の熱工程を必要としないため、キャパシタ部４４より前工程にて形成される銅を含む膜にてなる配線膜２００の信頼性を低下させることなく形成することができる。
【００１８】
尚、上記実施の形態１におけるキャパシタ形状に限られることは無く、例えば図８に示したように、下部電極３８１の上部が突出した形状とし、その下部電極３８１の内面および外面上にも誘電体膜３９１および上部電極４２１を形成し、キャパシタ部４４１を構成してもよい。この場合、キャパシタ部４４１の容量をより一層多く確保することができる。
【００１９】
また、上記実施の形態１においては、キャパシタ部の下部電極、誘電体膜、上部電極として使用可能な膜の１例を示したが、これに限られることはなく、例えば下部電極はタンタル膜／窒化タンタル膜、誘電体膜はシリコン酸化膜またはシリコン窒化膜、上部電極は窒化タンタル膜またはタンタル膜／窒化タンタル膜またはチタン膜／窒化チタン膜またはチタン膜／窒化チタン膜／アルミニウム膜にてそれぞれ形成しても、熱処理工程が４００℃程度となるため、配線膜に悪影響を及ぼすことがなく、上記実施の形態１と同様の効果を奏することができる。
【００２０】
また、上記実施の形態１においては、上層配線膜をダマシン形状にて形成する例を示したがこれに限られることは無く、例えばコンタクトホール内にタングステンプラグを埋め込みアルミニウムを含む膜にて形成してもよいことは言うまでもない。
【００２１】
実施の形態２．
図９および図１０はこの発明の実施の形態２である半導体装置の製造方法を示す断面図である。図に基づいて実施の形態２の半導体装置の製造方法について説明する。各図面上、左側がＤＲＡＭ部を示し、右側がＬｏｇｉｃ部を示すものとする。まず、上記実施の形態１と同様の工程を経て、半導体基板１上に分離領域２、活性領域３、ゲート電極４、ソース・ドレイン領域５を形成する。
【００２２】
次に、下層層間絶縁膜６を形成して、ビットライン７を形成する。次に、上層層間絶縁膜８を積層して第１の層間絶縁膜８０を形成し、パターニングにより下部電極コンタクトホールを形成し、下部電極コンタクトプラグ９を形成する。次に、ストッパ膜１０および第２の層間絶縁膜としての第１の絶縁膜３０を積層する。次に、パターニングを行い、Ｌｏｇｉｃ部において半導体基板１のソース・ドレイン領域５上に至るコンタクトホールを、第１の絶縁膜３０、第１のストッパ膜１０、第１の層間絶縁膜８０のエッチングを行い形成する。
【００２３】
次に、チタン膜／チタンナイトライド膜にて成る第１のバリアメタル膜３２をスパッタ法により形成する。次に、コンタクトホール３１を埋め込むようにタングステン膜を積層し、エッチバックを行いコンタクトホール３１内にタングステンプラグにて成るコンタクトプラグ３３を形成する。
【００２４】
次に、シリコン窒化膜にて成る第２のストッパ膜１００およびシリコン酸化膜にて成る第２の層間絶縁膜としての第２の絶縁膜３５を順次積層する。次に、パターニングを行いコンタクトプラグ３３に至る溝部を形成し、窒化タンタル膜／タンタル膜にて成る第２のバリアメタル膜１０１をスパッタ法により形成する。次に、溝部を埋め込むようにめっき法を用いて第１の銅膜４１を形成する。そして、第１の銅膜４１および第２のバリアメタル膜１０２にて成るダマシン形状の配線膜２００を形成する。次に、シリコン窒化膜にて成る第３のストッパ膜１０３およびシリコン酸化膜にて成る第２の層間絶縁膜としての第３の絶縁膜１０４を順次積層する。そして、第１、第２、第３の絶縁膜３０、３５、１０４にて成る第２の層間絶縁膜３６が形成される。
【００２５】
次に、キャパシタ形成部分にキャパシタ開口部３７を形成する。次に、窒化タンタル膜を積層し、パターニングを行いキャパシタ開口部３７の側壁に下部電極３８２として形成する。次に、シリコン酸化膜／シリコン窒化膜を約４００℃で積層し誘電体膜３９２を形成する（図９）。次に、パターニングを行い、配線膜２００に至る上層コンタクトホール４６１を形成する。このとき同時にキャパシタ形成部パターニングも行い、溝部を有するキャパシタ開口部３７１として形成する。
【００２６】
次に、タンタル膜／窒化タンタル膜にて成る第３のバリアメタル膜４０２をスパッタ法にてキャパシタ開口部３７１内および上層コンタクトホール４６１内に積層する。次に、キャパシタ開口部３７１内および上層コンタクトホール４６１内を埋め込むようにめっき法を用いて第２の銅膜４１２を形成する。そして、第２の銅膜４１２および第３のバリアメタル膜４０２にて成る上部電極４２２および上層配線膜４２２を同時に同一の膜にて形成する。そして下部電極３８２、誘電体膜３９２、上部電極４２２にてキャパシタ部４４２が形成される（図１０）。以下、これより上層の構成は、上記実施の形態１と同様に形成することができるため説明を省略する。
【００２７】
上記のように構成された実施の形態２の半導体装置は、上記実施の形態１と同様の効果を奏するのはもちろんのこと、キャパシタ部の上部電極と上層配線膜とを同一の膜にて同一の工程にて形成することができるため、工程数を削減することができる。さらに、キャパシタ部より上部からのコンタクトがより一層浅くなりより一層容易に形成することができる。
【００２８】
実施の形態３．
図１１ないし図１５はこの発明の実施の形態３である半導体装置の製造方法を示す断面図である。図に基づいて実施の形態３の半導体装置の製造方法について説明する。各図面上、左側がＤＲＡＭ部を示し、右側がＬｏｇｉｃ部を示すものとする。まず、上記各実施の形態と同様の工程を経て、半導体基板１上に分離領域２、活性領域３、ゲート電極４、ソース・ドレイン領域５を形成する。
【００２９】
次に、第１の層間絶縁膜８００を形成して、下部電極コンタクトホール６０およびビットラインコンタクトホール７０およびＬｏｇｉｃ部のコンタクトホール６１を形成する（図１１（ａ））。次に、チタン膜／チタンナイトライド膜にて成る第１のバリアメタル膜３２をスパッタ法により形成する。次に、各コンタクトホール６０、６１、７１を埋め込むようにタングステン膜を積層し、エッチバックを行い下層電極コンタクトプラグのコンタクト部６３、ビットラインコンタクト部７１およびコンタクトプラグ６４をそれぞれ形成する。
【００３０】
次に、シリコン窒化膜にて成る第１のストッパ膜１０およびシリコン酸化膜にて成る第２の層間絶縁膜としての第１の絶縁膜３０を積層する（図１１（ａ））。次に、パターニングを行い、下層電極コンタクトプラグ６３、ビットラインコンタクト７１およびコンタクトプラグ６４上に至る溝部をそれぞれ形成する。次に、チタン膜／チタンナイトライド膜にて成る第２のバリアメタル膜１２０をスパッタ法により形成する。
【００３１】
次に、各溝部を埋め込むようにめっき法を用いて第１の銅膜１２１を形成しダマシン形状の下層電極コンタクトプラグの下層配線部１２３、ビットライン配線部１２４および第１の配線膜１２２を形成する（図１２（ａ））。次に、シリコン窒化膜にて成る第２のストッパ膜１００およびシリコン酸化膜にて成る第２の層間絶縁膜としての第２の絶縁膜３５を順次積層する（図１２（ｂ））。
【００３２】
次に、下部電極コンタクトプラグの下層配線部１２３上および第１の配線膜１２２上に至る溝部を形成する。次に、チタン膜／チタンナイトライド膜にて成る第３のバリアメタル膜１２５をスパッタ法により形成する。次に、各溝部を埋め込むようにめっき法を用いて第２の銅膜１２６を形成し、ダマシン形状の下層電極コンタクトプラグの上層配線部１２８および第２の配線膜１２７を形成する（図１３（ｂ））。
【００３３】
次に、シリコン酸化膜にて成る第２の層間絶縁膜としての第３の絶縁膜１０４を積層する。そして、第１、第２、第３の絶縁膜３０、３５、１０４にて成る第２の層間絶縁膜３６が形成される。次に、キャパシタ形成部分にキャパシタ開口部３７２を形成する。このときキャパシタ開口部３７２の底面には上層配線部１２８が存在するため、シリコン窒化膜にて成るストップ膜を必要としない。次に、窒化タンタル膜を積層し、パターニングを行いキャパシタ開口部３７２の側壁に下部電極３８３として形成する。次に、シリコン酸化膜／シリコン窒化膜を約４００℃で積層し誘電体膜３９３を形成する。
【００３４】
次に、パターニングを行い、第２の配線膜１０２に至る上層コンタクトホール４６２を形成する。このとき同時にキャパシタ形成部パターニングも行い、溝部を有するキャパシタ開口部３７３として形成する。次に、タンタル膜／窒化タンタル膜にて成る第４のバリアメタル膜４０３をスパッタ法にてキャパシタ開口部３７３内および上層コンタクトホール４６２内に積層する。次に、キャパシタ開口部３７３内および上層コンタクトホール４６２内を埋め込むようにめっき法を用いて第３の銅膜４１３を形成する。
【００３５】
そして、第３の銅膜４１３および第４のバリアメタル膜４０３にて成る上部電極４２３および上層配線膜２０４を同時に同一の膜にて形成する。そして下部電極３８３、誘電体膜３９３、上部電極４２３にて成るキャパシタ部４４３が形成される（図１５）。以下、これより上層の構成は、上記各実施の形態と同様に形成することができるため説明を省略する。
【００３６】
上記のように構成された実施の形態３の半導体装置は、上記各実施の形態と同様の効果を奏するのはもちろんのこと、キャパシタ部の下部電極コンタクトプラグの配線部と配線膜とを同一の膜にて同一の工程にて形成することができるため、工程数を削減することができる。さらに、キャパシタ部より上部からのコンタクトがより一層浅くなりより一層容易に形成することができる。
【００３７】
また、下部電極コンタクトプラグに配線部を備え、キャパシタ開口部をその配線部の上部に形成しているため、配線部がキャパシタ開口部形成時におけるエッチングストッパして機能し、エッチングストッパを設ける必要がなく行うことができる。
【００３８】
尚、上記各実施の形態においては、第２の層間絶縁膜を２層または３層の絶縁膜にて形成する例を示したが、これに限られることはなく、４層以上の絶縁膜にて形成することも考えられる。その場合、各層上に配線膜を備えるようにすれば、コンタクトの深さが浅く形成できるため、容易に形成することができることは言うまでもない。
【００３９】
【発明の効果】
以上のように、この発明によれば、半導体基板上に形成された第１の層間絶縁膜と、第１の層間絶縁膜に貫通して形成された下部電極コンタクトプラグと、第１の層間絶縁膜上に形成された第２の層間絶縁膜と、第２の層間絶縁膜を貫通して下部電極コンタクトプラグ上に至るキャパシタ開口部に形成された下部電極、誘電体膜、上部電極にて成るキャパシタ部とを備えた半導体装置において、第２の層間絶縁膜が複数層の絶縁膜にて形成され、第２の層間絶縁膜上面より下層のいずれかの絶縁膜上に、いずれかの絶縁膜およびいずれかの絶縁膜より下層の絶縁膜および第１の層間絶縁膜を貫通するコンタクトホールに埋め込まれたコンタクトプラグを有する銅を含むダマシン形状にて成る配線膜と、第２の層間絶縁膜上に配線膜上に至る上層コンタクトホールに埋め込まれた上層コンタクトプラグを有する上層配線膜とを備えたので、上層配線膜および配線膜にて半導体基板へのコンタクトを容易に形成することができる半導体装置を提供することができるものである。
【図面の簡単な説明】
【図１】この発明の実施の形態１の半導体装置の製造方法を示す断面図である。
【図２】この発明の実施の形態１の半導体装置の製造方法を示す断面図である。
【図３】この発明の実施の形態１の半導体装置の製造方法を示す断面図である。
【図４】この発明の実施の形態１の半導体装置の製造方法を示す断面図である。
【図５】この発明の実施の形態１の半導体装置の製造方法を示す断面図である。
【図６】この発明の実施の形態１の半導体装置の製造方法を示す断面図である。
【図７】この発明の実施の形態１の半導体装置の製造方法を示す断面図である。
【図８】この発明の実施の形態１の他の半導体装置の構成を示す断面図である。
【図９】この発明の実施の形態２の半導体装置の製造方法を示す断面図である。
【図１０】この発明の実施の形態２の半導体装置の製造方法を示す断面図である。
【図１１】この発明の実施の形態３の半導体装置の製造方法を示す断面図である。
【図１２】この発明の実施の形態３の半導体装置の製造方法を示す断面図である。
【図１３】この発明の実施の形態３の半導体装置の製造方法を示す断面図である。
【図１４】この発明の実施の形態３の半導体装置の製造方法を示す断面図である。
【図１５】この発明の実施の形態３の半導体装置の製造方法を示す断面図である。
【符号の説明】
１ 半導体基板、９ 下部電極コンタクトプラグ、３０ 第１の絶縁膜、
３１，６１ コンタクトホール、３５ 第２の絶縁膜、
３６ 第２の層間絶縁膜、４４，４４１，４４２，４４３ キャパシタ部、
４６，４６１，４６２ 上層コンタクトホール、６３ コンタクト部、
８０，８００ 第１の層間絶縁膜、１０７，２０２，２０４ 上層配線膜、
１２２ 第１の配線膜、１２３ 下層配線部、１２７ 第２の配線膜、
１２８ 上層配線部、２００ 配線膜。[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a semiconductor device having a capacitor having a concave structure in a device including a DRAM unit, and more particularly to a semiconductor device capable of securing a capacitance of a capacitor and easily forming a contact portion formed in a portion other than a capacitor forming portion. It is.
[0002]
[Prior art]
In a conventional semiconductor device, a wiring using a copper film is formed by dual damascene after forming a capacitor using a tantalum oxide which requires heat treatment at 700 ° C. or higher as a capacitive insulating film.
[0003]
[Patent Document 1]
JP-A-11-186518 (paragraphs 0102 to 0106, FIGS. 16 to 22)
[0004]
[Problems to be solved by the invention]
The conventional semiconductor device is formed as described above, and it is necessary to increase the height of the lower electrode in order to secure the capacitance of the capacitor. At the current integration rate, this height is required to be about 2 μm. In the future, if the diameter of the capacitor opening becomes smaller as the miniaturization progresses, the height of the lower electrode must be higher than the current height in order to secure the conventional capacitor capacity.
[0005]
For example, when the diameter of the capacitor opening is reduced by half, the height of the capacitor opening needs to be quadrupled. Therefore, there is a problem that the depth of the contact hole formed in the Logic portion is further increased, and the formation of the contact hole becomes more difficult.
[0006]
Further, the wiring film formed in the Logic portion is formed of a copper film or the like, and after these are formed, the heat treatment is limited to about 400 ° C. in order to ensure the reliability of the copper film and the like. However, the conventional method of forming a capacitor requires a heat treatment at about 700 ° C., and when forming a capacitor after forming a wiring film such as a copper film, it is difficult to ensure the reliability of the wiring film. Was. Although a method using a film having excellent heat resistance such as a tungsten film instead of the copper film is also conceivable, there is a problem that the electric resistance is higher than that of the copper film and it is not suitable to use as a wiring. .
[0007]
SUMMARY OF THE INVENTION The present invention has been made to solve the above-described problems, and it is possible to secure the capacitance of a capacitor, easily form a contact portion formed in another portion, and secure reliability. And a method for manufacturing a semiconductor device.
[0008]
[Means for Solving the Problems]
A semiconductor device according to the present invention includes a first interlayer insulating film formed on a semiconductor substrate, a lower electrode contact plug formed through the first interlayer insulating film, and a first interlayer insulating film formed on the first interlayer insulating film. A second interlayer insulating film formed; and a capacitor portion including a lower electrode, a dielectric film, and an upper electrode formed in a capacitor opening penetrating through the second interlayer insulating film and reaching the lower electrode contact plug. The second interlayer insulating film is formed of a plurality of insulating films, and any one of the insulating films and any one of the insulating films is formed on any one of the insulating films below the upper surface of the second interlayer insulating film. A damascene wiring film including copper having a contact plug embedded in a contact hole penetrating the insulating film below the insulating film and the first interlayer insulating film; and a wiring film on the second interlayer insulating film. Upper contact Those having an upper layer wiring film formed over the hole.
[0009]
BEST MODE FOR CARRYING OUT THE INVENTION
Embodiment 1 FIG.
1 to 7 are sectional views showing a method for manufacturing a semiconductor device according to the first embodiment of the present invention. A method for manufacturing the semiconductor device according to the first embodiment will be described with reference to the drawings. In each of the drawings, the left side indicates the DRAM section and the right side indicates the Logic section. First, an isolation region 2 and an active region 3 are formed on a semiconductor substrate 1 (FIG. 1A). Next, after forming a gate oxide film, a gate electrode material such as a P-doped amorphous silicon film is deposited and then patterned to form a gate electrode 4 (FIG. 1B). Next, source / drain regions 5 are formed by ion implantation (FIG. 1C).
[0010]
Next, a silicon oxide film is laminated to form a lower interlayer insulating film 6 as a first interlayer insulating film. Next, a bit line contact hole is formed in the lower interlayer insulating film 6, a doped amorphous silicon film is laminated, and then patterned to form a bit line 7 (FIG. 1D). Next, an upper interlayer insulating film 8 as a first interlayer insulating film is laminated, and a first interlayer insulating film 80 including the lower interlayer insulating film 6 and the upper interlayer insulating film 8 is formed. Next, a lower electrode contact hole is formed by patterning, and after a doped amorphous silicon film is laminated, a lower electrode contact plug 9 is formed in the lower electrode contact hole by etch-back (FIG. 2A).
[0011]
Next, a first stopper film 10 made of a silicon nitride film and a first insulating film 30 as a second interlayer insulating film made of a silicon oxide film are stacked. Next, patterning is performed to form a contact hole 31 reaching the source / drain region 5 of the semiconductor substrate 1 in the Logic portion by etching the first insulating film 30, the first stopper film 10, and the first interlayer insulating film 80. (FIG. 2B). Next, a first barrier metal film 32 composed of a titanium film / titanium nitride film is formed by a sputtering method. Next, a tungsten film is laminated so as to fill the inside of the contact hole 31 and etched back to form a contact plug 33 made of a tungsten plug in the contact hole 31 (FIG. 2C).
[0012]
Next, a second stopper film 100 made of a silicon nitride film and a second insulating film 35 as a second interlayer insulating film made of a silicon oxide film are sequentially stacked (FIG. 3A). Next, patterning is performed to form a groove reaching the contact plug 33, and a second barrier metal film 101 made of a tantalum nitride film / tantalum film is formed by a sputtering method. Next, a first copper film 41 is formed using a plating method so as to fill the groove. Then, a damascene wiring film 200 composed of the first copper film 41 and the second barrier metal film 102 is formed (FIG. 3B). Next, a third stopper film 103 made of a silicon nitride film and a third insulating film 104 as a second interlayer insulating film made of a silicon oxide film are sequentially stacked. Then, a second interlayer insulating film 36 composed of the first, second, and third insulating films 30, 35, and 104 is formed (FIG. 4A).
[0013]
Next, a capacitor opening 37 is formed in the capacitor forming portion (FIG. 4B). Next, a tantalum nitride film is laminated and patterned to form a lower electrode 38 on the side wall of the capacitor opening 37. Next, a silicon oxide film / silicon nitride film is laminated at about 400 ° C. to form a dielectric film 39. Next, a third barrier metal film 40 composed of a tantalum film / tantalum nitride film is laminated. Next, a second copper film 41 is formed by plating so as to fill the inside of the capacitor opening 37. Then, an upper electrode 42 composed of the second copper film 41 and the third barrier metal film 40 is formed, and a capacitor part 44 composed of the lower electrode 38, the dielectric film 39 and the upper electrode 42 is formed. (A)).
[0014]
Next, a third interlayer insulating film 45 is formed by laminating a silicon oxide film. Next, patterning is performed to form an upper layer contact hole 46 reaching the wiring film 200 by etching the third interlayer insulating film 45 and the second interlayer insulating film 36 (FIG. 5B). Next, a fourth barrier metal film 105 composed of a tantalum nitride film / tantalum film is formed by a sputtering method. Next, a third copper film 106 is formed using a plating method so as to fill the upper contact hole 46. Then, a damascene-shaped upper wiring film 107 composed of the third copper film 106 and the fourth barrier metal film 105 is formed (FIG. 6).
[0015]
Next, a fourth stopper film 108 made of a silicon nitride film and a fourth interlayer insulating film 109 made of a silicon oxide film are stacked. Next, patterning is performed to form a groove portion reaching the upper wiring film 107, and a fifth barrier metal film 110 made of a tantalum nitride film / tantalum film is formed by a sputtering method. Next, a fourth copper film 111 is formed using a plating method so as to fill the trench. Then, a damascene-shaped uppermost wiring film 112 composed of the fourth copper film 111 and the fifth barrier metal film 110 is formed.
[0016]
In the semiconductor device of the first embodiment configured as described above, the wiring film 200 made of a film containing copper is replaced with the first insulating film 30 of the second interlayer insulating film 36 made of a plurality of insulating films. After being formed above, a concave type capacitor portion 44 is formed. Therefore, the contact of the upper wiring film 107 in the Logic portion is as shallow as the wiring film 200, and can be easily formed. Further, since the height of the concave-type capacitor portion does not need to be reduced, the capacitor can be formed without lowering the capacitance of the capacitor.
[0017]
Further, since the lower electrode, the dielectric film, and the upper electrode of the concave-type capacitor portion 44 do not require a heat step of 400 ° C. or more, a wiring made of a film containing copper formed in a process prior to the capacitor portion 44 The film 200 can be formed without lowering its reliability.
[0018]
The shape of the capacitor in the first embodiment is not limited to the above. For example, as shown in FIG. 8, the lower electrode 381 has a shape in which the upper part protrudes, and the dielectric material is formed on the inner surface and the outer surface of the lower electrode 381. The capacitor portion 441 may be formed by forming the film 391 and the upper electrode 421. In this case, the capacity of the capacitor unit 441 can be further increased.
[0019]
Further, in the first embodiment, an example of a film that can be used as the lower electrode, the dielectric film, and the upper electrode of the capacitor unit has been described. However, the present invention is not limited to this example. The tantalum nitride film, the dielectric film is a silicon oxide film or a silicon nitride film, and the upper electrode is a tantalum nitride film or a tantalum film / tantalum nitride film or a titanium film / titanium nitride film or a titanium film / titanium nitride film / aluminum film, respectively. Even so, since the heat treatment step is performed at about 400 ° C., the same effect as in the first embodiment can be obtained without adversely affecting the wiring film.
[0020]
In the first embodiment, an example in which the upper wiring film is formed in a damascene shape is shown. However, the present invention is not limited to this. For example, a tungsten plug may be embedded in a contact hole and formed in a film containing aluminum. Needless to say, this may be done.
[0021]
Embodiment 2 FIG.
9 and 10 are sectional views showing a method for manufacturing a semiconductor device according to the second embodiment of the present invention. A method for manufacturing the semiconductor device according to the second embodiment will be described with reference to the drawings. In each of the drawings, the left side indicates the DRAM section and the right side indicates the Logic section. First, an isolation region 2, an active region 3, a gate electrode 4, and a source / drain region 5 are formed on a semiconductor substrate 1 through the same steps as in the first embodiment.
[0022]
Next, a lower interlayer insulating film 6 is formed, and a bit line 7 is formed. Next, a first interlayer insulating film 80 is formed by laminating the upper interlayer insulating film 8, a lower electrode contact hole is formed by patterning, and a lower electrode contact plug 9 is formed. Next, a stopper film 10 and a first insulating film 30 as a second interlayer insulating film are stacked. Next, patterning is performed, and a contact hole reaching the source / drain region 5 of the semiconductor substrate 1 in the Logic portion is formed by etching the first insulating film 30, the first stopper film 10, and the first interlayer insulating film 80. Perform and form.
[0023]
Next, a first barrier metal film 32 composed of a titanium film / titanium nitride film is formed by a sputtering method. Next, a tungsten film is laminated so as to fill the contact hole 31 and etched back to form a contact plug 33 made of a tungsten plug in the contact hole 31.
[0024]
Next, a second stopper film 100 made of a silicon nitride film and a second insulating film 35 as a second interlayer insulating film made of a silicon oxide film are sequentially stacked. Next, patterning is performed to form a groove reaching the contact plug 33, and a second barrier metal film 101 made of a tantalum nitride film / tantalum film is formed by a sputtering method. Next, a first copper film 41 is formed using a plating method so as to fill the groove. Then, a damascene wiring film 200 composed of the first copper film 41 and the second barrier metal film 102 is formed. Next, a third stopper film 103 made of a silicon nitride film and a third insulating film 104 as a second interlayer insulating film made of a silicon oxide film are sequentially stacked. Then, a second interlayer insulating film 36 including the first, second, and third insulating films 30, 35, and 104 is formed.
[0025]
Next, a capacitor opening 37 is formed in the capacitor forming portion. Next, a tantalum nitride film is laminated and patterned to form a lower electrode 382 on the side wall of the capacitor opening 37. Next, a silicon oxide film / silicon nitride film is laminated at about 400 ° C. to form a dielectric film 392 (FIG. 9). Next, patterning is performed to form an upper contact hole 461 reaching the wiring film 200. At this time, patterning is also performed on the capacitor forming portion to form a capacitor opening 371 having a groove.
[0026]
Next, a third barrier metal film 402 made of a tantalum film / tantalum nitride film is stacked in the capacitor opening 371 and the upper contact hole 461 by sputtering. Next, a second copper film 412 is formed using a plating method so as to fill the inside of the capacitor opening 371 and the inside of the upper contact hole 461. Then, the upper electrode 422 and the upper wiring film 422 formed of the second copper film 412 and the third barrier metal film 402 are simultaneously formed of the same film. Then, a capacitor portion 442 is formed by the lower electrode 382, the dielectric film 392, and the upper electrode 422 (FIG. 10). Hereinafter, since the structure of the upper layer can be formed in the same manner as in the first embodiment, the description is omitted.
[0027]
The semiconductor device of the second embodiment configured as described above has the same effects as those of the first embodiment, and the upper electrode of the capacitor portion and the upper wiring film are formed of the same film. Therefore, the number of steps can be reduced. Further, the contact from the upper portion of the capacitor portion is further shallower, and can be formed more easily.
[0028]
Embodiment 3 FIG.
11 to 15 are sectional views showing a method for manufacturing a semiconductor device according to the third embodiment of the present invention. A method for manufacturing the semiconductor device according to the third embodiment will be described with reference to the drawings. In each of the drawings, the left side indicates the DRAM section and the right side indicates the Logic section. First, an isolation region 2, an active region 3, a gate electrode 4, and a source / drain region 5 are formed on a semiconductor substrate 1 through steps similar to those of the above-described embodiments.
[0029]
Next, a first interlayer insulating film 800 is formed, and a lower electrode contact hole 60, a bit line contact hole 70, and a contact hole 61 of a Logic portion are formed (FIG. 11A). Next, a first barrier metal film 32 composed of a titanium film / titanium nitride film is formed by a sputtering method. Next, a tungsten film is laminated so as to fill each of the contact holes 60, 61, and 71, and is etched back to form a contact portion 63 of a lower electrode contact plug, a bit line contact portion 71, and a contact plug 64, respectively.
[0030]
Next, a first stopper film 10 made of a silicon nitride film and a first insulating film 30 as a second interlayer insulating film made of a silicon oxide film are stacked (FIG. 11A). Next, patterning is performed to form grooves reaching the lower electrode contact plug 63, the bit line contact 71, and the contact plug 64, respectively. Next, a second barrier metal film 120 made of a titanium film / titanium nitride film is formed by a sputtering method.
[0031]
Next, a first copper film 121 is formed using a plating method so as to fill each groove, and a lower wiring portion 123, a bit line wiring portion 124, and a first wiring film 122 of a damascene-shaped lower electrode contact plug are formed. (FIG. 12A). Next, a second stopper film 100 made of a silicon nitride film and a second insulating film 35 as a second interlayer insulating film made of a silicon oxide film are sequentially laminated (FIG. 12B).
[0032]
Next, a groove is formed to reach the lower wiring portion 123 of the lower electrode contact plug and the first wiring film 122. Next, a third barrier metal film 125 composed of a titanium film / titanium nitride film is formed by a sputtering method. Next, a second copper film 126 is formed by plating so as to fill each groove, and an upper wiring portion 128 and a second wiring film 127 of a damascene-shaped lower electrode contact plug are formed (FIG. 13 ( b)).
[0033]
Next, a third insulating film 104 as a second interlayer insulating film made of a silicon oxide film is laminated. Then, a second interlayer insulating film 36 including the first, second, and third insulating films 30, 35, and 104 is formed. Next, a capacitor opening 372 is formed in the capacitor formation portion. At this time, since the upper wiring portion 128 exists on the bottom surface of the capacitor opening 372, a stop film made of a silicon nitride film is not required. Next, a tantalum nitride film is laminated and patterned to form a lower electrode 383 on the side wall of the capacitor opening 372. Next, a silicon oxide film / silicon nitride film is laminated at about 400 ° C. to form a dielectric film 393.
[0034]
Next, patterning is performed to form an upper contact hole 462 reaching the second wiring film 102. At this time, patterning is also performed on the capacitor forming portion to form a capacitor opening 373 having a groove. Next, a fourth barrier metal film 403 made of a tantalum film / tantalum nitride film is stacked in the capacitor opening 373 and the upper contact hole 462 by a sputtering method. Next, a third copper film 413 is formed by plating so as to fill the inside of the capacitor opening 373 and the inside of the upper contact hole 462.
[0035]
Then, the upper electrode 423 and the upper wiring film 204 composed of the third copper film 413 and the fourth barrier metal film 403 are simultaneously formed of the same film. Then, a capacitor portion 443 including the lower electrode 383, the dielectric film 393, and the upper electrode 423 is formed (FIG. 15). Hereinafter, since the structure of the layers above this can be formed in the same manner as in each of the above-described embodiments, the description will be omitted.
[0036]
The semiconductor device according to the third embodiment configured as described above has the same effects as those of the above-described embodiments, and the wiring portion of the lower electrode contact plug of the capacitor portion and the wiring film are the same. Since the film can be formed in the same step, the number of steps can be reduced. Further, the contact from the upper portion of the capacitor portion is further shallower, and can be formed more easily.
[0037]
Also, since the lower electrode contact plug is provided with a wiring portion and the capacitor opening is formed above the wiring portion, the wiring portion functions as an etching stopper when forming the capacitor opening, and it is necessary to provide an etching stopper. Can be done without.
[0038]
In each of the above-described embodiments, an example in which the second interlayer insulating film is formed of two or three insulating films has been described. However, the present invention is not limited to this. It is also conceivable to form them. In this case, if a wiring film is provided on each layer, the contact can be formed with a small depth, so that it can be easily formed.
[0039]
【The invention's effect】
As described above, according to the present invention, the first interlayer insulating film formed on the semiconductor substrate, the lower electrode contact plug formed penetrating through the first interlayer insulating film, and the first interlayer insulating film A second interlayer insulating film formed on the film; and a lower electrode, a dielectric film, and an upper electrode formed in a capacitor opening penetrating the second interlayer insulating film and reaching the lower electrode contact plug. In a semiconductor device having a capacitor portion, a second interlayer insulating film is formed of a plurality of insulating films, and any one of the insulating films is formed on one of the insulating films below the upper surface of the second interlayer insulating film. And a damascene-shaped wiring film including copper having a contact plug embedded in a contact hole penetrating an insulating film below any one of the insulating films and the first interlayer insulating film; On the wiring film Since the semiconductor device is provided with the upper wiring film having the upper contact plug embedded in the contact hole, it is possible to provide a semiconductor device capable of easily forming a contact to the semiconductor substrate with the upper wiring film and the wiring film. It is.
[Brief description of the drawings]
FIG. 1 is a sectional view illustrating a method of manufacturing a semiconductor device according to a first embodiment of the present invention;
FIG. 2 is a cross-sectional view illustrating the method for manufacturing the semiconductor device of the first embodiment of the present invention.
FIG. 3 is a sectional view illustrating the method for manufacturing the semiconductor device of the first embodiment of the present invention.
FIG. 4 is a sectional view illustrating the method for manufacturing the semiconductor device of the first embodiment of the present invention.
FIG. 5 is a sectional view illustrating the method for manufacturing the semiconductor device of the first embodiment of the present invention.
FIG. 6 is a sectional view illustrating the method for manufacturing the semiconductor device of the first embodiment of the present invention.
FIG. 7 is a sectional view illustrating the method of manufacturing the semiconductor device according to the first embodiment of the present invention;
FIG. 8 is a sectional view showing a configuration of another semiconductor device according to the first embodiment of the present invention;
FIG. 9 is a sectional view illustrating the method of manufacturing the semiconductor device according to the second embodiment of the present invention;
FIG. 10 is a sectional view illustrating the method of manufacturing the semiconductor device according to the second embodiment of the present invention;
FIG. 11 is a sectional view illustrating a method of manufacturing a semiconductor device according to a third embodiment of the present invention;
FIG. 12 is a sectional view illustrating the method of manufacturing the semiconductor device according to the third embodiment of the present invention;
FIG. 13 is a sectional view illustrating the method of manufacturing the semiconductor device of the third embodiment of the present invention.
FIG. 14 is a sectional view illustrating the method of manufacturing the semiconductor device of the third embodiment of the present invention.
FIG. 15 is a sectional view illustrating the method of manufacturing the semiconductor device according to the third embodiment of the present invention;
[Explanation of symbols]
1 semiconductor substrate, 9 lower electrode contact plug, 30 first insulating film,
31, 61 contact holes, 35 second insulating film,
36 second interlayer insulating film, 44, 441, 442, 443 capacitor part,
46, 461, 462 upper layer contact holes, 63 contact portions,
80,800 first interlayer insulating film, 107,202,204 upper wiring film,
122 first wiring film, 123 lower wiring part, 127 second wiring film,
128 upper wiring section, 200 wiring film.
