KR101096188B1 - Method for manufacturing buried and buried bitline - Google Patents

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Abstract

본 발명은 비트라인의 저항을 감소시킬 수 있고 비트라인과 스토리지노드콘택간의 브릿지를 방지할 수 있는 반도체장치 및 그 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체장치 제조 방법은 기판을 식각하여 복수의 제1트렌치를 형성하는 단계; 상기 제1트렌치 각각을 매립하는 복수의 매립게이트를 형성하는 단계; 상기 매립게이트와 교차하는 방향으로 상기 기판을 식각하여 복수의 제2트렌치를 형성하는 단계; 상기 매립게이트와 나란한 방향으로 상기 매립게이트 사이의 상기 제2트렌치를 확장하여 복수의 제3트렌치를 형성하는 단계; 및 상기 제3트렌치와 제2트렌치를 매립하는 복수의 매립비트라인을 형성하는 단계를 포함하고, 상술한 본 발명은 스토리지노드콘택 공정시 공정마진을 더욱 확보할 수 있으며, 매립비트라인과 스토리지노드콘택간 브릿지를 원천적으로 방지할 수 있는 효과가 있다.The present invention is to provide a semiconductor device and a method of manufacturing the same that can reduce the resistance of the bit line and prevent the bridge between the bit line and the storage node contact, the method of manufacturing a semiconductor device of the present invention by etching a substrate Forming a first trench of; Forming a plurality of buried gates filling each of the first trenches; Etching the substrate in a direction crossing the buried gate to form a plurality of second trenches; Forming a plurality of third trenches by extending the second trenches between the buried gates in a direction parallel to the buried gates; And forming a plurality of buried bit lines filling the third trench and the second trench, wherein the present invention can further secure a process margin during a storage node contact process, and includes a buried bit line and a storage node. There is an effect that can prevent the bridge between the contact at source.

매립게이트, 매립비트라인, 스토리지노드콘택, 갭필막, 활성영역 Buried gate, buried bit line, storage node contact, gap fill film, active area

Description

매립게이트 및 매립비트라인 형성 방법{METHOD FOR MANUFACTURING BURIED AND BURIED BITLINE}Landfill gate and buried bitline formation method {METHOD FOR MANUFACTURING BURIED AND BURIED BITLINE}

본 발명은 반도체장치 제조 방법에 관한 것으로, 특히 매립게이트 및 매립비트라인을 구비하는 반도체장치 제조 방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device having a buried gate and a buried bit line.

최근 DRAM 등의 반도체 장치의 제조 공정은 집적도가 향상되고 있는 방향으로 발전되고 있다. 이에 최근에는 매립 게이트(Buried gate)를 적용하여 반도체 장치의 신뢰성 및 집적도를 확보하는 다양한 방법들이 시도되고 있다. 매립게이트는 게이트를 활성영역(Active regtion) 내부에 매립함으로써 게이트와 비트라인(Bit Line)간의 기생 정전용량(Parasitic Capacitance)을 현저히 줄일 수 있다. 이에 따라 매립게이트를 적용하면 메모리 장치의 센싱마진(Sensing Margin)을 크게 향상 시키는 장점이 있다.In recent years, the manufacturing process of semiconductor devices such as DRAM has been developed in the direction of increasing the degree of integration. Recently, various methods for securing reliability and integration of semiconductor devices by applying buried gates have been attempted. The buried gate can significantly reduce the parasitic capacitance between the gate and the bit line by filling the gate inside the active region. Accordingly, applying the buried gate has an advantage of greatly improving the sensing margin of the memory device.

도 1은 종래기술에 따른 매립게이트를 구비한 반도체장치를 도시한 도면이다.1 is a diagram illustrating a semiconductor device having a buried gate according to the related art.

도 1을 참조하면, 소자분리막(12)에 의해 활성영역(13)이 한정된 반도체기판(11), 활성영역(13)과 소자분리막(12)을 동시에 식각하여 형성된 트렌치(14), 트렌치(14)를 일부 매립하는 매립게이트(16), 및 매립게이트(16) 상부에서 트렌치(14)의 나머지를 갭필하는 갭필막(17)을 포함한다. 매립게이트(16)와 트렌치(14) 사이에는 게이트절연막(15)이 형성되어 있다. 그리고, 활성영역(13)에는 비트라인(18)과 스토리지노드콘택(19)이 연결된다. 비트라인(18)은 비트라인콘택홀(18A)을 통해 활성영역(13)과 연결된다. 비트라인콘택홀(18A)은 제1층간절연막(20)에 형성되고, 스토리지노드콘택(19)은 제2층간절연막(21)과 제1층간절연막(20)을 관통하여 활성영역(13)과 연결된다. Referring to FIG. 1, the semiconductor substrate 11 in which the active region 13 is defined by the device isolation layer 12, the trench 14 and the trench 14 formed by simultaneously etching the active region 13 and the device isolation layer 12. ) And a gapfill film 17 for gapfilling the rest of the trench 14 over the buried gate 16. A gate insulating film 15 is formed between the buried gate 16 and the trench 14. The bit line 18 and the storage node contact 19 are connected to the active region 13. The bit line 18 is connected to the active region 13 through the bit line contact hole 18A. The bit line contact hole 18A is formed in the first interlayer insulating film 20, and the storage node contact 19 penetrates through the second interlayer insulating film 21 and the first interlayer insulating film 20 to form an active region 13. Connected.

도 1과 같이 종래기술은 매립게이트(16)만 활성영역(13) 내부에 형성하고, 비트라인(18)은 비트라인콘택홀(18A)을 통해 활성영역(13)과 연결된다.As shown in FIG. 1, only the buried gate 16 is formed in the active region 13, and the bit line 18 is connected to the active region 13 through the bit line contact hole 18A.

그러나, 종래기술은 다음과 같은 문제가 있다.However, the prior art has the following problems.

첫째, 고집적화에 대응하여 비트라인콘택홀(18A) 형성시 콘택홀의 크기를 매우 작게 형성시켜야 한다. 이 경우 콘택홀 크기가 너무 작으면 콘택홀이 오픈되지 않는 낫오픈(Contact Hole Not Open)이 발생할 가능성이 매우 높고, 마스크(Mask) 공정이 불가능 할 수도 있다.First, when the bit line contact hole 18A is formed to correspond to high integration, the contact hole must be formed very small. In this case, if the contact hole size is too small, there is a high possibility that a contact hole is not opened, and a mask process may not be possible.

둘째, 비트라인(18) 형성시 스토리지노드콘택(19)과 비트라인(18)간 숏트를 방지하기 위해 비트라인(18)을 감싸는 질화막스페이서(Nitride Spacer, 18B) 공정을 진행해야 하는데 이 공정이 추가되면서 비트라인의 단면적이 줄어들어 저항이 증가하게 된다.Second, when forming the bit line 18, a nitride spacer 18B surrounding the bit line 18 must be processed to prevent shorting between the storage node contact 19 and the bit line 18. In addition, the cross-sectional area of the bitline is reduced, increasing the resistance.

셋째, 비트라인(18)이 활성영역(13)의 상부에 위치하므로 인해 스토리지노드콘택(19)을 위한 콘택홀(Storage Node Contact Hole) 형성시 하부 활성영역(13)과의 연결 부분이 매우 취약해 질 수 있다.Third, since the bit line 18 is located above the active region 13, the connection portion with the lower active region 13 is very weak when forming a storage node contact hole for the storage node contact 19. Can be done.

넷째, 비트라인(18)과 비트라인콘택홀(18A)의 오버레이마진(Over Lay Margin)이 매우 취약하여 인접 스토리지노드콘택과 브릿지(Bridge)되어 스토리지노드콘택의 자기정렬콘택페일(SNC SAC Fail)이 발생할 가능성이 매우 높다.Fourth, the overlay margin of the bit line 18 and the bit line contact hole 18A is very fragile, bridged with adjacent storage node contacts, and thus self-aligned contact fail of the storage node contact. This is very likely to occur.

본 발명은 상기한 종래기술에 따른 문제점을 해결하기 위해 제안된 것으로서, 비트라인의 저항을 감소시킬 수 있고 비트라인과 스토리지노드콘택간의 브릿지를 방지할 수 있는 반도체장치 및 그 제조 방법을 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been proposed to solve the above problems in the prior art, and provides a semiconductor device and a method for manufacturing the same, which can reduce the resistance of the bit line and prevent the bridge between the bit line and the storage node contact. There is a purpose.

또한, 본 발명의 다른 목적은 스토리지노드콘택 공정시 공정마진을 확보할 수 있는 반도체장치 및 그 제조 방법을 제공하는데 있다.In addition, another object of the present invention to provide a semiconductor device and a method of manufacturing the same that can ensure a process margin during the storage node contact process.

상기 목적을 달성하기 위한 본 발명의 반도체장치는 활성영역 내에 형성된 복수의 제1트렌치; 상기 제1트렌치 내부를 일부 매립하는 매립게이트; 상기 매립게이트와 교차하는 방향으로 연장되어 형성된 제2트렌치; 상기 매립게이트 사이에서 상기 제2트렌치와 교차하는 방향으로 형성된 제3트렌치; 및 상기 제3트렌치와 제2트렌치를 매립하는 매립비트라인을 포함하는 것을 특징으로 한다.A semiconductor device of the present invention for achieving the above object is a plurality of first trenches formed in the active region; A buried gate partially filling the first trench; A second trench extending in a direction crossing the buried gate; A third trench formed between the buried gates in a direction crossing the second trench; And a buried bit line filling the third trench and the second trench.

그리고, 본 발명의 반도체장치 제조 방법은 기판을 식각하여 복수의 제1트렌치를 형성하는 단계; 상기 제1트렌치 각각을 매립하는 복수의 매립게이트를 형성하는 단계; 상기 매립게이트와 교차하는 방향으로 상기 기판을 식각하여 복수의 제2트렌치를 형성하는 단계; 상기 매립게이트와 나란한 방향으로 상기 매립게이트 사이의 상기 제2트렌치를 확장하여 복수의 제3트렌치를 형성하는 단계; 및 상기 제3트렌치와 제2트렌치를 매립하는 복수의 매립비트라인을 형성하는 단계를 포함하는 것을 특징으로 한다.In addition, the semiconductor device manufacturing method of the present invention comprises the steps of: etching a substrate to form a plurality of first trenches; Forming a plurality of buried gates filling each of the first trenches; Etching the substrate in a direction crossing the buried gate to form a plurality of second trenches; Forming a plurality of third trenches by extending the second trenches between the buried gates in a direction parallel to the buried gates; And forming a plurality of buried bit lines filling the third trench and the second trench.

상술한 본 발명은 매립비트라인을 활성영역 내에 매립하여 형성하므로 랜딩플러그콘택 공정을 진행할 필요가 없어 공정을 단순화시킬 수 있는 효과가 있다.Since the buried bitline is formed by filling the buried bit line in the active region, there is no need to proceed with the landing plug contact process, thereby simplifying the process.

또한, 각종 콘택에 의한 저항을 없앨 수 있어 장치의 고속동작을 구현할 수 있다.In addition, the resistance due to various contacts can be eliminated, thereby enabling high speed operation of the device.

또한, 본 발명은 매립비트라인이 활성영역 내에 매립되어 형성되므로 스토리지노드콘택 공정시 공정마진을 더욱 확보할 수 있는 효과가 있다. 또한, 매립비트라인이 활성영역 내에 매립되어 형성되므로 매립비트라인과 스토리지노드콘택간 브릿지를 원천적으로 방지할 수 있는 효과가 있다.In addition, since the buried bit line is buried in the active region, the present invention may further secure a process margin during the storage node contact process. In addition, since the buried bit line is embedded in the active region, there is an effect that the bridge between the buried bit line and the storage node contact can be fundamentally prevented.

또한, 비트라인스페이서막을 매립비트라인 형성전에 형성하므로써 6F2 공정에 바로 적용이 가능하다.In addition, since the bit line spacer film is formed before the buried bit line is formed, it can be directly applied to the 6F 2 process.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings in order to facilitate a person skilled in the art to easily carry out the technical idea of the present invention. .

도 2는 본 발명의 실시예에 따른 반도체장치의 구조 단면도이다.2 is a structural cross-sectional view of a semiconductor device according to an embodiment of the present invention.

도 2를 참조하면, 활성영역(34) 내에 형성된 복수의 제1트렌치(36), 제1트렌 치(36) 내부를 일부 매립하는 매립게이트(38), 매립게이트(38)와 교차하는 방향으로 연장되어 형성된 제2트렌치(42), 매립게이트(38) 사이에서 제2트렌치(42)와 교차하는 방향으로 형성된 제3트렌치(45) 및 상기 제3트렌치(45)와 제2트렌치(42)를 매립하는 매립비트라인(46A)을 포함하며, 활성영역(34)의 양쪽 끝단에 제2층간절연막(49)을 관통하여 스토리지노드콘택(50)이 연결된다.Referring to FIG. 2, a plurality of first trenches 36 formed in the active region 34, a buried gate 38 partially filling the inside of the first trench 36, and a buried gate 38 are intersected with each other. A third trench 45 formed between the second trench 42 and the buried gate 38 extending in a direction crossing the second trench 42, and the third trench 45 and the second trench 42. The buried bit line 46A fills the gap, and the storage node contact 50 is connected to both ends of the active region 34 through the second interlayer insulating layer 49.

활성영역(34)은 소자분리막(33)에 의해 기판(31)에 정의되며, 활성영역(34)은 사선 방향으로 기울어진 섬(Island) 형태를 갖는다. 소자분리막(33)은 STI 공정을 통해 소자분리트렌치(32)에 매립된 형태이다.The active region 34 is defined on the substrate 31 by the device isolation layer 33, and the active region 34 has an island shape inclined in an oblique direction. The device isolation layer 33 is embedded in the device isolation trench 32 through an STI process.

매립게이트(38)와 매립비트라인(46A)은 교차하여 형성된다.The buried gate 38 and the buried bit line 46A cross each other.

제2트렌치(42)와 제3트렌치(45)는 제1트렌치(36)보다 더 얕은 깊이를 갖고, 제2트렌치(42)는매립비트라인(46A)과 매립게이트(38)간 분리를 위해 매립게이트(38)의 표면보다 더 높은 위치에 형성한다. 제1트렌치(36)의 표면 상에는 게이트절연막(37)이 형성된다. 제1트렌치(36)를 일부 매립하는 매립게이트(38) 상부에는 확산방지막(39A)과 갭필막(40A)이 형성된다. 제2트렌치(42)의 측벽에는 비트라인스페이서막(43A)이 형성되어 있고, 매립비트라인(46A) 상부에는 스페이서막(47)과 제1층간절연막(48)이 형성되어 있다. 제1층간절연막(48)은 매립비트라인(46A) 상부에만 형성되어 있고, 스페이서막(47)은 전면에 형성되어 있다. 제3트렌치(45)는 후술하는 도 3h 및 도 4e를 참조하기로 한다.The second trench 42 and the third trench 45 have a shallower depth than the first trench 36, and the second trench 42 has a separation between the buried bit line 46A and the buried gate 38. It is formed at a position higher than the surface of the buried gate 38. A gate insulating film 37 is formed on the surface of the first trench 36. A diffusion barrier 39A and a gap fill layer 40A are formed on the buried gate 38 partially filling the first trench 36. A bit line spacer film 43A is formed on the sidewall of the second trench 42, and a spacer film 47 and a first interlayer insulating film 48 are formed on the buried bit line 46A. The first interlayer insulating film 48 is formed only on the buried bit line 46A, and the spacer film 47 is formed on the entire surface. The third trench 45 will be described later with reference to FIGS. 3H and 4E.

매립비트라인(46A)은 금속 물질을 포함하는데, 티타늄질화막, 텅스텐막 또는 구리 막 중 어느 하나를 포함한다. 여기서, 구리막을 사용하는 경우에는, 구리막의 확산을 방지하기 위한 구리확산방지막을 더 포함할 수 있다. 구리확산방지막은 질화막을 포함한다.The buried bit line 46A includes a metal material, and may include any one of a titanium nitride film, a tungsten film, and a copper film. Here, when using a copper film, the copper diffusion film for preventing the diffusion of the copper film may be further included. The copper diffusion preventing film includes a nitride film.

상술한 도 2에 따르면, 본 발명의 반도체장치는 매립게이트(38)와 매립비트라인(46A)을 동시에 구비한다.According to FIG. 2 described above, the semiconductor device of the present invention includes a buried gate 38 and a buried bit line 46A at the same time.

도 3a 내지 도 3l은 본 발명의 실시예에 따른 반도체장치의 제조 방법을 도시한 공정 단면도이다.3A to 3L are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

도 3a에 도시된 바와 같이, STI(Shallow Trench Isolation) 공정을 진행하여 기판(31)에 소자분리막(33)을 형성한다. 이때, 소자분리막(33)은 기판을 일정 깊이 식각하여 소자분리트렌치(32)를 형성한 후, SOD(Spin On Dielectric), HDP(High Density Plasma oxide) 등의 절연막을 갭필하여 형성한다. 절연막을 갭필한 후에는 CMP(Chemical Mechanical Polishing) 등의 평탄화 공정을 진행할 수 있다.As shown in FIG. 3A, a device isolation film 33 is formed on the substrate 31 by performing a shallow trench isolation (STI) process. In this case, the device isolation layer 33 is formed by etching the substrate to a predetermined depth to form the device isolation trench 32, and then gap-filling insulating films such as spin on dielectric (HDD) and high density plasma oxide (HDP). After the insulating film is gap-filled, a planarization process such as chemical mechanical polishing (CMP) may be performed.

이와 같이, 소자분리막(33)을 형성하면 기판(31)의 나머지 부분은 활성영역(34)으로 정의(define)된다. 도 4a는 활성영역을 도시한 평면도로서, 활성영역(34)은 6F2 이하의 고집적화 디자인룰에 대응하도록 일정 각도로 기울어진 사선 방향의 섬 형태(Island type)로 레이아웃될 수 있다.As such, when the device isolation layer 33 is formed, the remaining portion of the substrate 31 is defined as the active region 34. 4A is a plan view illustrating an active region, and the active region 34 may be laid out in an island type in a diagonal direction inclined at an angle to correspond to a high integration design rule of 6F 2 or less.

도 3b에 도시된 바와 같이, 매립게이트 공정을 위한 마스크 및 식각 공정을 진행한다. 예컨대, 매립게이트마스크(도시 생략)을 이용하여 패터닝된 하드마스크막(35)을 형성한다. 하드마스크막(35)은 산화막 또는 질화막을 포함할 수 있다. 이후, 하드마스크막(35)을 식각장벽으로 기판(31), 특히 활성영역(34)을 식각한다. 이에 따라, 일정 깊이의 제1트렌치(36)가 형성되며, 제1트렌치(36)는 활성영역(34)과 소자분리막(33)을 동시에 식각하여 형성될 수 있다.As shown in FIG. 3B, a mask and an etching process for a buried gate process are performed. For example, the patterned hard mask film 35 is formed using a buried gate mask (not shown). The hard mask layer 35 may include an oxide film or a nitride film. Thereafter, the substrate 31, particularly the active region 34, is etched using the hard mask layer 35 as an etch barrier. Accordingly, the first trench 36 having a predetermined depth is formed, and the first trench 36 may be formed by simultaneously etching the active region 34 and the device isolation layer 33.

위와 같은 제1트렌치(36)는 매립게이트가 매립될 트렌치로서, 소자분리막(33)이 매립된 소자분리트렌치(32)보다 그 깊이가 얕다. 아울러, 후속의 매립비트라인과의 충분한 분리를 위해 종래기술의 트렌치보다는 그 깊이가 깊을 수 있다.The first trench 36 as described above is a trench in which the buried gate is buried, and the depth of the first trench 36 is shallower than that of the device isolation trench 32 in which the device isolation layer 33 is embedded. In addition, it may be deeper than the prior art trenches for sufficient separation from subsequent buried bitlines.

도 3c에 도시된 바와 같이, 제1트렌치(36)의 표면 상에 게이트절연막(37)을 형성한 후, 게이트절연막(37) 상에 제1트렌치(36)를 일부 매립하는 매립게이트(38)를 형성한다.As shown in FIG. 3C, after the gate insulating film 37 is formed on the surface of the first trench 36, the buried gate 38 partially filling the first trench 36 on the gate insulating film 37. To form.

매립게이트(38)를 형성하는 방법은 게이트도전막 증착, CMP(Chemical Mechanical Polishing) 및 에치백(Etchback)의 순서로 진행할 수 있다. 먼저, 게이트절연막(37) 상에서 제1트렌치(36)를 갭필하도록 전면에 게이트도전막을 증착한다. 게이트도전막은 티타늄질화막(TiN), 탄탈륨질화막(TaN), 텅스텐막(W) 등을 포함한다. 예컨대, 일함수가 큰 티타늄질화막(또는 탄탈륨질화막)을 컨포멀(Conformal)하게 얇게 증착한 후 저항을 낮추기 위한 텅스텐막을 갭필하여 형성할 수 있다. 또한, 티타늄질화막과 탄탈륨질화막을 적층하여 형성하거나, 또는 티타늄질화막, 탄탈륨질화막 및 텅스텐막을 차례로 적층하여 형성할 수도 있다. 이때, 티타늄질화막은 20∼80Å의 두께로 형성하는 것이 바람직하다. 이어서, CMP(Chemical Mechanical Polishing) 및 에치백(Etchback)을 순차적으로 진행한다. 매립게이트(38)의 상부 표면은 기판(31)의 표면보다 낮은 높이를 가질 수 있다. The method of forming the buried gate 38 may be performed in the order of gate conductive film deposition, chemical mechanical polishing (CMP), and etchback. First, a gate conductive film is deposited on the entire surface of the gate insulating film 37 so as to gap fill the first trench 36. The gate conductive film includes a titanium nitride film (TiN), a tantalum nitride film (TaN), a tungsten film (W), or the like. For example, a titanium nitride film (or tantalum nitride film) having a large work function may be formed by conformally thinly depositing a tungsten film for reducing resistance. In addition, the titanium nitride film and the tantalum nitride film may be formed by laminating, or the titanium nitride film, the tantalum nitride film, and the tungsten film may be sequentially formed. At this time, the titanium nitride film is preferably formed to a thickness of 20 to 80 kPa. Subsequently, chemical mechanical polishing (CMP) and etchback are performed sequentially. The upper surface of the buried gate 38 may have a lower height than the surface of the substrate 31.

도 4b는 매립게이트를 도시한 평면도로서, 2개의 매립게이트(38)가 활성영 역(34)을 가로지르는 형태를 갖는다.4B is a plan view of the buried gate, in which two buried gates 38 cross the active region 34.

도 3d에 도시된 바와 같이, 하드마스크막(35)을 제거한 후, 매립게이트(38)를 포함한 기판(31)의 전면에 확산방지막(39)을 형성한다. 여기서, 확산방지막(39)은 질화막을 포함한다. 확산방지막(39)은 매립게이트(38)로 사용된 금속물질의 확산을 방지하는 역할을 한다.As shown in FIG. 3D, after removing the hard mask layer 35, the diffusion barrier layer 39 is formed on the entire surface of the substrate 31 including the buried gate 38. Here, the diffusion barrier 39 includes a nitride film. The diffusion barrier 39 serves to prevent diffusion of the metal material used as the buried gate 38.

이어서, 확산방지막(39) 상에 매립게이트 상부를 갭필하는 갭필막(40)을 갭필한다. 갭필막(40)은 산화막을 포함하며, 이와 같이 산화막을 이용하므로써 매립게이트(38)와 후속의 매립비트라인간 기생캐패시턴스를 감소시킬 수 있다. 바람직하게, 갭필막(40)은 매립게이트(38)와 후속의 매립비트라인간의 기생캐패시턴스를 감소시키기 위해 저유전율(Low k)을 갖는 산화막으로 형성한다. 여기서, 저유전율을 갖는 산화막은 유전율이 3이하인 산화막을 포함한다.Subsequently, a gap fill film 40 gap gap filling the buried gate is formed on the diffusion barrier 39. The gap fill film 40 includes an oxide film, and by using the oxide film in this way, parasitic capacitance between the buried gate 38 and the subsequent buried bit line can be reduced. Preferably, the gap fill film 40 is formed of an oxide film having a low dielectric constant (Low k) to reduce the parasitic capacitance between the buried gate 38 and the subsequent buried bit line. Here, the oxide film having a low dielectric constant includes an oxide film having a dielectric constant of 3 or less.

도 3e에 도시된 바와 같이, 기판(31)의 표면이 노출될때까지 화학적기계적연마(CMP)를 진행한다. 즉, 갭필막(40)과 확산방지막(39)을 동시에 연마한다. 이에 따라, 매립게이트(38) 상부에만 확산방지막(39A)과 갭필막(40A)이 잔류한다.As shown in FIG. 3E, chemical mechanical polishing (CMP) is performed until the surface of the substrate 31 is exposed. That is, the gap fill film 40 and the diffusion barrier film 39 are polished at the same time. Accordingly, the diffusion barrier 39A and the gap fill film 40A remain only on the buried gate 38.

도 3f에 도시된 바와 같이, 매립비트라인마스크(41)를 이용하여 비트라인이 콘택될 지역의 갭필막(40A), 확산방지막(39A) 및 기판(31)을 순차적으로 식각하여 제2트렌치(42)를 형성한다. 특히, 제2트렌치(42)는 매립게이트(38)와 교차하는 방향으로 연장되도록 활성영역(34)과 소자분리막(33)을 동시에 일정 깊이 식각하여 형성하며, 그 깊이는 제1트렌치(36)보다 얕다. 한편, 제2트렌치(42) 형성시 제2트렌치(42) 양쪽에서 매립게이트(38) 상부의 확산방지막과 층간절연막이 일부 손실될 수도 있다.As shown in FIG. 3F, the gap fill layer 40A, the diffusion barrier layer 39A, and the substrate 31 in the region where the bit line is to be contacted are sequentially etched using the buried bit line mask 41 to form the second trench. 42). In particular, the second trench 42 is formed by simultaneously etching the active region 34 and the device isolation layer 33 in a predetermined depth so as to extend in a direction crossing the buried gate 38, and the depth of the second trench 42 is the first trench 36. Is shallower. Meanwhile, when the second trench 42 is formed, some of the diffusion barrier layer and the interlayer dielectric layer on the buried gate 38 may be partially lost on both sides of the second trench 42.

결국, 제2트렌치(42)에 의해 후속의 비트라인이 접촉하는 활성영역(34)은 높이가 낮아진다. 제2트렌치(42)는 매립게이트(38)와 교차하는 방향으로 패터닝된다. As a result, the height of the active region 34 where the subsequent bit line is contacted by the second trench 42 becomes low. The second trench 42 is patterned in a direction crossing the buried gate 38.

도 4c는 제2트렌치를 도시한 평면도로서, 비트라인이 매립될 제2트렌치(42)는 매립게이트와 교차하는 방향으로 연장된다. 그리고, 활성영역(34)의 중앙부를 가로지르는 형태이다. 물론, 제2트렌치(42)또한 제1트렌치(36)와 동일하게 활성영역과 소자분리막을 동시에 식각하여 형성하며, 제2트렌치(42) 형성시에는 매립게이트 상부와 확산방지막과 갭필막도 일부 식각될 수 있다.4C is a plan view illustrating the second trench, in which the second trench 42 in which the bit line is to be embedded extends in a direction crossing the buried gate. In addition, the shape crosses the central portion of the active region 34. Of course, the second trench 42 may also be formed by simultaneously etching the active region and the device isolation layer in the same manner as the first trench 36. When the second trench 42 is formed, the upper portion of the buried gate, the diffusion barrier layer, and the gap fill layer may be partially formed. It can be etched.

도 3g에 도시된 바와 같이, 매립비트라인마스크를 제거한 후에, 기판의 전면에 비트라인스페이서막(43)을 증착한다. 여기서, 비트라인스페이서막(43)은 질화막을 포함할 수 있다. 이와 같이 비트라인스페이서막(43)을 이용하면 활성영역의 모양과 상관없이 매립비트라인을 형성할 수 있다.As shown in FIG. 3G, after removing the buried bit line mask, a bit line spacer film 43 is deposited on the entire surface of the substrate. Here, the bit line spacer film 43 may include a nitride film. As such, when the bit line spacer layer 43 is used, a buried bit line may be formed regardless of the shape of the active region.

이어서, 비트라인스페이서막(43) 상에서 제2트렌치(42)를 갭필하는 희생막(44)을 전면에 형성한다. 희생막(44)은 카본계열의 물질을 포함할 수 있다.Subsequently, a sacrificial film 44 for gap filling the second trench 42 is formed on the entire surface of the bit line spacer film 43. The sacrificial layer 44 may include a carbon-based material.

이어서, 제2트렌치 내부에만 잔류하도록 희생막(44)을 평탄화한다.Subsequently, the sacrificial layer 44 is planarized so as to remain only in the second trench.

도 3h에 도시된 바와 같이, 매립비트라인과 활성영역(34)간의 접촉영역만을 선택적으로 오픈시키기 위해 희생막과 비트라인스페이서막을 식각한다. 이에 따라,제3트렌치(45)가 활성영역(34) 상에 개방된다. 제3트렌치(45)의 양쪽에서는 희생막(44A)이 잔류하고, 비트라인스페이서막(43A)은 활성영역(34)의 표면을 노출시키도록 식각된다. 예컨대, 제2트렌치(42)가 제1방향으로 연장된 형태인 경우, 제3트 렌치(45)는 제2트렌치(42)와 교차하는 제2방향의 직사각형 형태일 수 있다. 결국, 제3트렌치(45)는 매립게이트(38) 사이의 제2트렌치(42)를 어느 한 방향으로 확장시킨 것이다.As shown in FIG. 3H, the sacrificial layer and the bit line spacer layer are etched to selectively open only the contact region between the buried bit line and the active region 34. Accordingly, the third trench 45 is opened on the active region 34. The sacrificial film 44A remains on both sides of the third trench 45, and the bit line spacer film 43A is etched to expose the surface of the active region 34. For example, when the second trench 42 extends in the first direction, the third wrench 45 may have a rectangular shape in the second direction crossing the second trench 42. As a result, the third trench 45 extends the second trench 42 between the buried gates 38 in one direction.

도 4d는 제3트렌치를 도시한 평면도로서, 제3트렌치(45)은 매립게이트(38) 사이의 활성영역 상에 형성되며, 그 형태는 직사각형 모양일 수 있다. 아울러, 제3트렌치(45)는 매립게이트(38) 사이에서 제2트렌치(42)와 교차하는 방향으로 형성될 수 있다. 즉, 제3트렌치(45)는 매립게이트(38)와 나란한 방향으로 형성되며, 이웃하는 제3트렌치(45)끼리는 연결되지 않는다. 4D is a plan view illustrating the third trench, in which the third trench 45 is formed on the active region between the buried gates 38, and may have a rectangular shape. In addition, the third trench 45 may be formed to intersect the second trench 42 between the buried gates 38. That is, the third trench 45 is formed in a direction parallel to the buried gate 38, and neighboring third trenches 45 are not connected to each other.

도 3i에 도시된 바와 같이, 희생막을 모두 제거한다. 희생막이 카본계열 물질이므로 산소플라즈마를 이용한 스트립공정을 적용한다.As shown in FIG. 3I, all of the sacrificial film is removed. Since the sacrificial film is a carbon-based material, a strip process using oxygen plasma is applied.

이어서, 희생막이 제거된 공간, 즉 제3트렌치(45)와 제2트렌치(42)를 매립하도록 전면에 비트라인도전막(46)을 증착한다. 비트라인도전막(46)은 티타늄질화막 또는 텅스텐막 등의 금속계열 물질을 사용한다.Subsequently, the bit line conductive layer 46 is deposited on the entire surface of the space in which the sacrificial layer is removed, that is, the third trench 45 and the second trench 42 are embedded. The bit line conductive film 46 uses a metal-based material such as a titanium nitride film or a tungsten film.

도 3j에 도시된 바와 같이, 에치백을 진행하여 매립비트라인(46A)을 형성한다. 매립비트라인(46A)의 높이는 매립게이트와 동일하게 기판의 표면보다 낮게 조절한다. 이와 같이 기판표면보다 낮게 매립비트라인(46A)을 형성하는 이유는 후속 스토리지노드콘택 공정을 진행할 때 오버레이 마진을 확보하기 위함이다.As shown in FIG. 3J, the etch back is performed to form the buried bit line 46A. The height of the buried bit line 46A is adjusted to be lower than the surface of the substrate in the same manner as the buried gate. The reason for forming the buried bit line 46A lower than the surface of the substrate is to secure an overlay margin during the subsequent storage node contact process.

도 4e는 매립비트라인을 도시한 평면도로서, 매립비트라인(46A)은 제2 및 제3트렌치까지 매립되어 형성된다. 아울러, 매립비트라인(46A)은 매립게이트(38)와 교차하는 방향으로 연장된다. 제3트렌치에 매립된 부분에 의해 매립비트라인은 십 자형 구조를 갖는다.4E is a plan view showing the buried bit line, and the buried bit line 46A is formed by filling up to the second and third trenches. In addition, the buried bit line 46A extends in a direction crossing the buried gate 38. The buried bit line has a cross structure by a portion embedded in the third trench.

도 3k에 도시된 바와 같이, 스페이서막(47)을 증착한 후 그 위에 제1층간절연막(48)으로 매립비트라인(46A) 상부를 갭필한다. 이어서, 제1층간절연막(48)을 평탄화한다. 여기서, 제1층간절연막(48)은 산화막을 포함할 수 있다.As shown in FIG. 3K, after the spacer film 47 is deposited, a gap fill gap is formed on the buried bit line 46A with the first interlayer insulating film 48 thereon. Next, the first interlayer insulating film 48 is planarized. Here, the first interlayer insulating film 48 may include an oxide film.

도 3l에 도시된 바와 같이, 전면에 제2층간절연막(49)을 형성한 후 스토리지노드콘택 공정을 진행한다. 이에 따라, 스토리지노드콘택(50)이 형성된다.As shown in FIG. 3L, the second interlayer dielectric layer 49 is formed on the entire surface thereof, and then a storage node contact process is performed. As a result, the storage node contact 50 is formed.

상술한 실시예에 따르면, 본 발명의 반도체장치는 매립게이트(38)와 매립비트라인(46A)을 동시에 구비한다. 매립비트라인(46A)이 활성영역(34) 내에 매립되어 형성되므로 스토리지노드콘택(50) 공정시 공정마진을 더욱 확보할 수 있다. 또한, 매립비트라인(46A)이 매립되어 형성되므로 매립비트라인(46A)과 스토리지노드콘택(50)간 브릿지가 구조적으로 발생하지 않는다.According to the embodiment described above, the semiconductor device of the present invention includes the buried gate 38 and the buried bit line 46A at the same time. Since the buried bit line 46A is buried in the active region 34, a process margin may be further secured during the storage node contact 50 process. In addition, since the buried bit line 46A is formed by being buried, a bridge between the buried bit line 46A and the storage node contact 50 does not occur structurally.

한편, 매립비트라인(46A)으로 사용된 물질이 구리인 경우에는 후속하여 구리의 확산을 방지하기 위한 구리확산방지막(Cu diffusion barrier)을 추가로 형성할 수 있다. 여기서, 구리확산방지막은 질화막을 포함할 수 있다.Meanwhile, when the material used as the buried bit line 46A is copper, a Cu diffusion barrier may be further formed to prevent diffusion of copper. Here, the copper diffusion barrier may include a nitride film.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

도 1은 종래기술에 따른 매립게이트를 구비한 반도체장치를 도시한 도면.1 is a view showing a semiconductor device having a buried gate according to the prior art.

도 2는 본 발명의 실시예에 따른 반도체장치의 구조 단면도.2 is a structural cross-sectional view of a semiconductor device according to an embodiment of the present invention.

도 3a 내지 도 3l는 본 발명의 실시예에 따른 반도체장치의 제조 방법을 도시한 공정 단면도.3A to 3L are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

도 4a는 활성영역을 도시한 평면도.4A is a plan view showing an active region.

도 4b는 매립게이트를 도시한 평면도.4B is a plan view of the buried gate.

도 4c는 제2트렌치를 도시한 평면도.4C is a plan view of the second trench;

도 4d는 제3트렌치를 도시한 평면도.4D is a plan view of the third trench;

도 4e는 매립비트라인을 도시한 평면도.4E is a plan view of the buried bit line;

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

31 : 기판 33 : 소자분리막31 substrate 33 device isolation film

34 : 활성영역 36 : 제1트렌치34: active region 36: first trench

37 : 게이트절연막 38 : 매립게이트37: gate insulating film 38: buried gate

39 : 확산방지막 40, 40A : 갭필막39: diffusion barrier film 40, 40A: gap fill film

42 : 제2트렌치 43A : 비트라인스페이서막42: second trench 43A: beat liner film

45 : 제3트렌치 46A : 매립비트라인45: third trench 46A: buried bit line

47 : 스페이서막 48 : 제1층간절연막 47 spacer film 48 first interlayer insulating film

49 : 제2층간절연막 50 : 스토리지노드콘택49: second interlayer insulating film 50: storage node contact

Claims (16)

활성영역 내에 형성된 복수의 제1트렌치;A plurality of first trenches formed in the active region; 상기 제1트렌치 내부를 일부 매립하는 매립게이트;A buried gate partially filling the first trench; 상기 매립게이트와 교차하는 방향으로 연장되어 형성된 제2트렌치;A second trench extending in a direction crossing the buried gate; 상기 매립게이트 사이에서 상기 제2트렌치와 교차하는 방향으로 형성된 제3트렌치; 및A third trench formed between the buried gates in a direction crossing the second trench; And 상기 제3트렌치와 제2트렌치를 매립하는 매립비트라인A buried bit line filling the third trench and the second trench 을 포함하는 반도체장치.A semiconductor device comprising a. 제1항에 있어서,The method of claim 1, 상기 제2트렌치의 양쪽 측벽에 형성된 비트라인스페이서막;A bit line spacer layer formed on both sidewalls of the second trench; 상기 매립비트라인의 상부에 갭필된 층간절연막; 및An interlayer insulating film gap-filled on the buried bit line; And 상기 매립비트라인과 층간절연막 사이의 스페이서막A spacer film between the buried bit line and the interlayer insulating film 을 더 포함하는 반도체장치.A semiconductor device further comprising. 제1항에 있어서,The method of claim 1, 상기 활성영역의 양쪽 끝단에 연결된 스토리지노드콘택을 더 포함하는 반도 체장치.And a storage node contact connected to both ends of the active region. 제1항에 있어서,The method of claim 1, 상기 활성영역은 소자분리막에 의해 기판에 정의되며, 상기 활성영역은 사선 방향으로 기울어진 섬형태를 갖는 반도체장치.The active region is defined in a substrate by an isolation layer, and the active region has an island shape inclined in an oblique direction. 제1항에 있어서,The method of claim 1, 상기 제2트렌치는 상기 매립게이트의 표면보다 더 높은 위치에 형성된 반도체장치.And the second trench is formed at a position higher than a surface of the buried gate. 제1항에 있어서,The method of claim 1, 상기 매립비트라인은 금속 물질을 포함하는 반도체장치.The buried bit line includes a metal material. 기판을 식각하여 복수의 제1트렌치를 형성하는 단계;Etching the substrate to form a plurality of first trenches; 상기 제1트렌치 각각을 매립하는 복수의 매립게이트를 형성하는 단계;Forming a plurality of buried gates filling each of the first trenches; 상기 매립게이트와 교차하는 방향으로 상기 기판을 식각하여 복수의 제2트렌치를 형성하는 단계;Etching the substrate in a direction crossing the buried gate to form a plurality of second trenches; 상기 매립게이트와 나란한 방향으로 상기 매립게이트 사이의 상기 제2트렌치를 확장하여 복수의 제3트렌치를 형성하는 단계; 및Forming a plurality of third trenches by extending the second trenches between the buried gates in a direction parallel to the buried gates; And 상기 제3트렌치와 제2트렌치를 매립하는 복수의 매립비트라인을 형성하는 단계Forming a plurality of buried bit lines filling the third trench and the second trench 를 포함하는 반도체장치 제조 방법.A semiconductor device manufacturing method comprising a. 제7항에 있어서,The method of claim 7, wherein 상기 제2트렌치는 상기 매립게이트의 표면보다 더 높은 위치에 형성하는 반도체장치 제조 방법.And forming the second trench at a position higher than a surface of the buried gate. 제8항에 있어서,The method of claim 8, 상기 매립게이트와 매립비트라인은 확산방지막과 갭필막의 적층막에 의해 절연되는 반도체장치 제조 방법.And the buried gate and the buried bit line are insulated by a laminated film of a diffusion barrier film and a gap fill film. 제9항에 있어서,10. The method of claim 9, 상기 갭필막은 저유전율을 갖는 산화막을 포함하는 반도체장치 제조 방법.And the gap fill film comprises an oxide film having a low dielectric constant. 제7항에 있어서,The method of claim 7, wherein 상기 기판에는 소자분리막에 의해 활성영역이 정의되어 있고, 상기 활성영역은 사선 방향으로 기울어진 섬형태를 갖는 반도체장치 제조 방법.An active region is defined in the substrate by an isolation layer, and the active region has an island shape inclined in an oblique direction. 제11항에 있어서,The method of claim 11, 상기 제1트렌치 및 제2트렌치는 상기 활성영역과 소자분리막을 동시에 식각하여 형성하고, 상기 제2트렌치는 상기 제1트렌치보다 얕게 형성하는 반도체장치 제조 방법.And the first trench and the second trench are formed by simultaneously etching the active region and the device isolation layer, and the second trench is formed shallower than the first trench. 제7항에 있어서,The method of claim 7, wherein 상기 매립비트라인은 금속물질로 형성하는 반도체장치 제조 방법.The buried bit line is formed of a metal material. 제7항에 있어서,The method of claim 7, wherein 상기 매립비트라인을 형성하는 단계는,Forming the buried bit line, 상기 제2트렌치를 포함한 기판의 전면을 덮는 비트라인스페이서막을 형성하는 단계;Forming a bit line spacer film covering the entire surface of the substrate including the second trench; 상기 비트라인스페이서막 상에 상기 제2트렌치를 갭필하는 희생막을 형성하는 단계;Forming a sacrificial layer gap-filling the second trench on the bit line spacer layer; 상기 희생막과 스페이서막을 선택적으로 식각하여 상기 매립게이트 사이의 제2트렌치를 확장하는 상기 제3트렌치를 개방시키는 단계;Selectively etching the sacrificial layer and the spacer layer to open the third trench extending the second trench between the buried gates; 상기 희생막을 제거하는 단계;Removing the sacrificial layer; 상기 제2 및 제3트렌치를 매립하도록 전면에 비트라인도전막을 형성하는 단계; 및Forming a bit line conductive film on a front surface of the second and third trenches to fill the second and third trenches; And 상기 기판의 표면보다 낮게 상기 비트라인도전막을 에치백하는 단계Etching back the bit line conductive layer below the surface of the substrate 를 포함하는 반도체장치 제조 방법.A semiconductor device manufacturing method comprising a. 제14항에 있어서,The method of claim 14, 상기 희생막은 카본계열 물질을 포함하는 반도체장치 제조 방법.The sacrificial layer includes a carbon-based material. 제15항에 있어서,The method of claim 15, 상기 희생막을 제거하는 단계는, 산소플라즈마를 이용하여 스트립하는 반도체장치 제조 방법.Removing the sacrificial layer, the semiconductor device manufacturing method of stripping using oxygen plasma.
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CN112670246A (en) * 2019-10-16 2021-04-16 长鑫存储技术有限公司 Preparation method of semiconductor device and semiconductor device
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Cited By (2)

* Cited by examiner, † Cited by third party
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KR20140007265A (en) * 2012-07-09 2014-01-17 에스케이하이닉스 주식회사 Semiconductor apparatus and method for manufacturing the same
KR102082932B1 (en) * 2012-07-09 2020-02-28 에스케이하이닉스 주식회사 Semiconductor Apparatus and Method for manufacturing the same

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