KR20120098296A - Meteod for fabricating semiconductor device - Google Patents

Meteod for fabricating semiconductor device Download PDF

Info

Publication number
KR20120098296A
KR20120098296A KR1020110018158A KR20110018158A KR20120098296A KR 20120098296 A KR20120098296 A KR 20120098296A KR 1020110018158 A KR1020110018158 A KR 1020110018158A KR 20110018158 A KR20110018158 A KR 20110018158A KR 20120098296 A KR20120098296 A KR 20120098296A
Authority
KR
South Korea
Prior art keywords
forming
film
etch stop
storage node
contact
Prior art date
Application number
KR1020110018158A
Other languages
Korean (ko)
Inventor
조윤석
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020110018158A priority Critical patent/KR20120098296A/en
Publication of KR20120098296A publication Critical patent/KR20120098296A/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects

Abstract

PURPOSE: A manufacturing method of a semiconductor device is provided to minimize the loss of a landing plug due to the etch selection ratio difference between the landing plug and an etch stop layer by forming the etch stop layer on the upper part of the recessed landing plug. CONSTITUTION: An element separator(23) defining an active area(24) is formed on a substrate(21). A buried gate(100) crossing the active area and the element separator is formed. A groove is formed by recessing first and second landing plugs(22A,22B). An etch stop layer(29) is formed to bury the groove on the first and second landing plugs. An interlayer insulation film(30) is formed on the front of the substrate.

Description

반도체장치 제조방법{METEOD FOR FABRICATING SEMICONDUCTOR DEVICE}Semiconductor device manufacturing method {METEOD FOR FABRICATING SEMICONDUCTOR DEVICE}

본 발명은 반도체 장치 제조방법에 관한 것으로서, 특히, 다마신 비트라인 (Damascene bitline; DBL) 제조방법에 관한 것이다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a damascene bitline (DBL).

최근 메모리장치의 집적도가 증가함에 따라 비트라인콘택(BitLine Contact; BLC) 및 비트라인(bit line)을 형성한 후 스토리지노드콘택(storage node contact; SNC)을 위한 자기정렬콘택(Self Aligned Contact; SAC) 공정에 대한 난이도가 급격히 증가하고 있다. 30nm 급 이하 메모리장치 에서는 이러한 공정마진 감소로 인하여 스토리지노드콘택의 오픈면적 확보 문제, 자기정렬콘택페일(SAC fail) 문제가 심화되고 있다.As the density of memory devices increases recently, self-aligned contacts (SACs) for storage node contacts (SNCs) are formed after forming bit line contacts (BLCs) and bit lines. The difficulty of the process is increasing rapidly. In the case of memory devices below 30nm, such process margins are increasing, leading to problems of securing open area of storage node contacts and self-aligned contact fail (SAC fail).

이러한 문제점들의 해결을 위해 스토리지노드콘택(SNC)을 먼저 형성하고 후속으로 비트라인을 형성하는 다마신 비트라인(Damascene bitline; D-BL) 공정이 제안되었다.In order to solve these problems, a damascene bitline (D-BL) process for forming a storage node contact (SNC) first and subsequently forming a bitline has been proposed.

다마신 비트라인 공정은, 먼저 인접한 두개의 스토리지노드콘택을 한꺼번에 형성하고 후속으로 다마신 공정을 통해 스토리지노드콘택을 각각 분리한다. 이후, 다마신패턴 내부를 매립하는 비트라인을 형성한다. 이와 같이 진행하므로써 개별적으로 스토리지노드콘택을 형성할 때 대비 용이하게 패터닝할 수 있다. 또한, 스토리지노드콘택을 나중에 형성하는 공정에 대비하여 자기정렬콘택페일 측면에서 유리하다는 장점이 있다.The damascene bit line process first forms two adjacent storage node contacts at a time and subsequently separates the storage node contacts through the damascene process. Thereafter, a bit line filling the inside of the damascene pattern is formed. By doing this, the storage node contact can be easily patterned when forming individual storage node contacts. In addition, there is an advantage in terms of self-aligned contact fail in preparation for the process of forming the storage node contact later.

그러나, 다마신패턴을 형성할 때 일반적으로 사용하는 실리콘질화막(Si-nitride)영역과 실리콘산화막(Si-oxide)영역의 경우 두개의 스토리지노드콘택의 식각 속도의 변화에 기인한다. 실리콘산화막영역은 식각조절이 용이한 정지막이 존재하지만 실리콘질화막영역의 경우에는 정지막이 존재하지 않기 때문에 비트라인 하부의 랜딩플러그가 손실되는 문제점이 존재한다.
However, in the case of the silicon nitride layer and the silicon oxide layer which are generally used when forming a damascene pattern, the etching rate of the two storage node contacts is due to a change in the etching rate. In the silicon oxide region, there is a stop layer that can easily be etched, but in the case of the silicon nitride layer region, there is a problem in that the landing plug under the bit line is lost because there is no stop layer.

본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 스토리지노드콘택플러그를 식각하여 비트라인 형성시 랜딩플러그의 손실을 감소하기 위하여 리세스된 랜딩플러그 상부에 식각정지막을 형성하므로써 랜딩플러그와 식각정지막의 식각 선택비 차이로 랜딩플러그의 손실을 최소화할 수 있는 반도체장치 제조방법을 제공하는데 그 목적이 있다. The present invention has been proposed to solve the above-mentioned problems of the prior art, and the landing plug is formed by forming an etch stop layer on the recessed landing plug to reduce the loss of the landing plug when etching the storage node contact plug. The purpose of the present invention is to provide a method of manufacturing a semiconductor device which can minimize the loss of the landing plug due to the difference in the etching selectivity between the etch stop layer and the etch stop layer.

또한, 본 발명의 다른 목적은 다마신 비트라인 공정시 스토리지노드콘택과 비트라인간의 절연막이 후속 공정에서 손실되는 것을 방지할 수 있는 반도체장치 제조방법을 제공하는데 있다.In addition, another object of the present invention is to provide a semiconductor device manufacturing method which can prevent the insulating layer between the storage node contact and the bit line from being lost in a subsequent process during the damascene bit line process.

상기 목적을 달성하기 위한 일 측면에 따른 본 발명의 반도체장치 제조방법은, 비트라인콘택노드와 스토리지콘택노드가 정의된 기판을 형성하는 단계; 상기 비트라인콘택노드와 스토리지콘택노드의 일부를 제거하여 홈을 형성하는 단계; 상기 홈을 매립하는 식각정지막을 형성하는 단계; 상기 식각정지막을 포함한 전면에 머지된 스토리지노드콘택을 형성하는 단계; 상기 머지된 스토리지노드콘택을 개별 스토리지노드콘택으로 분리시키면서 상기 비트라인콘택을 노출시키는 다마신패턴을 형성하는 단계; 상기 다마신패턴을 일부 매립하는 금속막을 형성하는 단계; 및 상기 다마신패턴의 나머지 부분에 실링막을 매립하는 것을 특징으로 한다. 상기 식각정지막은 금속막 또는 실리사이드막을 포함하는 것을 특징으로 한다. 상기 식각정지막은 텅스텐막, 텅스텐실리사이드막 또는 코발트실리사이드막으로 이루어진 그룹 중에서 적어도 어느 하나를 선택하여 형성하는 것을 특징으로 한다. 상기 스토리지콘택노드는 폴리실리콘막을 포함하는 것을 특징으로 한다. 상기 도전막을 형성하기 전에, 상기 다마신패턴 측벽에 스페이서를 형성하는 단계; 및 상기 스토리지콘택노드에 이온주입을 실시하는 것을 특징으로 한다. 상기 머지된 스토리지노드콘택을 형성하는 단계는, 상기 식각정지막을 포함한 상기 기판 상에 층간절연막을 형성하는 단계; 상기 층간절연막을 선택적으로 식각하여 스토리지노드콘택홀을 형성하는 단계; 및 상기 스토리지노드콘택홀을 매립하는 스토리지노드콘택플러그을 형성하는 것을 특징으로 한다. 상기 스토리지노드콘택플러그는 폴리실리콘막을 포함하는 것을 특징으로 한다. According to an aspect of the present invention, there is provided a method of fabricating a semiconductor device, the method including: forming a substrate in which a bit line contact node and a storage contact node are defined; Removing a portion of the bit line contact node and the storage contact node to form a groove; Forming an etch stop layer filling the groove; Forming a merged storage node contact on the front surface including the etch stop layer; Forming a damascene pattern exposing the bit line contacts while separating the merged storage node contacts into individual storage node contacts; Forming a metal film partially filling the damascene pattern; And embedding a sealing film in the remaining portion of the damascene pattern. The etch stop layer may include a metal layer or a silicide layer. The etch stop layer may be formed by selecting at least one of a group consisting of a tungsten film, a tungsten silicide film, or a cobalt silicide film. The storage contact node is characterized in that it comprises a polysilicon film. Forming a spacer on sidewalls of the damascene pattern before forming the conductive layer; And ion implantation into the storage contact node. The forming of the merged storage node contact may include forming an interlayer dielectric layer on the substrate including the etch stop layer; Selectively etching the interlayer insulating layer to form a storage node contact hole; And a storage node contact plug filling the storage node contact hole. The storage node contact plug may include a polysilicon layer.

상술한 본 발명은, 랜딩플러그 위에 식각정지막을 형성한 구조를 적용할 경우 비트라인 형성시 랜딩플러그와 식각정지막을 식각 선택비 차이로 인해 랜딩플러그의 손실을 감소시키는 효과가 있다.
When the structure of forming the etch stop layer is formed on the landing plug, the present invention has the effect of reducing the loss of the landing plug due to the difference in the etching selectivity between the landing plug and the etch stop layer when forming the bit line.

도 1은 본 발명의 실시예에 따른 반도체장치의 레이아웃도.
도 2a 내지 도 2e는 본 발명의 일실시예에 따른 도 1에 A-A' 절취선을 따라 반도체장치 제조방법을 도시한 공정단면도.1 is a layout diagram of a semiconductor device according to an embodiment of the present invention.
2A through 2E are cross-sectional views illustrating a method of manufacturing a semiconductor device along an AA ′ cutting line in FIG. 1 in accordance with an embodiment of the present invention.

이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENT Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings, in order to facilitate a person skilled in the art to easily carry out the technical idea of the present invention.

도 2a 내지 도 2e는 본 발명의 일실시예에 따른 반도체장치 제조방법을 도 1에 나타낸 A-A' 절취선을 따라 나타낸 도시한 공정단면도이다. 2A through 2E are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention, taken along the line AA ′ of FIG. 1.

도 2a에 도시된 바와 같이, 기판(21) 상에 하드마스크패턴(22)을 이용하여 사선방향으로 배채된 복수개의 활성영역(24)을 정의하는 소자분리막(23)을 형성한다. 이때, 하드마스크패턴(22)은 후속 공정을 통해 랜딩플러그로 작용하도록 도전막으로 형성한다. 일례로, 하드마스크패턴(22)은 실리콘막(예컨대, 폴리실리콘막)으로 형성할 수 있다. As shown in FIG. 2A, the device isolation layer 23 is formed on the substrate 21 to define the plurality of active regions 24 diagonally disposed using the hard mask pattern 22. At this time, the hard mask pattern 22 is formed of a conductive film to act as a landing plug through a subsequent process. For example, the hard mask pattern 22 may be formed of a silicon film (eg, a polysilicon film).

다음으로, 기판(21)에 소자분리막(23)과 활성영역(24)을 동시에 가로지르는 라인타입의 워드라인 즉, 매립게이트(100)를 형성한다. 매립게이트(100)는 기판(21)에 형성된 트렌치(25), 트렌치(25) 표면상에 형성된 게이트절연막(미도시), 트렌치(26)를 일부 매립하는 게이트전극(26) 및 게이트전극(26) 상에서 나머지 트렌치(25)를 매립하는 실링막(27)을 포함한다.Next, a line type word line, ie, a buried gate 100, is formed on the substrate 21 to simultaneously cross the device isolation layer 23 and the active region 24. The buried gate 100 includes a trench 25 formed in the substrate 21, a gate insulating film (not shown) formed on the surface of the trench 25, a gate electrode 26 partially filling the trench 26, and a gate electrode 26. ) And a sealing film 27 filling the remaining trench 25.

상술한 매립게이트 형성공정이 완료된 시점에서 잔류하는 하드마스크패턴(22)은 랜딩플러그로 작용하며, 기판(21)에 매립된 형태를 갖는다. 이하, 설명의 편의를 위하여 하드마스크패턴(22)을 '제1,2랜딩플러그(22A, 22B)'로 변경하여 표기하기로 한다. 비트라인콘택을 위한 제1랜딩플러그(24A)와 스토리지노드콘택을 위한 제2랜딩플러그(22B)를 형성한다. 제1,2랜딩플러그(24A, 24B)는 소자분리막(23)에 의해 자기정렬되어 형성될 수 있다. 제1랜딩플러그(34A)는 활성영역(24)의 비트라인콘택노드에 연결되고, 제2랜딩플러그(22B)는 활성영역(24)의 스토리지노드콘택에 연결된다. The hard mask pattern 22 remaining when the above-described buried gate forming process is completed serves as a landing plug, and has a form embedded in the substrate 21. Hereinafter, for convenience of description, the hard mask pattern 22 is changed to 'first and second landing plugs 22A and 22B' and described. A first landing plug 24A for bit line contact and a second landing plug 22B for storage node contact are formed. The first and second landing plugs 24A and 24B may be formed by self-alignment by the device isolation layer 23. The first landing plug 34A is connected to the bit line contact node of the active region 24, and the second landing plug 22B is connected to the storage node contact of the active region 24.

다음으로, 제1,2랜딩플러그(24A, 24B)를 소정 두께 리세스(recess)하여 홈(28)을 형성한다. Next, the first and second landing plugs 24A and 24B are recessed to form grooves 28.

도 2b에 도시된 바와 같이, 제1,2랜딩플러그(24A, 24B) 상에 홈(28)을 매립하는 식각방지막(29)을 형성한다. 식각방지막(29)은 후속 공정간 제1,2랜딩플러그(24A, 24B)가 손상(또는 손실)되는 것을 방지하는 역할을 수행한다. 아울러, 식각방지막(29)은 제1,2랜딩플러그(24A, 24B)의 일부로 작용하기 때문에 도전물질로 형성한다. 따라서, 식각방지막(29)은 금속성막으로 형성할 수 있다. 일례로, 식각정지막(29)은 텅스텐막(W)으로 이루어진 단일막으로 형성할 수 있다. 식각방지막(29)은 홈(28)을 매립하도록 기판(21) 전면에 금속성막을 증착한 이후에 소자분리막(23)이 노출될때까지 평탄화공정을 실시하여 형성할 수 있다. 이때, 평탄화공정은 화학적기계적연마법(CMP)을 사용하여 실시할 수 있다. As shown in FIG. 2B, an etch stop layer 29 filling the grooves 28 is formed on the first and second landing plugs 24A and 24B. The etch stop layer 29 serves to prevent the first and second landing plugs 24A and 24B from being damaged (or lost) during subsequent processes. In addition, the etch stop layer 29 is formed of a conductive material because it acts as part of the first and second landing plugs 24A and 24B. Therefore, the etch stop layer 29 may be formed of a metallic film. For example, the etch stop layer 29 may be formed of a single layer made of a tungsten layer (W). The etch stop layer 29 may be formed by depositing a metal layer on the entire surface of the substrate 21 to fill the groove 28 and then performing a planarization process until the device isolation layer 23 is exposed. In this case, the planarization process may be performed using chemical mechanical polishing (CMP).

이때, 제1,2랜딩플러그(24A, 24B)를 일부 제거하여 식각정지막(29)을 형성하는 이유는 스토리지노드콘택플러그를 식각하여 다마신패턴 형성시 하부의 제1,2랜딩플러그(24A, 24B)가 손상되는 것을 방지함과 동시에 스토리지노드콘택플러그와 다마신패턴 내부에 형성될 비트라인 사이의 쇼트를 방지하기 위함이다. At this time, the first and second landing plugs 24A and 24B may be partially removed to form the etch stop layer 29. And 24B) to prevent damage and to prevent a short between the storage node contact plug and a bit line to be formed inside the damascene pattern.

비트라인 형성시 스토리지노드콘택플러그와 층간절연막을 동시에 식각할 때는 서로 식각 선택비가 다르며 예컨대, 층간절연막 하부에는 랜딩플러그가 존재하여 비트라인 길이가 조절이 가능하지만, 스토리지노드콘택플러그 하부에는 랜딩플러그가 존재하지 하지 않아 소자분리막(23)가 손상될 수 있다. 도면에 도시된 바와 같이 제1,2랜딩플러그(24A, 24B) 상부 식각정지막(29)을 매립할 수 있다. When the storage node contact plug and the interlayer insulating layer are simultaneously etched when the bit line is formed, the etching selectivity is different from each other. For example, the landing plug is present under the interlayer insulating layer, and thus the bit line length can be adjusted. Since it does not exist, the device isolation layer 23 may be damaged. As shown in the figure, the upper etch stop layer 29 of the first and second landing plugs 24A and 24B may be buried.

한편, 도면에 도시하지는 않았지만, 식각방지막(29)을 형성한 이후에 열처리를 실시하여 식각방지막(229)과 제1,2랜딩플러그(24A, 24B)가 접하는 계면에 오믹콘택층(미도시)을 형성할 수 있다. 오믹콘택층은 금속성막을 포함하는 식각방지막(29)과 실리콘막을 포함하는 제1,2랜딩플러그(24A, 24B)가 반응하여 형성된 금속실리사이드막으로 포함할 수 있다. Although not shown in the drawing, an ohmic contact layer (not shown) is formed at an interface between the etch stop layer 229 and the first and second landing plugs 24A and 24B by performing heat treatment after the etch stop layer 29 is formed. Can be formed. The ohmic contact layer may include a metal silicide layer formed by the reaction between the etch stop layer 29 including the metallic layer and the first and second landing plugs 24A and 24B including the silicon layer.

도 2c에 도시된 바와 같이, 기판(21) 전면에 층간절연막(30)을 형성한다. 층간절연막(30)은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나의 단일막 또는 이들이 적층된 적층막으로 형성할 수 있다. 일례로, 층간절연막(30)은 산화막 예컨대, BPSG(Borophospho Silicate Glass)로 형성할 수 있다. 식각정지막(29)과 층간절연막(30)은 서로 다른 선택비를 갖는 물질로 형성하는 것이 바람직하다. 층간절연막은(30)은 산화막으로 형성할 수 있다. As shown in FIG. 2C, an interlayer insulating film 30 is formed on the entire surface of the substrate 21. The interlayer insulating film 30 may be formed of any single film selected from the group consisting of an oxide film, a nitride film, and an oxynitride film or a laminated film in which these layers are stacked. For example, the interlayer insulating film 30 may be formed of an oxide film, for example, BPSG (Borophospho Silicate Glass). The etch stop layer 29 and the interlayer insulating layer 30 are preferably formed of materials having different selectivity ratios. The interlayer insulating film 30 may be formed of an oxide film.

다음으로, 층간절연막(30)을 선택적으로 식각하여 인접한 활성영역(24) 가장자리에 위치하는 제2랜딩플러그(22B)를 동시에 노출시키는 스토리지노드콘택홀(SNC, 31)을 형성한다. Next, the interlayer insulating layer 30 is selectively etched to form the storage node contact holes SNC 31 which simultaneously expose the second landing plugs 22B positioned at the edges of the adjacent active regions 24.

다음으로, 스토리지노드콘택홀(31)을 매립하는 스토리지노드콘택플러그용 도전막(32)을 형성한다. 스토리지노드콘택플러그용 도전막(32)은 실리콘막 예컨대, 폴리실리콘막으로 형성할 수 있다. 스토리지노드콘택플러그용 도전막(32)은 스토리지노드콘택홀(32)을 완전히 매립하도록 기판(32) 전면에 스토리지노드콘택플러그용 도전막(32)을 형성한 다음, 층간절연막(30) 표면이 노출될때까지 평탄화공정을 실시하여 형성할 수 있다. 이때, 평탄화공정은 화학적기계적연마법(CMP)으로 실시할 수 있다.Next, the conductive film 32 for a storage node contact plug filling the storage node contact hole 31 is formed. The conductive film 32 for the storage node contact plug may be formed of a silicon film, for example, a polysilicon film. The storage node contact plug conductive film 32 forms the storage node contact plug conductive film 32 on the entire surface of the substrate 32 to completely fill the storage node contact hole 32, and then the surface of the interlayer insulating film 30 is formed. It can be formed by performing a planarization process until it is exposed. In this case, the planarization process may be performed by chemical mechanical polishing (CMP).

도 2d에 도시된 바와 같이, 층간절연막(30) 및 스토리지노드콘택플러그용 도전막(32)을 선택적을 식각하여 제1랜딩플러그(22A)를 노출시키는 다마신패턴(33)을 형성함과 동시에 스토리지노트콘택플러그(32A)를 형성한다. As shown in FIG. 2D, the interlayer insulating layer 30 and the conductive layer 32 for the storage node contact plug are selectively etched to form a damascene pattern 33 exposing the first landing plug 22A. The storage note contact plug 32A is formed.

도 2e에 도시된 바와 같이, 다마신패턴(33) 측벽에 비트라인스페이서(34)를 형성하고 다마신패턴(33) 일부를 매립하는 비트라인(35)을 형성한다. 비트라인스페이서(35)는 절연물질로 형성한 것이 바람직하며, 예컨대 실리콘산화막(SiO2) 또는 실리콘질화막(SiN)으로 형성한다. 비트라인스페이서(35)를 형성하기 위해 다마신패턴(33)을 포함한 전면에 스페이서용 절연막을 형성하고, 스페이서용 절연막을 식각하여 다마신패턴(33) 측벽에만 잔류하도록 한다. As shown in FIG. 2E, the bit liner 34 is formed on the sidewall of the damascene pattern 33, and the bit line 35 filling the portion of the damascene pattern 33 is formed. The bit liner 35 is preferably formed of an insulating material. For example, the bit liner 35 is formed of a silicon oxide film (SiO 2 ) or a silicon nitride film (SiN). In order to form the bit liner 35, a spacer insulating layer is formed on the entire surface including the damascene pattern 33, and the spacer insulating layer is etched so as to remain only on the sidewall of the damascene pattern 33.

또한, 비트라인(35)은 금속성막으로 형성할 수 있다. 비트라인(35)은 다마신패턴(33)을 매립하도록 기판(21) 전면에 금속성막을 형성한 후에 전면식각공정으로 실시하는 일련의 공정과정을 통해 형성할 수 있다. In addition, the bit line 35 may be formed of a metallic film. The bit line 35 may be formed through a series of processes performed by forming a metal film on the entire surface of the substrate 21 to fill the damascene pattern 33 and then performing a front surface etching process.

다음으로, 나머지 다마신패턴(33)을 매립하는 실링막(36)을을 형성한다. 실링막(36)은 절연막으로 형성할 수 있다. Next, a sealing film 36 for filling the remaining damascene pattern 33 is formed. The sealing film 36 may be formed of an insulating film.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.
The technical idea of the present invention has been specifically described according to the above preferred embodiments, but it should be noted that the above embodiments are intended to be illustrative and not restrictive. In addition, it will be understood by those of ordinary skill in the art that various embodiments within the scope of the technical idea of the present invention are possible.

21 : 기판 22A, 22B : 제1, 2랜딩플러그
23 : 소자분리막 24 : 활성영역
25 : 트렌치 26 : 게이트전극
27 : 실링막 100 : 매립게이트
28 : 홈 29 : 식각정지막
30 : 층간절연막 31: 스토리지노드콘택홀
32 : 스토리지노드콘택플러그용 도전막
32A: 스토리지노트콘택플러그
33 : 다마신패턴 34 : 비트라인스페이서
35 : 비트라인 21: substrate 22A, 22B: first, second landing plug
23 device isolation layer 24 active region
25 trench 26 gate electrode
27: sealing film 100: buried gate
28: groove 29: etch stop
30: interlayer insulating film 31: storage node contact hole
32: conductive film for storage node contact plug
32A: Storage Note Contact Plug
33: damascene pattern 34: beat liner
35: bit line

Claims (7)

비트라인콘택노드와 스토리지콘택노드가 정의된 기판을 형성하는 단계;
상기 비트라인콘택노드와 스토리지콘택노드의 일부를 제거하여 홈을 형성하는 단계;
상기 홈을 매립하는 식각정지막을 형성하는 단계;
상기 식각정지막을 포함한 전면에 머지된 스토리지노드콘택을 형성하는 단계;
상기 머지된 스토리지노드콘택을 개별 스토리지노드콘택으로 분리시키면서 상기 비트라인콘택노드을 노출시키는 다마신패턴을 형성하는 단계;
상기 다마신패턴을 일부 매립하는 금속막을 형성하는 단계; 및
상기 다마신패턴의 나머지 부분에 실링막을 매립하는 단계
를 포함하는 반도체장치 제조방법.
Forming a substrate on which a bit line contact node and a storage contact node are defined;
Removing a portion of the bit line contact node and the storage contact node to form a groove;
Forming an etch stop layer filling the groove;
Forming a merged storage node contact on the front surface including the etch stop layer;
Forming a damascene pattern exposing the bit line contact node while separating the merged storage node contacts into individual storage node contacts;
Forming a metal film partially filling the damascene pattern; And
Embedding a sealing film in the remaining portion of the damascene pattern
Semiconductor device manufacturing method comprising a.
제1항에 있어서,
상기 식각정지막은 금속막 또는 실리사이드막을 포함하는 반도체장치 제조방법.
The method of claim 1,
The etch stop layer includes a metal layer or a silicide layer.
제1항에 있어서,
상기 식각정지막은 텅스텐막, 텅스텐실리사이드막 또는 코발트실리사이드막으로 이루어진 그룹 중에서 적어도 어느 하나를 선택하여 형성하는 반도체장치 제조방법.
The method of claim 1,
And the etch stop layer is formed by selecting at least one of a group consisting of a tungsten film, a tungsten silicide film or a cobalt silicide film.
제1항에 있어서,
상기 스토리지콘택노드는 폴리실리콘막을 포함하는 반도체장치 제조방법.
The method of claim 1,
The storage contact node comprises a polysilicon film.
제1항에 있어서,
상기 도전막을 형성하기 전에,
상기 다마신패턴 측벽에 스페이서를 형성하는 단계; 및
상기 스토리지콘택노드에 이온주입을 실시하는 단계
를 포함하는 반도체장치 제조방법.
The method of claim 1,
Before forming the conductive film,
Forming a spacer on sidewalls of the damascene pattern; And
Performing ion implantation into the storage contact node
Semiconductor device manufacturing method comprising a.
제1항에 있어서,
상기 머지된 스토리지노드콘택을 형성하는 단계는,
상기 식각정지막을 포함한 상기 기판 상에 층간절연막을 형성하는 단계;
상기 층간절연막을 선택적으로 식각하여 스토리지노드콘택홀을 형성하는 단계; 및
상기 스토리지노드콘택홀을 매립하는 스토리지노드콘택플러그을 형성하는 단계
를 더 포함하는 반도체장치 제조방법.
The method of claim 1,
Forming the merged storage node contact,
Forming an interlayer insulating film on the substrate including the etch stop film;
Selectively etching the interlayer insulating layer to form a storage node contact hole; And
Forming a storage node contact plug to fill the storage node contact hole
A semiconductor device manufacturing method further comprising.
제6항에 있어서,
상기 스토리지노드콘택플러그는 폴리실리콘막을 포함하는 반도체장치 제조방법.The method of claim 6,
The storage node contact plug includes a polysilicon layer.
KR1020110018158A 2011-02-28 2011-02-28 Meteod for fabricating semiconductor device KR20120098296A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020110018158A KR20120098296A (en) 2011-02-28 2011-02-28 Meteod for fabricating semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020110018158A KR20120098296A (en) 2011-02-28 2011-02-28 Meteod for fabricating semiconductor device

Publications (1)

Publication Number Publication Date
KR20120098296A true KR20120098296A (en) 2012-09-05

Family

ID=47109377

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020110018158A KR20120098296A (en) 2011-02-28 2011-02-28 Meteod for fabricating semiconductor device

Country Status (1)

Country Link
KR (1) KR20120098296A (en)

Similar Documents

Publication Publication Date Title
KR101472626B1 (en) Semiconductor device and method of forming the same
KR101040367B1 (en) Semiconductor device having saddle FIN transistor and method for fabricating the same
KR102476141B1 (en) Semiconductor device including spacer and method of manufacturing the same
US6720269B2 (en) Semiconductor device having a self-aligned contact structure and methods of forming the same
KR20180129122A (en) Method of forming semiconductor device including enlarged contact hole and landing pad and related device
KR101116359B1 (en) Semiconductor device with buried gate and method for manufacturing
US8975173B2 (en) Semiconductor device with buried gate and method for fabricating the same
JP4302839B2 (en) Method for forming self-aligned contact pad of semiconductor device
KR101888964B1 (en) Semiconductor device with damascene bitline and method for manufacturing the same
KR101215952B1 (en) Semiconductor device and method for fabricating the same
KR20130068698A (en) Semiconductor device and method for manufacturing the same
KR101161741B1 (en) Method for manufacturing semiconductor device with damascene bitline
KR101096188B1 (en) Method for manufacturing buried and buried bitline
US20060097390A1 (en) Semiconductor devices having a trench in a side portion of a conducting line pattern and methods of forming the same
KR20120098295A (en) Meteod for fabricating semiconductor device
KR20120098296A (en) Meteod for fabricating semiconductor device
KR100859831B1 (en) Method for fabricating semiconductor device with buried-bitline
KR20120066772A (en) Semiconductor device and method for fabricating t he same
KR20120122640A (en) Meteod for fabricating semiconductor device
KR100895374B1 (en) Method for manufacturing semiconductor device
KR20070063672A (en) Method for forming storagenode contact in semiconductor device
KR100832019B1 (en) Method for fabricating storage node contact in semiconductor device
KR20000027650A (en) Method for manufacturing semiconductor devices
KR101161747B1 (en) Method for fabricating semiconductor device
KR20130022957A (en) Bit line in semiconductor device and method for fabricating the same

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid