KR101143630B1 - Method for manufacturing semiconductor device of fin type transistor - Google Patents

Method for manufacturing semiconductor device of fin type transistor Download PDF

Info

Publication number
KR101143630B1
KR101143630B1 KR1020100034224A KR20100034224A KR101143630B1 KR 101143630 B1 KR101143630 B1 KR 101143630B1 KR 1020100034224 A KR1020100034224 A KR 1020100034224A KR 20100034224 A KR20100034224 A KR 20100034224A KR 101143630 B1 KR101143630 B1 KR 101143630B1
Authority
KR
South Korea
Prior art keywords
layer
gate
dielectric layer
active region
forming
Prior art date
Application number
KR1020100034224A
Other languages
Korean (ko)
Other versions
KR20110114857A (en
Inventor
은병수
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020100034224A priority Critical patent/KR101143630B1/en
Publication of KR20110114857A publication Critical patent/KR20110114857A/en
Application granted granted Critical
Publication of KR101143630B1 publication Critical patent/KR101143630B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Element Separation (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

반도체 기판에 활성 영역을 설정하는 소자분리층을 형성하고, 반도체 기판 상에 실리콘질화물의 버퍼(buffer)층을 형성한 후, 마스크(mask)를 형성한다. 마스크를 식각 마스크로 이용하여 소자분리층 부분을 식각하여 활성 영역의 측면을 노출하는 핀 리세스(fin recess)부를 형성하고, 식각 마스크를 제거하여 잔류하는 버퍼층 부분을 노출한다. 노출된 버퍼층 부분 및 활성 영역 부분을 산화시켜, 활성 영역 부분의 산화에 의한 제1게이트 유전층 및 버퍼층의 산화에 의한 실리콘산질화물의 제2게이트 유전층을 형성하고, 핀 리세스부를 채우고 제1 및 제2게이트 유전층을 덮는 게이트층을 형성하는 핀형 트랜지스터를 포함하는 반도체 소자 제조방법을 제시한다. An isolation layer for setting an active region is formed on the semiconductor substrate, a buffer layer of silicon nitride is formed on the semiconductor substrate, and then a mask is formed. Using the mask as an etch mask, a portion of the device isolation layer is etched to form a fin recess to expose side surfaces of the active region, and the etch mask is removed to expose the remaining buffer layer portion. The exposed buffer layer portion and the active region portion are oxidized to form a first gate dielectric layer by oxidation of the active region portion and a second gate dielectric layer of silicon oxynitride by oxidation of the buffer layer, filling the fin recess and A method of fabricating a semiconductor device including a fin transistor to form a gate layer covering a two-gate dielectric layer is provided.

Description

핀형 트랜지스터를 포함하는 반도체 소자 제조방법{Method for manufacturing semiconductor device of fin type transistor}TECHNICAL FIELD A manufacturing method of a semiconductor device including a fin transistor.

본 발명은 반도체 소자 기술에 관한 것으로, 특히, 핀(fin)형 트랜지스터를 포함하는 반도체 소자 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor device technology, and more particularly, to a method for manufacturing a semiconductor device including a fin transistor.

반도체 소자가 미세화됨에 따라 트랜지스터 소자들을 분리시키는 소자분리(isolation) 공정의 개선에 많은 노력이 집중되고 있다. 미세 반도체 소자의 소자분리 구조는 얕은트렌치소자분리(STI) 구조를 채용하고 있는 데, 실리콘(Si) 반도체 기판에 활성 영역(active region)을 설정하는 트렌치(trench)를 절연 물질로 채우기가 점차 어려워 지고 있다. 절연물질로 트렌치 내를 불량의 수반없이 채우기 위해서, 절연물질의 채움(gap fill) 특성의 개선이 요구되고 있다. 트렌치의 채움 특성을 확보하기 위해서, 고밀도플라즈마(HDP: High Density Plasma) 산화물의 증착 보다 채움 특성이 우수한 스핀온유전층(SOD: Spin On Dielectric)과 같은 유동성 절연층의 도입을 고려할 수 있다. 그런데, HDP 산화물의 경우 상대적으로 치밀하고 단단한 막질 특성을 가지고 있으나, SOD 산화물의 경우 상대적으로 치밀도가 떨어지고 무른 막질 특성을 가져, STI 공정 이후에 수행되는 게이트 공정에서 과다하게 소실(loss)되는 취약점이 수반될 수 있다. As semiconductor devices are miniaturized, much effort has been focused on improving an isolation process for separating transistor devices. The device isolation structure of the micro-semiconductor device adopts a shallow trench device isolation (STI) structure, and it is increasingly difficult to fill trenches that set an active region on a silicon (Si) semiconductor substrate with an insulating material. ought. In order to fill the trench with an insulating material without accompanying defects, an improvement in the gap fill property of the insulating material is required. In order to secure the filling characteristics of the trench, introduction of a fluid insulating layer such as spin on dielectric (SOD), which has better filling characteristics than deposition of high density plasma (HDP) oxide, may be considered. However, the HDP oxide has a relatively dense and hard film quality property, but the SOD oxide has a relatively low density and a soft film quality property, which is excessively lost in the gate process performed after the STI process. This may be accompanied.

STI 소자분리 구조에 의해서 설정되는 활성 영역에 트랜지스터를 구성하기 위해서, 리세스 게이트(recess gate) 과정 또는/ 및 핀(fin) 게이트 과정이 수행될 수 있다. 리세스 게이트 과정은 활성 영역 표면을 리세스하여 게이트 리세스부를 형성하고, 게이트 리세스부를 채우게 게이트를 구성하여 유효 채널(channel) 길이를 보다 길게 확보하기 위해서 도입되고, 핀 게이트 과정은 활성 영역의 채널 영역의 측벽을 노출하게 소자분리층 표면을 리세스하여 핀 리세스부를 형성하고, 핀 리세스부를 게이트 라인(gate line)이 채워 채널 영역의 측부로 게이트 필드(field)가 인가될 수 있게 유도하고 있다. 핀 게이트를 채용하는 핀형 트랜지스터는, 개선된 온/오프(on/off) 특성 및 높은 전류구동능력을 나타내며 백 바이어스(back bias)에 대한 의존성이 상대적으로 낮은 장점을 갖는다. In order to configure the transistor in the active region set by the STI device isolation structure, a recess gate process and / or a fin gate process may be performed. The recess gate process is introduced to recess the active region surface to form a gate recess portion, and configure the gate to fill the gate recess portion to secure an effective channel length longer. Recess the device isolation layer surface to expose the sidewalls of the channel region to form a fin recess, and fill the fin recess with a gate line to induce a gate field to be applied to the side of the channel region. Doing. Finned transistors employing fin gates have the advantages of improved on / off characteristics and high current drive capability and relatively low dependence on back bias.

이와 같은 핀형 게이트를 구현하기 위한 공정 과정에서 소자분리층이 과다하게 소실될 경우, 핀형 게이트를 위한 핀 리세스의 측부로 원하지 않은 측면 보이드(void)가 유발될 수 있고, 이러한 측면 보이드에 게이트를 위한 도전 물질이 채워져 게이트와 이웃하는 다른 게이트가 단락(short)되는 불량이 유발될 수 있다. 이러한 원하지 않은 측면 보이드는 핀형 게이트 구조를 위한 핀 리세스부 형성을 위한 리세스 식각(etch for recessing) 과정 이후에 수반되는 식각 마스크(etch mask)의 제거 과정 및 후속되는 세정 과정에서 유효하게 유발될 수 있다. 따라서, 핀 리세스부 형성을 위한 식각 과정 및 후속 제거 과정 또는 세정 과정의 개선이 요구되고 있다. When the device isolation layer is excessively lost in the process of implementing such a fin gate, unwanted side voids may be caused to the side of the fin recess for the fin gate, and the gate is applied to the side void. The conductive material may be filled to cause a defect in shorting of the gate and another neighboring gate. Such unwanted side voids may be effectively induced during the subsequent etching and removal of the etch mask following the etch for recessing process for forming the fin recess for the fin gate structure. Can be. Therefore, there is a need for improvement of an etching process, a subsequent removal process or a cleaning process for forming a fin recess.

본 발명은 소자분리층에의 과다한 소실에 따른 불량을 억제할 수 있는 핀(fin)형 트랜지스터를 포함하는 반도체 소자 제조방법을 제시하고자 한다. The present invention is directed to a method of manufacturing a semiconductor device including a fin transistor that can suppress a defect due to excessive loss of the device isolation layer.

본 발명의 일 관점은, 반도체 기판에 활성 영역을 설정하는 소자분리층을 형성하는 단계; 상기 반도체 기판 상에 실리콘질화물의 버퍼(buffer)층을 형성하는 단계; 상기 버퍼층 상에 마스크(mask)를 형성하는 단계; 상기 마스크를 식각 마스크로 이용하여 상기 소자분리층 부분을 식각하여 상기 활성 영역의 측면을 노출하는 핀 리세스(fin recess)부를 형성하는 단계; 상기 식각 마스크를 제거하여 잔류하는 상기 버퍼층 부분을 노출하는 단계; 상기 노출된 버퍼층 부분 및 상기 활성 영역 부분을 산화시켜, 상기 활성 영역 부분의 산화에 의한 제1게이트 유전층 및 상기 버퍼층의 산화에 의한 실리콘산질화물의 제2게이트 유전층을 형성하는 단계; 및 상기 핀 리세스부를 채우고 상기 제1 및 제2게이트 유전층을 덮는 게이트층을 형성하는 단계를 포함하는 핀형 트랜지스터를 포함하는 반도체 소자 제조방법을 제시한다. One aspect of the invention, forming a device isolation layer for setting the active region on the semiconductor substrate; Forming a buffer layer of silicon nitride on the semiconductor substrate; Forming a mask on the buffer layer; Etching the portion of the device isolation layer using the mask as an etch mask to form a fin recess that exposes a side surface of the active region; Removing the etching mask to expose the remaining portion of the buffer layer; Oxidizing the exposed buffer layer portion and the active region portion to form a first gate dielectric layer by oxidation of the active region portion and a second gate dielectric layer of silicon oxynitride by oxidation of the buffer layer; And forming a gate layer filling the fin recess and covering the first and second gate dielectric layers.

본 발명의 다른 일 관점은, 반도체 기판에 제1, 제2 및 제3활성 영역들을 설정하는 소자분리층을 형성하는 단계; 상기 반도체 기판 상에 실리콘질화물의 버퍼(buffer)층을 형성하는 단계; 상기 버퍼층 상에 마스크(mask)를 형성하는 단계; 상기 마스크를 식각 마스크로 이용하여 상기 소자분리층 부분을 식각하여 상기 제1활성 영역의 측면을 노출하는 핀 리세스(fin recess)부를 형성하는 단계; 상기 식각 마스크를 제거하여 잔류하는 상기 버퍼층 부분을 노출하는 단계; 상기 노출된 버퍼층 부분 및 상기 노출된 제1활성 영역 부분을 산화시켜, 상기 제1활성 영역 부분의 산화에 의한 제1게이트 유전층 및 상기 버퍼층의 산화에 의한 실리콘산질화물의 제2게이트 유전층을 형성하는 단계; 상기 제2게이트 유전층의 일부를 선택적으로 제거하여 상기 제2활성 영역 상에 상기 제2게이트 유전층 부분을 잔류시키고 상기 제3활성 영역 표면을 노출시키는 단계; 상기 노출된 제3활성 영역 상에 상기 제2게이트 유전층과 다른 두께의 제3게이트 유전층을 형성하는 단계; 및 상기 핀 리세스부를 채우고 상기 제1, 제2게이트 및 제3 유전층을 덮는 게이트층을 형성하는 단계를 포함하는 핀형 트랜지스터를 포함하는 반도체 소자 제조방법을 제시한다. Another aspect of the invention, forming a device isolation layer for setting the first, second and third active regions on the semiconductor substrate; Forming a buffer layer of silicon nitride on the semiconductor substrate; Forming a mask on the buffer layer; Etching the portion of the device isolation layer using the mask as an etch mask to form a fin recess that exposes a side surface of the first active region; Removing the etching mask to expose the remaining portion of the buffer layer; Oxidizing the exposed buffer layer portion and the exposed first active region portion to form a first gate dielectric layer by oxidation of the first active region portion and a second gate dielectric layer of silicon oxynitride by oxidation of the buffer layer. step; Selectively removing a portion of the second gate dielectric layer to leave a portion of the second gate dielectric layer on the second active region and to expose a surface of the third active region; Forming a third gate dielectric layer having a thickness different from that of the second gate dielectric layer on the exposed third active region; And forming a gate layer filling the fin recess and covering the first, second gate, and third dielectric layers.

상기 소자분리층을 형성하는 단계는 상기 반도체 기판에 트렌치(trench)를 형성하는 단계; 상기 트렌치를 채우는 스핀온유전층(SOD)을 형성하는 단계; 상기 스핀온유전층이 상기 트렌치를 부분적으로 채우게 리세스(recess)하는 단계; 및 상기 리세스된 스핀온유전층 상에 상기 트렌치를 다시 채우게 고밀도플라즈마(HDP) 산화물층 또는 오존 테오스(O3 - TEOS)층을 형성하는 단계를 포함하여 수행될 수 있다.The forming of the device isolation layer may include forming a trench in the semiconductor substrate; Forming a spin-on dielectric layer (SOD) filling the trench; Recessing the spin-on dielectric layer to partially fill the trench; And forming a high density plasma (HDP) oxide layer or an ozone theose (O 3 -TEOS) layer to refill the trench on the recessed spin-on dielectric layer.

상기 오존 테오스(O3 - TEOS)층을 형성하는 단계는 상기 테오스 소스(TEOS source) 및 상기 테오스 소스에 비해 1배 내지 20배 큰 흐름량(flow rate)으로 오존(O3) 소스를 제공하는 고종횡비채움공정(HARP)으로 수행될 수 있다. Forming the ozone theos (O 3 -TEOS) layer is the ozone (O 3 ) source at a flow rate of 1 to 20 times larger than the TEOS source and the theos source. It can be carried out by providing a high aspect ratio fill process (HARP).

상기 오존 테오스(O3 - TEOS)층을 형성하는 단계는 상기 테오스 소스(TEOS source) 및 상기 오존(O3) 소스와 함께 유기물 제거를 위한 수증기(H2O)를 상기 테오스 소스의 흐름량 보다 크고 상기 오존 소스의 흐름량 보다 작은 흐름량으로 더 제공하게 수행될 수 있다. The forming of the ozone theos (O 3 -TEOS) layer may include water vapor (H 2 O) for organic matter removal together with the teos source and the ozone (O 3 ) source. It may be carried out to provide more flow amount larger than the flow rate and less than the flow rate of the ozone source.

상기 스핀온유전층을 리세스(recess)하는 단계는 상기 스핀온유전층을 화학기계적연마(CMP)로 평탄화하는 단계; 및 상기 평탄화된 스핀온유전층을 상측 표면이 상기 트렌치의 입구 아래로 내려가게 불산(HF)을 포함하는 습식 에천트(etchant)로 식각하는 단계를 포함할 수 있다. Recessing the spin-on dielectric layer may include planarizing the spin-on dielectric layer with chemical mechanical polishing (CMP); And etching the planarized spin-on dielectric layer with a wet etchant comprising hydrofluoric acid (HF) such that an upper surface is lowered below the inlet of the trench.

상기 실리콘질화물층은 30Å 내지 50Å 두께로 증착될 수 있다. The silicon nitride layer may be deposited to a thickness of 30 Å to 50 Å.

상기 마스크는 비정질 카본층(a-carbon)을 포함하여 형성될 수 있다. The mask may include an amorphous carbon layer (a-carbon).

상기 마스크를 식각 마스크로 이용하여 상기 활성 영역 부분을 선택적으로 식각하여 상기 게이트층이 채워질 게이트 리세스부를 형성하는 단계를 더 포함하고, 상기 핀 리세스부는 상기 게이트 리세스부에 연결되고 상기 활성 영역의 측면이 노출되게 상기 게이트 리세스부 보다 깊은 깊이를 가지게 형성될 수 있다. Selectively etching the active region portion using the mask as an etch mask to form a gate recess to fill the gate layer, wherein the fin recess is connected to the gate recess and is connected to the active region. The side surface of the gate recess may be formed to have a depth greater than that of the gate recess.

상기 버퍼층 부분 및 상기 활성 영역 부분을 산화시키는 단계는 산소 가스(O2) 및 수소 가스(H2)의 플라즈마를 이용하는 플라즈마 산화를 포함하여 수행될 수 있다. Oxidizing the buffer layer portion and the active region portion may be performed including plasma oxidation using plasma of oxygen gas (O 2 ) and hydrogen gas (H 2 ).

상기 제3게이트 유전층은 상기 노출된 제3활성 영역 표면을 산화시켜 상기 제2게이트 유전층의 두께 보다 얇은 두께로 형성될 수 있다. The third gate dielectric layer may be formed to have a thickness thinner than that of the second gate dielectric layer by oxidizing the exposed third active region surface.

본 발명에 따르면, 소자분리층에의 과다한 소실에 따른 불량을 억제할 수 있는 핀(fin)형 트랜지스터를 포함하는 반도체 소자 제조방법을 제시하다. 또한, 게이트 유전층의 유전율 개선에 의한 신뢰성 개선을 구현할 수 있다. According to the present invention, a method of manufacturing a semiconductor device including a fin transistor capable of suppressing a defect due to excessive loss of the device isolation layer is provided. In addition, it is possible to implement reliability improvement by improving the dielectric constant of the gate dielectric layer.

도 1은 본 발명의 실시예에 따른 핀형 트랜지스터를 포함하는 반도체 소자 제조방법을 설명하기 위해서 제시한 평면도이다.
도 2 내지 도 15는 본 발명의 실시예에 따른 핀형 트랜지스터를 포함하는 반도체 소자 제조방법을 설명하기 위해서 제시한 도면들이다. 1 is a plan view presented to explain a method of manufacturing a semiconductor device including a fin transistor according to an embodiment of the present invention.
2 to 15 are views for explaining a method of manufacturing a semiconductor device including a fin transistor according to an embodiment of the present invention.

본 발명의 실시예는 핀형 트랜지스터 구조를 위한 핀 리세스부를 식각하는 식각 마스크으로 비정질 카본층(a-carbon)을 이용하고, 비정질 카본층의 스트레스(stress)에 의한 게이트 유전층의 열화에 의한 게이트 유전층 무결성(GOI: Gate Oxide Integrity) 열화 문제를 억제하기 위해서 계면 버퍼층(buffer layer)으로 실리콘질화물(Si3N4)의 버퍼층을 도입한다. 핀 게이트 구조를 위한 핀 리세스(fin recess)부의 형성을 위한 식각 과정 이후에, 버퍼층을 인산(H3PO4)을 이용하여 제거하는 방안이 고려될 수 있으나, 인산에 의한 소자분리층을 구성하는 폴리실라잔(polysiliazane)과 같은 스핀온유전층(SOD)의 과다 소실을 억제하기 위해서, 버퍼층의 제거 과정을 생략한다. An embodiment of the present invention uses an amorphous carbon layer (a-carbon) as an etch mask for etching a fin recess for a fin type transistor structure, and a gate dielectric layer due to deterioration of the gate dielectric layer due to stress of the amorphous carbon layer. In order to suppress the gate oxide integrity (GOI) degradation problem, a silicon nitride (Si 3 N 4 ) buffer layer is introduced as an interface buffer layer. After etching to form a fin recess for the fin gate structure, a method of removing the buffer layer using phosphoric acid (H 3 PO 4 ) may be considered, but an element isolation layer formed by phosphoric acid is formed. In order to suppress excessive loss of the spin-on dielectric layer (SOD) such as polysiliazane, the removal of the buffer layer is omitted.

잔존하는 버퍼층에 높은 밀도의 플라즈마(plasma)를이용하는 고도 플라즈마 산화(high plasma oxidation) 처리를 수행하여 실리콘산질화물로 전환시키고, 실리콘산질화물의 층을 후속 과정에서 게이트 유전층, 특히, 주변 영역(periperal region)의 게이트 유전층으로 이용한다. 게이트 유전층에 질소(nitrogen)이 함유되도록 할 수 있으므로, 질소 함유에 의한 게이트 유전층의 유전율 증가를 구현할 수 있고, 이에 따라, 유효 게이트 유전층 두께(effective gate oxide thickness)의 증가로, 문턱 전압 Vt의 개선을 구현할 수 있다. A high plasma oxidation treatment using a high density plasma is applied to the remaining buffer layer to convert it to silicon oxynitride, and the layer of silicon oxynitride is subsequently processed to a gate dielectric layer, in particular, a peripheral region. region as the gate dielectric layer. Since nitrogen can be contained in the gate dielectric layer, an increase in dielectric constant of the gate dielectric layer due to nitrogen can be realized, thereby improving the threshold voltage Vt by increasing the effective gate oxide thickness. Can be implemented.

도 1을 참조하면, 본 발명의 실시예에 핀형 트랜지스터를 포함하는 반도체 소자 제조방법은 40㎚급 또는 그 이하의 30㎚급 DRAM 반도체 소자에 적용될 수 있다. 이때, 채널 길이의 확보를 위해서, 핀형 트랜지스터는 리세스 게이트 트랜지스터의 구성을 포함할 수 있다. 실리콘 반도체 기판(100)의 셀 영역(cell region: 101)에 셀 트랜지스터들이 집적될 제1활성 영역(active region: 111)이 배치되고, 주변회로들이 구성될 주변 영역(102, 103)이 셀 영역(101)의 주변에 배치된다. 주변 영역(102, 103)은 주변회로를 구성할 주변 트랜지스터들이 요구하는 게이트 유전층의 두께에 따라, 보다 두꺼운 두께의 게이트 유전층이 형성될 제1주변 영역(102)과 상대적으로 얇은 두께의 게이트 유전층이 형성될 제2주변 영역(103)으로 나눠질 수 있다. 제1주변 영역(102)에 제2활성 영역(113) 및 제2주변 영역(103)에 제3활성 영역(115)이 배치될 수 있다. 이러한 제1, 제2 및 제3활성 영역(111, 113, 115)을 포함하는 활성 영역(110)을 설정하는 소자분리층(200)이 설정된다. Referring to FIG. 1, a method of manufacturing a semiconductor device including a fin transistor in an exemplary embodiment of the present invention may be applied to a 30 nm DRAM semiconductor device of 40 nm or less. In this case, in order to secure the channel length, the fin-type transistor may include a configuration of a recess gate transistor. A first active region 111 in which cell transistors are integrated is disposed in a cell region 101 of the silicon semiconductor substrate 100, and the peripheral regions 102 and 103 in which peripheral circuits are configured are cell regions. It is arranged around the 101. The peripheral regions 102 and 103 may have a relatively thin gate dielectric layer and a first peripheral region 102 in which a thicker gate dielectric layer is to be formed, depending on the thickness of the gate dielectric layer required by the peripheral transistors of the peripheral circuit. It may be divided into the second peripheral region 103 to be formed. The second active region 113 may be disposed in the first peripheral region 102 and the third active region 115 may be disposed in the second peripheral region 103. The device isolation layer 200 is configured to set the active region 110 including the first, second, and third active regions 111, 113, and 115.

셀 영역(101)의 제1활성 영역(111)은 장방형 형상으로 설정될 수 있으며, 장방형을 가로지르게 워드 라인(word line)인 게이트가 배치되게 설정될 수 있다. 게이트가 배치되는 노출 영역(332)을 노출하게 마스크(331)가 설정될 수 있다. 이러한 마스크(331)는 핀형 트랜지스터의 게이트가 채워지는 핀 리세스부(fin recess portion)를 형성하는 식각 과정에 식각 마스크로 이용될 수 있다. 이때, 마스크(331)는 제1활성 영역(111)을 가로지르게 형성되어 게이트가 채워질 게이트 리세스부(gate recess portion)을 형성하는 식각 마스크로 함께 이용되게 형성될 수 있다. 이를 위해서, 마스크(331)의 노출 영역(332)은 장방형의 홀(hole) 형상이나 라인(line) 형의 밴드(band) 형상으로 설정될 수 있다. The first active region 111 of the cell region 101 may be set to have a rectangular shape, and may be set to arrange a gate that is a word line across the rectangle. The mask 331 may be set to expose the exposed region 332 in which the gate is disposed. The mask 331 may be used as an etching mask in an etching process of forming a fin recess portion in which a gate of the fin transistor is filled. In this case, the mask 331 may be formed to cross the first active region 111 to be used together as an etch mask to form a gate recess portion to fill the gate. To this end, the exposed area 332 of the mask 331 may be set to have a rectangular hole shape or a line band shape.

도 1의 평면도에서 A - A' 의 절단선을 따르는 단면을 보여주는 도 2를 참조하면, 실리콘(Si) 기판과 같은 반도체 기판(100)에 활성영역(active region: 110)을 설정하게 얕은트랜치소자분리(STI) 공정을 수행한다. 반도체 기판(100)의 활성영역(110) 이외의 부분에 트렌치(120)를 형성한다. 이를 위해서, 반도체 기판(100) 상에 패드 산화물층(pad oxide: 131) 및 패드 질화물층(pad nitride: 133)을 형성하고, 이를 이용하여 노출된 반도체 기판(100) 부분을 선택적으로 식각한다. 이러한 식각에 의해서 트렌치(120)가 형성된다. Referring to FIG. 2, which shows a cross section along a cutting line A-A 'in the plan view of FIG. 1, a shallow trench device for setting an active region 110 in a semiconductor substrate 100, such as a silicon (Si) substrate. A separation (STI) process is performed. The trench 120 is formed in a portion other than the active region 110 of the semiconductor substrate 100. To this end, a pad oxide layer 131 and a pad nitride layer 133 are formed on the semiconductor substrate 100, and the exposed portion of the semiconductor substrate 100 is selectively etched using the pad oxide layer 131 and the pad nitride layer 133. The trench 120 is formed by this etching.

도 3을 참조하면, 트렌치(120)을 채우는 트렌치 소자분리층 구조를 구현하기 위해서, 트렌치(120)을 채우는 제1절연층을 1차 형성한다. 이때, 디자인 룰(design rule)이 44㎚ 이하로 감소됨에 따라 트렌치의 종횡비(aspect ratio)가 증가되고, 종횡비가 증가된 트렌치를 채움 불량(filling failure)없이 채우기 위해서 제1절연층은 스핀온유전층(SOD: Spin On Dielectric: 210)을 포함하여 형성한다. 트렌치(120)의 갭(gap) 채움이 어려운 트렌치(120) 내측 하부를 채우게 유동성 절연물질인 폴리실라잔(polysilazane)을 도포한다. SOD층(210)을 형성하기 이전에, 트렌치(120)의 측벽, 즉, 활성영역(110) 부분을 측벽 산화시켜 측벽 산화물(wall oxide)층, 실리콘질화물(Si3N4)층의 질화물 라이너(nitride liner), 산화물 라이너(oxide liner)의 복합층(도시되지 않음)을 형성할 수 있다. 이때, SOD층(210)의 상측 중앙부에는 심(seam; 219)과 같은 층 형성 시 수반되는 채움 불량 부분이 유발될 수 있다. 또한, SOD층(210)은 상당히 기공들이 많은 다공성 막질 특성을 가지고, 불산(HF)을 포함하는 산화물 에천트(etcant)를 이용하는 습식 식각에 대해 원하지 않게 빠른 식각율을 나타내고 있어, 단층으로 소자분리층을 구성할 때 다양한 취약점들이 유발될 수 있다. Referring to FIG. 3, in order to implement a trench isolation layer structure filling the trench 120, a first insulating layer filling the trench 120 is first formed. At this time, as the design rule is reduced to 44 nm or less, the aspect ratio of the trench is increased, and the first insulating layer is formed on the spin-on dielectric layer to fill the trench with the increased aspect ratio without filling failure. (SOD: Spin On Dielectric: 210). A polysilazane, which is a flowable insulating material, is applied to fill a lower portion of the trench 120 that is difficult to fill gaps in the trench 120. Prior to forming the SOD layer 210, the sidewalls of the trench 120, that is, the portion of the active region 110, are oxidized to the sidewalls of the nitride oxide liner of the sidewall oxide layer and the silicon nitride (Si 3 N 4 ) layer. (nitride liner), a composite layer of an oxide liner (not shown) can be formed. In this case, a filling defect portion accompanying the formation of a layer such as a seam 219 may be caused in the upper central portion of the SOD layer 210. In addition, the SOD layer 210 has a highly porous porous film characteristics, and shows an undesirably fast etching rate for wet etching using an oxide etchant including hydrofluoric acid (HF), so that the device is separated into a single layer. When building layers, various vulnerabilities can be caused.

도 4를 참조하면, SOD층(도 3의 210)의 표면을 리세스(recess)하여 트렌치(120)의 바닥부(bottom portion)을 채우고, 트렌치(120)의 내측 상측 부분을 채우지 않게, 즉, 부분적으로 채우게 SOD층(211)을 에치 백(etch back)한다. 이때, SOD층(211)의 리세스 균일도(recess uniformity)를 높이기 위해서, 리세스 과정 이전에 도포된 SOD층(도 3의 210)의 표면을 화학기계적연마(CMP)로 평탄화한다. 이때, 평탄화는 패드 질화물층(133)을 연마 종료점으로 이용하게 수행된다. 연마된 SOD층(210)의 표면에 불산을 포함하는 습식 에천트를 이용하는 습식 식각을 수행하여, 트렌치(120)의 입구 높이 보다 낮은 표면 높이를 가지는 리세스된 SOD층(211)을 구현한다. 리세스된 SOD층(211)은 트렌치(120)의 깊이 절반 정도를 채울 수 있으며, 이에 따라 트렌치(120) 바닥을 높여주어 종횡비를 낮춰주는 것과 유사한 효과를 유도한다. Referring to FIG. 4, the surface of the SOD layer (210 of FIG. 3) is recessed to fill the bottom portion of the trench 120 and not to fill the inner upper portion of the trench 120, that is, The SOD layer 211 is etched back to partially fill it. At this time, in order to increase the recess uniformity of the SOD layer 211, the surface of the SOD layer 210 (FIG. 3) applied before the recess process is planarized by chemical mechanical polishing (CMP). At this time, planarization is performed using the pad nitride layer 133 as the polishing end point. By performing wet etching using a wet etchant including hydrofluoric acid on the polished SOD layer 210, a recessed SOD layer 211 having a surface height lower than the inlet height of the trench 120 is implemented. The recessed SOD layer 211 may fill about half the depth of the trench 120, thereby inducing an effect similar to lowering the aspect ratio by raising the bottom of the trench 120.

도 5를 참조하면, SOD층(211) 상에 트렌치(120)의 나머지 부분을 채우는 제2절연층(230)을 형성한다. 제2절연층(230)은 SOD층(211)에 비해 보다 치밀하고 단단한 막질을 가지는 산화물층으로 형성될 수 있다. 예컨대, 고밀도플라즈마(HDP) 산화물층을 증착할 수 있다. 이때, 반도체 소자의 디자인 룰이 매우 엄격하여, 트렌치(120)를 HDP 산화물층으로 보이드(void) 유발없이 채우기 어려울 수 있다. 이러한 경우 제2절연층(230)은 오존 테오스(O3 - TEOS)층을 포함하여 형성될 수 있다. 이때, 오존 테오스층은 테오스 소스(TEOS source)의 흐름량에 비해 1배 내지 20배 큰 흐름량(flow rate)으로 오존(O3) 소스를 제공하는 고종횡비채움공정(HARP: High Aspect Ratio Process)으로 수행될 수 있다. 예컨대, 테오스 소스를 2100 sccm 흐름량으로 공급하고, 오존(O3) 가스를 15000 sccm 흐름량으로 공급하고, 질소 가스(N2)를 분위기 가스로 26000 sccm 흐름량을 공급하며, 공정 챔버(chamber)는 대략 520℃ 온도 및 430Torr의 압력 상태로 유지한다. 이때, 흐름량은 (+), (-) 10% 정도 각각 변동될 수 있으며, 온도 또한 (+), (-) 10% 정도 변동될 수 있다. 이러한 HARP 과정은 열분해에 의한 오존 테오스층의 증착이 매우 느리게 이루어지도록 하여, 오존 테오스층이 매우 높은 수준, 적어도 HDP 산화물층 이상의 스텝 커버리지(step coverage) 특성을 가지도록 수행된다. 이때, 테오스 소스 내에 함유되어 있는 리간드(legand)의 유기물을 제거하기 위해, 수증기(H2O)를 테오스 소스의 흐름량 보다 크고 오존 소스의 흐름량 보다 작게 더 공급할 수 있다. 예컨대, 테오스 소스의 공급량을 1000sccm으로 줄이고, 수증기(H2O)를 9000sccm 정도로 공급할 수 있다. 수증기는 유기물과 결합하여 생성되는 오존 테오스층 내에 유기 잔류물을 줄여주는 역할을 하게 된다. Referring to FIG. 5, a second insulating layer 230 filling the remaining portion of the trench 120 is formed on the SOD layer 211. The second insulating layer 230 may be formed of an oxide layer having a denser and harder film quality than the SOD layer 211. For example, a high density plasma (HDP) oxide layer can be deposited. In this case, the design rule of the semiconductor device is very strict, and thus it may be difficult to fill the trench 120 with the HDP oxide layer without causing voids. In this case, the second insulating layer 230 may include an ozone theos (O 3 -TEOS) layer. At this time, the ozone theos layer is a high aspect ratio process (HARP) that provides an ozone (O 3 ) source at a flow rate of 1 to 20 times larger than the flow rate of the TEOS source. It can be performed as. For example, the theos source is supplied at 2100 sccm flow rate, ozone (O 3 ) gas is supplied at 15000 sccm flow rate, nitrogen gas (N 2 ) is supplied at 26000 sccm flow rate at atmospheric gas, and the process chamber is The temperature is maintained at approximately 520 ° C. and a pressure of 430 Torr. At this time, the flow amount may be varied by (+), (-) 10%, respectively, and the temperature may also vary by (+), (-) 10%. This HARP process is carried out so that the deposition of the ozone theos layer by pyrolysis is very slow, so that the ozone theos layer has a very high level, at least a step coverage characteristic of the HDP oxide layer. At this time, in order to remove the organic matter of the ligand (legand) contained in the theos source, water vapor (H 2 O) may be supplied more than the flow rate of the theos source and smaller than the flow rate of the ozone source. For example, the supply amount of the theos source can be reduced to 1000 sccm, and water vapor (H 2 O) can be supplied at about 9000 sccm. Water vapor serves to reduce organic residues in the ozone theose layer formed by combining with organics.

도 6을 참조하면, 제2절연층(230)으로 트렌치(120)를 채운 후, 어닐링(annealing) 과정을 수행한다. 어닐링 과정에서 하부의 SOD층(211)은 큐어될 수 있다. 연후에, 화학기계적연마(CMP)로 평탄화하고, 패드 질화물층(133) 및 패드 산화물층(131)을 스트립(strip) 제거하여 이층 구조의 소자분리층(211, 231)을 형성한다. 이후에, 게이트 리세스부를 형성하는 리세스 과정 및 핀 리세스부를 형성하는 리세스 과정을 수행한다. 이때, 게이트 리세스 과정의 수행없이 핀 리세스부를 형성하는 핀 리세스부 식각 과정만 수행될 수도 있다. Referring to FIG. 6, after the trench 120 is filled with the second insulating layer 230, an annealing process is performed. In the annealing process, the lower SOD layer 211 may be cured. After the polishing, the device is planarized by chemical mechanical polishing (CMP), and strips of the pad nitride layer 133 and the pad oxide layer 131 are formed to form device isolation layers 211 and 231 having a two-layer structure. Thereafter, a recess process for forming the gate recess and a recess process for forming the fin recess are performed. In this case, only the fin recess etching process for forming the fin recess may be performed without performing the gate recess process.

도 7을 참조하면, 게이트 리세스부 또는 /및 핀 리세스부를 식각하는 과정에서 식각 마스크으로 비정질 카본층(a-carbon)의 스트레스(stress)에 의한, 후속 게이트 유전층의 열화 및 이에 의한 게이트 유전층 무결성(GOI: Gate Oxide Integrity) 열화 문제를 억제하기 위해서, 계면 버퍼층(buffer layer)으로 실리콘질화물(Si3N4)의 버퍼층(310)을 형성한다. 예컨대, 대략 650℃의 온도 및 0.25 Torr의 챔버 압력에서, 암모니아(NH3) 및 다이클로로실란(DCS:SiH2Cl2)를 1000cc 및 100cc 공급하여, 30Å 내지 50Å 정도 두께의 실리콘질화물의 버퍼층(310)을 형성한다. 버퍼층(310) 상에 핀 리세스부 식각을 위한 마스크층(330)으로 비정질 카본층(a-C)을 1500Å 정도 증착한다. Referring to FIG. 7, subsequent etching of the gate dielectric layer due to stress of an amorphous carbon layer (a-carbon) with an etching mask in the process of etching the gate recess portion and / or the fin recess portion, and thereby the gate dielectric layer In order to suppress the gate oxide integrity (GOI) degradation problem, a buffer layer 310 of silicon nitride (Si 3 N 4 ) is formed as an interface buffer layer. For example, at a temperature of approximately 650 ° C. and a chamber pressure of 0.25 Torr, 1000 cc and 100 cc of ammonia (NH 3 ) and dichlorosilane (DCS: SiH 2 Cl 2 ) are supplied to supply a buffer layer of silicon nitride having a thickness of about 30 Pa to about 50 Pa. 310). An amorphous carbon layer (aC) is deposited on the buffer layer 310 to the mask layer 330 for etching the fin recess portion.

도 8을 참조하면, 마스크층(330) 상에 반사방지코팅층(ARC: 도시되지 않음)으로서 실리콘산질화물층(SiON)을 300Å 증착하고, 포토레지스트층을 도포한 후 사진 노광 및 현상하여 포토레지스트 패턴을 형성하고, 이를 이용하여 마스크층(330) 및 버퍼층(310)을 패터닝하여 마스크(331)를 형성한다. 이러한 마스크(331)를 이용하여 핀 리세스부를 형성하는 선택적 식각 과정을 수행한다. 이때, 주변 영역(102, 103)에는 핀 게이트 구조가 도입되지 않을 수 있으므로, 주변 영역(102, 103)에는 마스크(331)가 하부 기판(100) 부분을 열지 않게 된다. Referring to FIG. 8, 300 nm of silicon oxynitride layer (SiON) is deposited on the mask layer 330 as an anti-reflective coating layer (ARC) (not shown), a photoresist layer is applied, and then photoexposure and development are performed to photoresist. A pattern is formed and a mask 331 is formed by patterning the mask layer 330 and the buffer layer 310 using the pattern. The selective etching process for forming the fin recess is performed by using the mask 331. In this case, since the fin gate structure may not be introduced into the peripheral regions 102 and 103, the mask 331 does not open the lower substrate 100 portion in the peripheral regions 102 and 103.

도 9 및 도 11을 함께 참조하면, 마스크(331)을 식각 마스크로 이용하는 선택적 식각 과정을 수행하여, 리세스부(130)을 형성한다. 제1활성 영역(111)에 게이트가 채워져 리세스 게이트 구조를 유도할 게이트 리세스부(133)를 선택적 식각하고, 게이트 리세스부(133)의 바닥의 제1활성 영역(111)의 아래 측면을 노출하는 핀 리세스부(134)를 형성한다. 게이트 리세스부(133)는 제1활성 영역(111) 부분을 식각하여 형성되고, 핀 리세스부(134)는 제1활성 영역(111)에 인접하는 소자분리층(211, 231) 부분을 식각하여 형성된다. 게이트 리세스부(133)의 바닥 부분(105)은 셀 트랜지스터의 채널 영역으로 작용하게 된다. 이때, 게이트 리세스부(133)의 깊이 보다 깊은 깊이로 핀 리세스부(134)가 형성되어, 게이트 리세스부(133) 바닥의 제1활성 영역(110)의 측면이 노출되게 한다. 이때, 핀 리세스부(134)는 소자분리층(211, 231)의 복층 구조 중 하층인 SOD층(211)에까지 이르는 깊이로 형성될 수 있다. 이와 같이 핀 리세스부(134)를 형성하는 과정은 동일한 마스크(331)을 사용하게, 게이트 리세스부(133)을 형성하는 과정과 함께 수행될 수도 있고, 별도의 식각 마스크를 이용하게 분리된 식각 과정으로 수행될 수도 있다. 9 and 11, the recess 130 is formed by performing a selective etching process using the mask 331 as an etching mask. The gate is filled in the first active region 111 to selectively etch the gate recess 133 to induce the recess gate structure, and the lower side surface of the first active region 111 at the bottom of the gate recess 133. A fin recess 134 is formed to expose the fin. The gate recess 133 is formed by etching a portion of the first active region 111, and the fin recess 134 forms a portion of the device isolation layers 211 and 231 adjacent to the first active region 111. It is formed by etching. The bottom portion 105 of the gate recess 133 serves as a channel region of the cell transistor. In this case, the fin recess 134 is formed deeper than the depth of the gate recess 133, so that the side surface of the first active region 110 at the bottom of the gate recess 133 is exposed. In this case, the fin recess 134 may be formed to a depth reaching the SOD layer 211 which is a lower layer among the multilayer structures of the device isolation layers 211 and 231. As such, the process of forming the fin recess 134 may be performed together with the process of forming the gate recess 133 to use the same mask 331, or may be separated using a separate etching mask. It may be performed by an etching process.

도 10을 참조하면, 핀 리세스부(134)를 형성한 후, 마스크(331)로 사용된 비정질 카본층을 스트립 제거한다. 이에 따라, 하부의 버퍼층(310)이 잔류하게 된다. Referring to FIG. 10, after the fin recess 134 is formed, the amorphous carbon layer used as the mask 331 is stripped. As a result, the lower buffer layer 310 remains.

도 10과 함께 도 11을 참조하면, 버퍼층(310)으로 도입된 실리콘질화물의 잔류층을 인산을 이용하는 습식 스트립 과정으로 제거하는 과정을 고려할 수 있다. 그런데, 이러한 습식 스트립 과정은 소자분리층(211, 231)에의 소실을 억제할 수 있지만, 핀 리세스부(134)의 바닥으로 노출되는 SOD층(211)의 원하지 않는 소실에 의한 게이트 브리지(gate bridge)와 같은 불량이 실험적으로 확인된다. 도 11은 도 1의 "B" 방향으로 본 사시도로서, 버퍼층(310)의 인산 스트립 시 인산에 의해서 핀 리세스부(134)의 바닥이 소실되어, 이웃하는 다른 핀 리세스부와 연결되는 통로를 제공하는 빈 공간(217)을 실험적으로 확인할 수 있다. Referring to FIG. 10 along with FIG. 10, a process of removing the residual layer of silicon nitride introduced into the buffer layer 310 by a wet strip process using phosphoric acid may be considered. However, the wet strip process can suppress the loss of the device isolation layers 211 and 231, but the gate bridge due to the unwanted loss of the SOD layer 211 exposed to the bottom of the fin recess 134. failures such as bridges) are confirmed experimentally. FIG. 11 is a perspective view viewed from the direction “B” of FIG. 1, in which the bottom of the pin recess 134 is lost by phosphoric acid when the phosphor layer strips the phosphor layer, and is connected to another neighboring pin recess portion. It can be confirmed experimentally the empty space 217 that provides.

이러한 빈 공간(217)은 후속 게이트 증착 시 게이트 도전 물질로 채워져 이웃하는 게이트들 간을 단락시키는 게이트 브리지 불량을 유발하게 된다. SOD층(211)은 기본적으로 실리콘 산화물로서 인산에 식각되지 않아야 하지만, SOD층(211)을 형성하는 데 사용되는 SOD 소스(source)에 함유된 아민(amine)기(215)가 SOD층(211) 내부에 잔류될 수 있다. 이러한 아민기(215)는 SOD층(211)의 큐어 과정에서 외부로 배출되지 못하고, 내부에 잔류하며, 특히, SOD층(211)의 중앙 부분에 축적될 수 있다. 이러한 아민기(215)가 축적된 SOD층(211) 부분에 인산이 도달할 경우, 인산에 의해 아민기(215)가 함유된 SOD 부분이 식각 소실되어 빈 공간(217)이 형성되고, 이러한 빈 공간(217)은 이웃하는 두 게이트를 연결시키는 통로로 작용할 수 있다. This void 217 is filled with the gate conductive material during subsequent gate deposition, resulting in a gate bridge failure that shorts the neighboring gates. The SOD layer 211 should basically not be etched in phosphoric acid as silicon oxide, but the amine group 215 contained in the SOD source used to form the SOD layer 211 may be the SOD layer 211. ) May remain inside. The amine group 215 may not be discharged to the outside during the curing process of the SOD layer 211, and may remain inside, and may be accumulated in the central portion of the SOD layer 211. When phosphoric acid reaches the portion of the SOD layer 211 in which the amine group 215 is accumulated, the SOD portion containing the amine group 215 is etched away by phosphoric acid to form an empty space 217. The space 217 may serve as a path connecting two neighboring gates.

본 발명의 실시예에서는 인산을 이용한 버퍼층(310)의 스트립 과정을 배제하여, 인산에 의한 SOD층(211)의 소실 및 이에 따른 게이트 브리지 불량을 근원적으로 방지한다. In the exemplary embodiment of the present invention, the stripping process of the buffer layer 310 using phosphoric acid is excluded to fundamentally prevent the loss of the SOD layer 211 due to phosphoric acid and the resulting gate bridge failure.

도 12 및 도 13을 참조하면, 잔류하는 버퍼층(310) 상에 산화 과정을 수행한다. 예컨대, 산소 가스(O2) 및 수소 가스(H2)의 고밀도 플라즈마(high plasma)를 이용한 플라즈마 산화 과정을 수행한다. 잔류하는 버퍼층(310) 주위에 노출되는 제1활성 영역(111)의 표면은 산소 플라즈마에 의해 산화되어, 실리콘산화물의 제1게이트 유전층(315)이 제1활성 영역(111)의 노출된 표면에 형성된다. 제1게이트 유전층(315)은 게이트 리세스부(133)의 측벽 및 바닥 표면을 덮게 형성되고, 또한, 핀 리세스부(134)의 노출된 측벽의 제1활성 영역(111)의 측벽 표면에 형성된다. 이와 함께, 플라즈마 산화에 의해서, 버퍼층(310)의 실리콘질화물은 산화되어 실리콘산질화물(SiON)으로 전환된다. 이에 따라, 잔류된 버퍼층(310) 부분은 실리콘산질화물의 제2게이트 유전층(311)을 형성하게 된다. 제2게이트 유전층(311)은 특히 주변 영역(102, 103) 상을 덮게 형성된다. 플라즈마 산화에 사용된 고밀도의 산소 플라즈마에 의해서 실리콘질화물은 산화되게 되며, 이때, 산화된 실리콘산질화물의 층 내에서의 질소 분포는 표면으로부터 기판(100)으로 갈수록 질소 함량이 증가하는 형상을 나타내게 된다. 즉, 기판(100)과 산화된 실리콘산질화물의 계면에는 질소 함량이 상대적으로 높은 질화물성 산화막이 존재하게 된다. 이에 따라, 제2게이트 유전층(311)의 유전율은 제1게이트 유전층(315) 보다 높게 구현되며, 이에 따라, 유효 게이트 유전층 두께의 증가 효과를 구현할 수 있어, 보다 높은 문턱 전압 Vt를 구현할 수 있다. 12 and 13, an oxidation process is performed on the remaining buffer layer 310. For example, a plasma oxidation process using a high plasma of oxygen gas (O 2 ) and hydrogen gas (H 2 ) is performed. The surface of the first active region 111 exposed around the remaining buffer layer 310 is oxidized by oxygen plasma so that the first gate dielectric layer 315 of silicon oxide is exposed on the exposed surface of the first active region 111. Is formed. The first gate dielectric layer 315 is formed to cover the sidewalls and the bottom surface of the gate recess 133 and is also formed on the sidewall surface of the first active region 111 of the exposed sidewall of the fin recess 134. Is formed. In addition, the silicon nitride of the buffer layer 310 is oxidized and converted into silicon oxynitride (SiON) by plasma oxidation. Accordingly, the remaining portion of the buffer layer 310 forms the second gate dielectric layer 311 of silicon oxynitride. The second gate dielectric layer 311 is formed to particularly cover the peripheral regions 102 and 103. The silicon nitride is oxidized by the high-density oxygen plasma used for the plasma oxidation. At this time, the nitrogen distribution in the layer of the oxidized silicon oxynitride shows a shape in which the nitrogen content increases from the surface to the substrate 100. . That is, a nitride oxide film having a relatively high nitrogen content exists at the interface between the substrate 100 and the oxidized silicon oxynitride. Accordingly, the dielectric constant of the second gate dielectric layer 311 is higher than that of the first gate dielectric layer 315, and accordingly, an increase effect of the effective gate dielectric layer thickness may be realized, thereby achieving a higher threshold voltage Vt.

한편, 플라즈마 산화 과정은 산소 플라즈마와 함께 수소 플라즈마가 포함되게 수행된다. 수소 플라즈마에 포함된 수소 또는 수소 이온은 반도체 기판(100)의 표면으로 치환되어 침투하여, 기판(100) 표면의 결함 밀도(defect density)를 감소시키는 효과를 구현한다. 수소 이온은 이전의 이온 주입(ion implantation)이나 식각 과정 등에서 유발된 표면의 손상 부분(damage)에 치환되어 침투하여, 결함 밀도를 감소시킨다. 이에 따라, 전류 누설(leakage)를 감소시켜 DRAM 소자의 리프레시(refresh) 시간을 증가시키는 효과를 구현할 수 있다. 플라즈마 산화 과정은 산소 가스 및 수소 가스와 함께 헬륨(He)을 더 포함하는 플라즈마를 이용하여 수행될 수 있다. On the other hand, the plasma oxidation process is performed to include a hydrogen plasma along with an oxygen plasma. Hydrogen or hydrogen ions included in the hydrogen plasma are substituted with the surface of the semiconductor substrate 100 to penetrate, thereby reducing the defect density of the surface of the substrate 100. Hydrogen ions displace and penetrate into the damage of the surface caused by a previous ion implantation or etching process, thereby reducing defect density. Accordingly, it is possible to implement the effect of increasing the refresh time of the DRAM device by reducing the current leakage (leakage). The plasma oxidation process may be performed using a plasma further including helium (He) together with oxygen gas and hydrogen gas.

도 14를 참조하면, 주변 영역(102, 103) 중 보다 두꺼운 두께의 게이트 유전층이 요구되는 제1주변 영역(102) 상의 제2게이트 유전층(311) 부분을 잔류시키고, 상대적으로 얇은 두께의 게이트 유전층이 요구되는 제2주변 영역(103) 상의 제2게이트 유전층(311) 부분을 선택적으로 제거한다. 이에 따라, 제2주변 영역(103) 상의 제3활성 영역(115)의 표면은 노출된다. 노출된 제3활성 영역(115)의 표면을 산화시켜 보다 얇은 두께의 제3게이트 유전층(317)을 실리콘산화물을 포함하게 형성한다. 이때, 제3게이트 유전층(317)은 제2활성 영역(113) 상에 잔류하는 제2게이트 유전층(311) 부분 보다 얇은 두께로 형성된다. Referring to FIG. 14, a portion of the second gate dielectric layer 311 on the first peripheral region 102 requiring a thicker gate dielectric layer among the peripheral regions 102 and 103 is left, and a relatively thin gate dielectric layer is formed. The portion of the second gate dielectric layer 311 on the required second peripheral region 103 is selectively removed. Accordingly, the surface of the third active region 115 on the second peripheral region 103 is exposed. The surface of the exposed third active region 115 is oxidized to form a thinner third gate dielectric layer 317 including silicon oxide. In this case, the third gate dielectric layer 317 is formed to be thinner than the portion of the second gate dielectric layer 311 remaining on the second active region 113.

도 15를 참조하면, 핀 리세스부(134)를 채워 핀 게이트 구조를 구현하고, 게이트 리세스부(133)을 채워 리세스 게이트 구조를 구현하도록, 게이트층을 도전성 폴리실리콘층 및 텅스텐(W)과 같은 금속층을 증착하여 형성한다. 게이트층 상에 하드마스크(hard mask) 또는 캡층(capping layer: 403)을 실리콘질화물을 포함하여 게이트 스택을 형성하고 패터닝한다. 제1활성 영역(111) 상에 핀 게이트 구조를 가지는 셀 트랜지스터를 위한 제1게이트(410), 제2활성 영역(113) 상에 주변 트랜지스터를 위한 제2게이트(420), 제3활성 영역(115) 상에 매우 얇은 제3게이트 유전층(317)을 요구하는 트랜지스터를 위한 제3게이트(430)를 포함하는 게이트(400)를 형성한다. 이후에, 게이트(400) 측벽에 측벽 스페이서(401)를 형성한다. Referring to FIG. 15, the gate layer may be formed of a conductive polysilicon layer and tungsten (W) to fill the fin recess 134 to form a fin gate structure, and to fill the gate recess 133 to form a recess gate structure. It is formed by depositing a metal layer such as). A hard mask or capping layer 403 is formed on the gate layer to form and pattern a gate stack including silicon nitride. The first gate 410 for the cell transistor having a fin gate structure on the first active region 111, the second gate 420 for the peripheral transistor and the third active region (for the second active region 113). A gate 400 is formed on 115 that includes a third gate 430 for a transistor requiring a very thin third gate dielectric layer 317. Thereafter, sidewall spacers 401 are formed on the sidewalls of the gate 400.

이와 같이 본 발명의 실시예에서는 비정질 카본층의 스트레스 완화를 위해 도입된 실리콘질화물의 버퍼층(310)을 스트립 제거하지 않고, 플라즈마 산화 처리 과정으로 산화시켜 게이트 유전층으로 이용한다. 이에 따라, 보다 높은 유전율을 가지는 게이트 유전층을 구현할 수 있으며, 또한, 인산 스트립 시 유발될 수 있는 SOD층에서의 과다 손실에 의한 게이트 브리지 불량을 억제할 수 있다. As described above, in the exemplary embodiment of the present invention, the silicon nitride buffer layer 310 introduced to relieve stress of the amorphous carbon layer is oxidized by a plasma oxidation process without being stripped and used as a gate dielectric layer. Accordingly, it is possible to implement a gate dielectric layer having a higher dielectric constant, and also to suppress a gate bridge failure due to excessive loss in the SOD layer, which may be caused in the phosphate strip.

100...반도체 기판 110...활성 영역
133...게이트 리세스부 134...핀 리세스부
210...SOD층 230...오존-테오스층의 제2절연층
310...버퍼층 311...제2게이트 유전층
315...제2게이트 유전층 317...제3게이트 유전층
331...마스크 400...게이트100 ... semiconductor substrate 110 ... active area
133 ... gate recess 134 ... pin recess
210 ... SOD layer 230 ... second insulating layer of ozone-theos layer
310 Buffer layer 311 Second gate dielectric layer
315 ... second gate dielectric layer 317 ... third gate dielectric layer
331 ... mask 400 ... gate

Claims (16)

반도체 기판에 활성 영역을 설정하는 소자분리층을 형성하는 단계;
상기 반도체 기판 상에 실리콘질화물의 버퍼(buffer)층을 형성하는 단계;
상기 버퍼층 상에 마스크(mask)를 형성하는 단계;
상기 마스크를 식각 마스크로 이용하여 상기 소자분리층 부분을 식각하여 상기 활성 영역의 측면을 노출하는 핀 리세스(fin recess)부를 형성하는 단계;
상기 식각 마스크를 제거하여 잔류하는 상기 버퍼층 부분을 노출하는 단계;
상기 노출된 버퍼층 부분 및 상기 활성 영역 부분을 산화시켜, 상기 활성 영역 부분의 산화에 의한 제1게이트 유전층 및 상기 버퍼층의 산화에 의한 실리콘산질화물의 제2게이트 유전층을 형성하는 단계; 및
상기 핀 리세스부를 채우고 상기 제1 및 제2게이트 유전층을 덮는 게이트층을 형성하는 단계를 포함하는 핀형 트랜지스터를 포함하는 반도체 소자 제조방법.Forming an isolation layer for setting an active region in the semiconductor substrate;
Forming a buffer layer of silicon nitride on the semiconductor substrate;
Forming a mask on the buffer layer;
Etching the portion of the device isolation layer using the mask as an etch mask to form a fin recess that exposes a side surface of the active region;
Removing the etching mask to expose the remaining portion of the buffer layer;
Oxidizing the exposed buffer layer portion and the active region portion to form a first gate dielectric layer by oxidation of the active region portion and a second gate dielectric layer of silicon oxynitride by oxidation of the buffer layer; And
And forming a gate layer filling the fin recess and covering the first and second gate dielectric layers. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.Claim 2 has been abandoned due to the setting registration fee. 제1항에 있어서,
상기 소자분리층을 형성하는 단계는
상기 반도체 기판에 트렌치(trench)를 형성하는 단계;
상기 트렌치를 채우는 스핀온유전층(SOD)을 형성하는 단계;
상기 스핀온유전층이 상기 트렌치를 부분적으로 채우게 리세스(recess)하는 단계; 및
상기 리세스된 스핀온유전층 상에 상기 트렌치를 다시 채우게 고밀도플라즈마(HDP) 산화물층 또는 오존 테오스(O3 - TEOS)층을 형성하는 단계를 포함하는 핀형 트랜지스터를 포함하는 반도체 소자 제조방법.The method of claim 1,
Forming the device isolation layer is
Forming a trench in the semiconductor substrate;
Forming a spin-on dielectric layer (SOD) filling the trench;
Recessing the spin-on dielectric layer to partially fill the trench; And
Forming a high density plasma (HDP) oxide layer or an ozone theos (O 3 -TEOS) layer to refill the trench on the recessed spin-on dielectric layer. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.Claim 3 was abandoned when the setup registration fee was paid. 제2항에 있어서,
상기 오존 테오스(O3 - TEOS)층을 형성하는 단계는
상기 테오스 소스(TEOS source) 및 상기 테오스 소스에 비해 1배 내지 20배 큰 흐름량(flow rate)으로 오존(O3) 소스를 제공하여 상기 오존 테오스(O3 - TEOS)층이 증착되게 수행되는 핀형 트랜지스터를 포함하는 반도체 소자 제조방법. The method of claim 2,
Forming the ozone theos (O 3 -TEOS) layer is
The Teos source (TEOS source), and by providing the ozone (O 3) source to one times to about 20 times the flow amount (flow rate) compared to the Teos source the ozone Teos (O 3 - TEOS) presented layer is deposited A semiconductor device manufacturing method comprising a pin transistor. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.Claim 4 was abandoned when the registration fee was paid. 제3항에 있어서,
상기 오존 테오스(O3 - TEOS)층을 형성하는 단계는
상기 테오스 소스(TEOS source) 및 상기 오존(O3) 소스와 함께 유기물 제거를 위한 수증기(H2O)를 상기 테오스 소스의 흐름량 보다 크고 상기 오존 소스의 흐름량 보다 작은 흐름량으로 더 제공하게 수행되는 핀형 트랜지스터를 포함하는 반도체 소자 제조방법. The method of claim 3,
Forming the ozone theos (O 3 -TEOS) layer is
Together with the TEOS source and the ozone (O 3 ) source, water vapor (H 2 O) for removing organic matter is further provided in a flow volume larger than that of the theos source and smaller than that of the ozone source. A semiconductor device manufacturing method comprising a pin transistor. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.Claim 5 was abandoned upon payment of a set-up fee. 제2항에 있어서,
상기 스핀온유전층을 리세스(recess)하는 단계는
상기 스핀온유전층을 화학기계적연마(CMP)로 평탄화하는 단계; 및
상기 평탄화된 스핀온유전층을 상측 표면이 상기 트렌치의 입구 아래로 내려가게 불산(HF)을 포함하는 습식 에천트(etchant)로 식각하는 단계를 포함하는 핀형 트랜지스터를 포함하는 반도체 소자 제조방법. The method of claim 2,
Recessing the spin-on dielectric layer
Planarizing the spin-on dielectric layer by chemical mechanical polishing (CMP); And
And etching the planarized spin-on dielectric layer with a wet etchant comprising hydrofluoric acid (HF) such that an upper surface thereof is lowered below an opening of the trench. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.Claim 6 was abandoned when the registration fee was paid. 제1항에 있어서,
상기 실리콘질화물의 버퍼층은
30Å 내지 50Å 두께로 증착되는 핀형 트랜지스터를 포함하는 반도체 소자 제조방법. The method of claim 1,
The buffer layer of silicon nitride is
A semiconductor device manufacturing method comprising a fin-type transistor deposited to a thickness of 30 kHz to 50 kHz. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.Claim 7 was abandoned upon payment of a set-up fee. 제1항에 있어서,
상기 마스크는
비정질 카본층(a-carbon)을 포함하여 형성되는 핀형 트랜지스터를 포함하는 반도체 소자 제조방법. The method of claim 1,
The mask is
A semiconductor device manufacturing method comprising a fin type transistor including an amorphous carbon layer (a-carbon). 청구항 8은(는) 설정등록료 납부시 포기되었습니다.Claim 8 was abandoned when the registration fee was paid. 제1항에 있어서,
상기 마스크를 식각 마스크로 이용하여 상기 활성 영역 부분을 선택적으로 식각하여 상기 게이트층이 채워질 게이트 리세스부를 형성하는 단계를 더 포함하고,
상기 핀 리세스부는 상기 게이트 리세스부에 연결되고 상기 활성 영역의 측면이 노출되게 상기 게이트 리세스부 보다 깊은 깊이를 가지게 형성되는 핀형 트랜지스터를 포함하는 반도체 소자 제조방법. The method of claim 1,
Selectively etching the active region portion using the mask as an etch mask to form a gate recess in which the gate layer is to be filled;
And a fin type transistor connected to the gate recess and having a depth deeper than that of the gate recess to expose a side surface of the active region. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.Claim 9 was abandoned upon payment of a set-up fee. 제1항에 있어서,
상기 버퍼층 부분 및 상기 활성 영역 부분을 산화시키는 단계는
산소 가스(O2) 및 수소 가스(H2)의 플라즈마를 이용하는 플라즈마 산화를 포함하여 수행되는 핀형 트랜지스터를 포함하는 반도체 소자 제조방법. The method of claim 1,
Oxidizing the buffer layer portion and the active region portion
A method of fabricating a semiconductor device comprising a fin transistor, which includes plasma oxidation using plasma of oxygen gas (O 2 ) and hydrogen gas (H 2 ). 반도체 기판에 제1, 제2 및 제3활성 영역들을 설정하는 소자분리층을 형성하는 단계;
상기 반도체 기판 상에 실리콘질화물의 버퍼(buffer)층을 형성하는 단계;
상기 버퍼층 상에 마스크(mask)를 형성하는 단계;
상기 마스크를 식각 마스크로 이용하여 상기 소자분리층 부분을 식각하여 상기 제1활성 영역의 측면을 노출하는 핀 리세스(fin recess)부를 형성하는 단계;
상기 식각 마스크를 제거하여 잔류하는 상기 버퍼층 부분을 노출하는 단계;
상기 노출된 버퍼층 부분 및 상기 노출된 제1활성 영역 부분을 산화시켜, 상기 제1활성 영역 부분의 산화에 의한 제1게이트 유전층 및 상기 버퍼층의 산화에 의한 실리콘산질화물의 제2게이트 유전층을 형성하는 단계;
상기 제2게이트 유전층의 일부를 선택적으로 제거하여 상기 제2활성 영역 상에 상기 제2게이트 유전층 부분을 잔류시키고 상기 제3활성 영역 표면을 노출시키는 단계;
상기 노출된 제3활성 영역 상에 상기 제2게이트 유전층과 다른 두께의 제3게이트 유전층을 형성하는 단계; 및
상기 핀 리세스부를 채우고 상기 제1, 제2게이트 및 제3 유전층을 덮는 게이트층을 형성하는 단계를 포함하는 핀형 트랜지스터를 포함하는 반도체 소자 제조방법.Forming an isolation layer for setting first, second and third active regions on the semiconductor substrate;
Forming a buffer layer of silicon nitride on the semiconductor substrate;
Forming a mask on the buffer layer;
Etching the portion of the device isolation layer using the mask as an etch mask to form a fin recess that exposes a side surface of the first active region;
Removing the etching mask to expose the remaining portion of the buffer layer;
Oxidizing the exposed buffer layer portion and the exposed first active region portion to form a first gate dielectric layer by oxidation of the first active region portion and a second gate dielectric layer of silicon oxynitride by oxidation of the buffer layer. step;
Selectively removing a portion of the second gate dielectric layer to leave a portion of the second gate dielectric layer on the second active region and to expose a surface of the third active region;
Forming a third gate dielectric layer having a thickness different from that of the second gate dielectric layer on the exposed third active region; And
And forming a gate layer filling the fin recess and covering the first, second gate, and third dielectric layers. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.Claim 11 was abandoned upon payment of a setup registration fee. 제10항에 있어서,
상기 소자분리층을 형성하는 단계는
상기 반도체 기판에 트렌치(trench)를 형성하는 단계;
상기 트렌치를 채우는 스핀온유전층(SOD)을 형성하는 단계;
상기 스핀온유전층이 상기 트렌치를 부분적으로 채우게 리세스(recess)하는 단계; 및
상기 리세스된 스핀온유전층 상에 상기 트렌치를 다시 채우게 고밀도플라즈마(HDP) 산화물층 또는 오존 테오스(O3 - TEOS)층을 형성하는 단계를 포함하는 핀형 트랜지스터를 포함하는 반도체 소자 제조방법.The method of claim 10,
Forming the device isolation layer is
Forming a trench in the semiconductor substrate;
Forming a spin-on dielectric layer (SOD) filling the trench;
Recessing the spin-on dielectric layer to partially fill the trench; And
Forming a high density plasma (HDP) oxide layer or an ozone theos (O 3 -TEOS) layer to refill the trench on the recessed spin-on dielectric layer. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.Claim 12 is abandoned in setting registration fee. 제11항에 있어서,
상기 스핀온유전층을 리세스(recess)하는 단계는
상기 스핀온유전층을 화학기계적연마(CMP)로 평탄화하는 단계; 및
상기 평탄화된 스핀온유전층을 상측 표면이 상기 트렌치의 입구 아래로 내려가게 불산(HF)을 포함하는 습식 에천트(etchant)로 식각하는 단계를 포함하는 핀형 트랜지스터를 포함하는 반도체 소자 제조방법. The method of claim 11,
Recessing the spin-on dielectric layer
Planarizing the spin-on dielectric layer by chemical mechanical polishing (CMP); And
And etching the planarized spin-on dielectric layer with a wet etchant comprising hydrofluoric acid (HF) such that an upper surface thereof is lowered below an opening of the trench. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.Claim 13 was abandoned upon payment of a registration fee. 제10항에 있어서,
상기 마스크는
비정질 카본층(a-carbon)을 포함하여 형성되는 핀형 트랜지스터를 포함하는 반도체 소자 제조방법. The method of claim 10,
The mask is
A semiconductor device manufacturing method comprising a fin type transistor including an amorphous carbon layer (a-carbon). 청구항 14은(는) 설정등록료 납부시 포기되었습니다.Claim 14 has been abandoned due to the setting registration fee. 제10항에 있어서,
상기 마스크를 식각 마스크로 이용하여 상기 제1활성 영역 부분을 선택적으로 식각하여 상기 게이트층이 채워질 게이트 리세스부를 형성하는 단계를 더 포함하고,
상기 핀 리세스부는 상기 게이트 리세스부에 연결되고 상기 제1활성 영역의 측면이 노출되게 상기 게이트 리세스부 보다 깊은 깊이를 가지게 형성되는 핀형 트랜지스터를 포함하는 반도체 소자 제조방법. The method of claim 10,
Selectively etching the portion of the first active region using the mask as an etch mask to form a gate recess in which the gate layer is to be filled;
And a fin transistor connected to the gate recess and having a depth deeper than that of the gate recess to expose a side surface of the first active region. 청구항 15은(는) 설정등록료 납부시 포기되었습니다.Claim 15 was abandoned upon payment of a registration fee. 제10항에 있어서,
상기 버퍼층 부분 및 상기 활성 영역 부분을 산화시키는 단계는
산소 가스(O2) 및 수소 가스(H2)의 플라즈마를 이용하는 플라즈마 산화를 포함하여 수행되는 핀형 트랜지스터를 포함하는 반도체 소자 제조방법. The method of claim 10,
Oxidizing the buffer layer portion and the active region portion
A method of fabricating a semiconductor device comprising a fin transistor, which includes plasma oxidation using plasma of oxygen gas (O 2 ) and hydrogen gas (H 2 ). 청구항 16은(는) 설정등록료 납부시 포기되었습니다.Claim 16 has been abandoned due to the setting registration fee. 제10항에 있어서,
상기 제3게이트 유전층은
상기 노출된 제3활성 영역 표면을 산화시켜 상기 제2게이트 유전층의 두께 보다 얇은 두께로 형성되는 핀형 트랜지스터를 포함하는 반도체 소자 제조방법.


The method of claim 10,
The third gate dielectric layer
And a fin transistor formed by oxidizing the exposed surface of the third active region to a thickness thinner than that of the second gate dielectric layer.


KR1020100034224A 2010-04-14 2010-04-14 Method for manufacturing semiconductor device of fin type transistor KR101143630B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020100034224A KR101143630B1 (en) 2010-04-14 2010-04-14 Method for manufacturing semiconductor device of fin type transistor

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100034224A KR101143630B1 (en) 2010-04-14 2010-04-14 Method for manufacturing semiconductor device of fin type transistor

Publications (2)

Publication Number Publication Date
KR20110114857A KR20110114857A (en) 2011-10-20
KR101143630B1 true KR101143630B1 (en) 2012-05-09

Family

ID=45029667

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100034224A KR101143630B1 (en) 2010-04-14 2010-04-14 Method for manufacturing semiconductor device of fin type transistor

Country Status (1)

Country Link
KR (1) KR101143630B1 (en)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102072410B1 (en) 2013-08-07 2020-02-03 삼성전자 주식회사 Semiconductor device and fabricated method thereof
US9773869B2 (en) 2014-03-12 2017-09-26 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the same
WO2019055041A1 (en) * 2017-09-18 2019-03-21 Intel Corporation Mid-processing removal of semiconductor fins during fabrication of integrated circuit structures

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050082453A (en) * 2004-02-19 2005-08-24 삼성전자주식회사 Method for fabricating fin field effect transistor and structure thereof
KR20080029619A (en) * 2006-09-29 2008-04-03 주식회사 하이닉스반도체 Method for fabricating fin transistor

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050082453A (en) * 2004-02-19 2005-08-24 삼성전자주식회사 Method for fabricating fin field effect transistor and structure thereof
KR20080029619A (en) * 2006-09-29 2008-04-03 주식회사 하이닉스반도체 Method for fabricating fin transistor

Also Published As

Publication number Publication date
KR20110114857A (en) 2011-10-20

Similar Documents

Publication Publication Date Title
KR100816749B1 (en) Device Isolation Layer, Nonvolatile Memory Device Having The Device Isolation Layer, and Methods Of Forming The Device Isolation Layer and The Semiconductor Device
KR101105433B1 (en) Semiconductor device with buried gate and method for manufacturing the same
KR101002493B1 (en) Method of forming a isolation layer in semiconductor memory device
KR101002474B1 (en) Method of forming isolation film of semiconductor memory device
KR101038615B1 (en) Method of fabricating the trench isolation layer for semiconductor device
KR101143630B1 (en) Method for manufacturing semiconductor device of fin type transistor
KR101034950B1 (en) Method of fabricating the trench isolation layer for semiconductor device
KR20110016214A (en) Method for manufacturing semiconductor device with buried gate
KR101090371B1 (en) Method for manufacturing semiconductor device with buried gate
KR101116726B1 (en) Method for forming recess gate in semiconductor device
KR100653704B1 (en) Methods of forming trench isolation in semiconductor device and trench isolation structure fabricated thereby
KR101143631B1 (en) Method of fabricating semiconductor device comprsing isolation layer and for the same
KR100932336B1 (en) Device Separating Method of Flash Memory Device
KR100870303B1 (en) Method of manufacturing a flash memory device
KR100822608B1 (en) Method of forming isolation film of semiconductor memory device
KR20110013050A (en) Method for manufacturing semiconductor device with buried gate
KR20090000346A (en) Method of forming isolation film of semiconductor device
KR20100013986A (en) Method for fabrication of semiconductor device
KR20100076329A (en) Manufacturing method of gate pattern for nonvolatile memory device
KR20100013969A (en) Method of forming a isolation layer in semiconductor device
KR20070008978A (en) Method for forming isolation layer of semiconductor device
KR20100008165A (en) Method for fabrication of semiconductor device
KR20090048180A (en) Method of forming a isolation layer in semiconductor device
KR20060008596A (en) Method of forming isolation film in semiconductor device
KR20090092448A (en) Method of fabricating the trench isolation layer for semiconductor device

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee