KR101143631B1 - Method of fabricating semiconductor device comprsing isolation layer and for the same - Google Patents

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Abstract

반도체 기판에 활성영역을 설정하는 소자분리 트렌치(trench)를 형성하고, 트렌치의 측벽 및 바닥을 열 산화하여 열 산화물층을 형성한다. 열 산화물층 상에 테오스(TEOS)층을 증착하고, 테오스층 상에 실리콘질화물층 및 실리콘산화물층을 순차적으로 증착하여, 이들 4층을 포함하는 라이너(liner)층을 형성한다. 라이너층 상에 트렌치를 채우는 소자분리층을 형성하는 반도체 소자 형성 방법을 제시한다. A device isolation trench for forming an active region is formed in the semiconductor substrate, and a thermal oxide layer is formed by thermally oxidizing sidewalls and a bottom of the trench. A TEOS layer is deposited on the thermal oxide layer, and a silicon nitride layer and a silicon oxide layer are sequentially deposited on the TEOS layer to form a liner layer including these four layers. A semiconductor device forming method for forming a device isolation layer filling a trench on a liner layer is provided.

Description

소자분리층을 포함하는 반도체 소자 형성 방법{Method of fabricating semiconductor device comprsing isolation layer and for the same}Method for fabricating a semiconductor device comprising a device isolation layer {Method of fabricating semiconductor device comprsing isolation layer and for the same}

본 발명은 반도체 소자 기술에 관한 것으로, 특히, 다층의 라이너 구조(multi layered liner structure)를 채용한 소자분리층을 포함하는 반도체 소자를 형성하는 방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor device technology, and more particularly, to a method of forming a semiconductor device including a device isolation layer employing a multi-layered liner structure.

반도체 메모리 소자의 집적도가 높아지며, 회로 패턴의 디자인 룰(design rule) 또한 급격히 감소되고 있으며, 이에 따라, 소자분리 구조를 구현하는 데 어려움이 증가되고 있다. 예컨대, 디램(DRAM; Dynamic Random Access Memory) 소자의 디자인 룰이 40㎚ 급 이하로 감소됨에 따라, 얕은 트렌치 소자분리(STI: Shallow Trench Isolation) 구조의 좁은 트렌치를 불량없이 채우는 기술의 개발이 수행되고 있다. As the degree of integration of semiconductor memory devices increases, the design rules of circuit patterns are also rapidly reduced, thereby increasing the difficulty in implementing device isolation structures. For example, as the design rule of a DRAM (DRAM) device is reduced to 40 nm or less, development of a technique for filling a narrow trench of a shallow trench isolation (STI) structure without defect is performed. have.

트렌치를 채우는 갭 필(gap fill)에 관련된 문제들뿐만 아니라, 소자분리층에 의해 설정되는 활성영역(active region)의 면적을 확보하는 문제 또한 대두되고 있다. 예컨대, 38㎚ 디자인 룰 소자의 경우, 소자분리층의 라이너 구조를 위한 측벽 산화물층(wall oxide)를 형성하는 열 산화(thermal oxidation) 과정에 소모되는 활성영역의 실리콘(Si) 부분이 상대적으로 상당히 큰 부분을 차지하여, 활성영역의 폭이 줄어들어 실질적으로 유효한 활성영역의 표면적이 크게 감소되고 있다. 측벽 산화물층은 대략 60Å 이상의 두께로 요구되고 있는 데, 이러한 두께로 측벽 산화물층을 열산화시킬 때 소모되는 실리콘의 양이 상당하여, 실질적인 활성영역의 표면적의 확보가 어려워지고 있다. In addition to problems related to gap fill filling the trench, there is also a problem of securing the area of the active region set by the device isolation layer. For example, in the case of a 38 nm design rule device, the silicon (Si) portion of the active region consumed during the thermal oxidation process forming a sidewall oxide layer for the liner structure of the device isolation layer is relatively large. In large part, the width of the active area is reduced, and the surface area of the substantially effective active area is greatly reduced. The side wall oxide layer is required to have a thickness of approximately 60 GPa or more, and the amount of silicon consumed when thermally oxidizing the side wall oxide layer to this thickness is considerable, making it difficult to secure a substantial active surface area.

본 발명은 활성영역의 실리콘 소모를 억제하며 측벽 산화물층의 두께를 확보할 수 있는 소자분리층을 포함하는 반도체 소자 및 형성방법을 제시하고자 한다. The present invention proposes a semiconductor device including a device isolation layer capable of suppressing silicon consumption of an active region and securing a thickness of a sidewall oxide layer.

본 발명의 일 관점은, 반도체 기판에 활성영역을 설정하는 소자분리 트렌치(trench)를 형성하는 단계; 상기 트렌치의 측벽 및 바닥을 열 산화하여 열 산화물층을 형성하는 단계; 상기 열 산화물층 상에 테오스(TEOS)층을 증착하는 단계; 상기 테오스층 상에 실리콘질화물층 및 실리콘산화물층을 순차적으로 증착하여 상기 열 산화물층, 상기 테오스층, 상기 실리콘질화물층 및 상기 실리콘산화물층을 포함하는 라이너(liner)층을 형성하는 단계; 및 상기 라이너층 상에 상기 트렌치를 채우는 소자분리층을 형성하는 단계를 포함하는 반도체 소자 형성 방법을 제시한다. One aspect of the invention, forming a device isolation trench for setting an active region in the semiconductor substrate; Thermally oxidizing sidewalls and bottoms of the trenches to form thermal oxide layers; Depositing a TEOS layer on the thermal oxide layer; Sequentially depositing a silicon nitride layer and a silicon oxide layer on the teos layer to form a liner layer including the thermal oxide layer, the teos layer, the silicon nitride layer, and the silicon oxide layer; And forming a device isolation layer filling the trench on the liner layer.

본 발명의 다른 일 관점은, 반도체 기판에 활성영역을 설정하는 소자분리 트렌치(trench)를 형성하는 단계; 상기 트렌치의 측벽 및 바닥을 열 산화하여 열 산화물층을 형성하는 단계; 상기 열 산화물층 상에 테오스(TEOS)층을 증착하는 단계; 상기 테오스층 상에 실리콘질화물층 및 실리콘산화물층을 순차적으로 증착하여 상기 열 산화물층, 상기 테오스층, 상기 실리콘질화물층 및 상기 실리콘산화물층을 포함하는 라이너(liner)층을 형성하는 단계; 상기 라이너층 상에 상기 트렌치를 채우는 소자분리층을 형성하는 단계; 상기 소자분리층 및 상기 활성영역을 덮는 층간절연층을 형성하는 단계; 상기 활성영역의 일부 및 인접하는 상기 소자분리층의 일부를 노출하게 상기 층간절연층을 관통하는 콘택홀을 식각하는 단계; 상기 콘택홀의 바닥 부분을 확장하여 상기 활성영역의 측면 덮고 있는 상기 라이너층의 상기 테오스층 및 상기 열 산화물층의 일부를 습식 식각하는 단계; 및 상기 습식 식각에 의해 노출되는 상기 활성영역의 측면 부분에 접촉하는 도전층을 증착하여 상기 콘택홀을 채우는 연결 콘택(contact)을 형성하는 단계를 포함하는 반도체 소자 형성 방법을 제시한다. Another aspect of the invention, forming a device isolation trench for setting an active region in a semiconductor substrate; Thermally oxidizing sidewalls and bottoms of the trenches to form thermal oxide layers; Depositing a TEOS layer on the thermal oxide layer; Sequentially depositing a silicon nitride layer and a silicon oxide layer on the teos layer to form a liner layer including the thermal oxide layer, the teos layer, the silicon nitride layer, and the silicon oxide layer; Forming an isolation layer filling the trench on the liner layer; Forming an interlayer insulating layer covering the device isolation layer and the active region; Etching a contact hole penetrating the interlayer insulating layer to expose a portion of the active region and a portion of the adjacent device isolation layer; Expanding a bottom portion of the contact hole and wet etching a portion of the theos layer and the thermal oxide layer of the liner layer, which covers the side surface of the active region; And depositing a conductive layer in contact with a side portion of the active region exposed by the wet etching to form a connection contact filling the contact hole.

상기 트렌치는 상기 활성영역이 6F2 셀 레이아웃으로 배치되게 형성될 수 있다. The trench may be formed such that the active region is arranged in a 6F 2 cell layout.

상기 열 산화물층을 열 산화하는 단계는 퍼니스(furnace)에 산소 가스를 공급하여 산화하는 건식 산화를 포함하여 수행될 수 있다. The step of thermally oxidizing the thermal oxide layer may be performed including dry oxidation to oxidize by supplying oxygen gas to the furnace.

상기 열 산화물층은 10Å 내지 30Å 두께로 형성되어 상기 트렌치 형성 시 발생된 상기 트렌치 표면의 손상을 회복시킬 수 있다. The thermal oxide layer may be formed to have a thickness of about 10 kV to about 30 kV to restore damage of the trench surface generated when the trench is formed.

상기 테오스층은 테오스 소스(TEOS source) 및 상기 테오스 소스에 비해 1배 내지 20배 큰 흐름량(flow rate)으로 오존 가스(O3)를 제공하여 증착되는 오존-테오스층을 포함하여 형성될 수 있다. The teos layer may be formed including a teos source (TEOS source) and an ozone-theos layer deposited by providing ozone gas (O 3 ) at a flow rate 1 to 20 times larger than that of the theos source. Can be.

상기 테오스 소스(TEOS source) 및 상기 오존 가스(O3)와 함께 유기물 제거를 위한 수증기(H2O)를 더 제공할 수 있다. Together with the TEOS source and the ozone gas (O 3 ), water vapor (H 2 O) for removing organic matters may be further provided.

상기 수증기(H2O)는 상기 테오스 소스의 흐름량 보다 크고 상기 오존 가스의 흐름량 보다 작은 흐름량으로 제공될 수 있다. The water vapor (H 2 O) may be provided in a flow amount larger than the flow of the theos source and less than the flow of the ozone gas.

상기 테오스 소스(TEOS source)는 1000sccm 흐름량에서 10% 가감된 범위의 흐름량으로 공급되고, 상기 오존 가스(O3)는 15000sccm 흐름량에서 10% 가감된 범위의 흐름량으로 공급되고, 상기 수증기는 9000sccm 흐름량에서 10% 가감된 범위의 흐름량으로 공급될 수 있다. The TEOS source is supplied in a flow rate of 10% subtracted from the flow rate of 1000sccm, the ozone gas (O 3 ) is supplied in a flow rate of 10% subtracted from the flow rate of 15000sccm, the water vapor is 9000sccm flow rate Can be supplied in a flow rate of 10% subtracted from

상기 오존 가스(O3) 흐름량에 비해 큰 26000sccm 흐름량에서 10% 가감된 범위의 흐름량으로 질소 가스(N2)를 더 공급할 수 있다. Nitrogen gas (N 2 ) may be further supplied in a flow rate of 10% subtracted from a large 26000sccm flow amount compared to the ozone gas (O 3 ) flow amount.

상기 오존-테오스층은 초당 0.1Å 내지 0.4Å의 증착 속도로 증착될 수 있다. The ozone-theos layer may be deposited at a deposition rate of 0.1 kPa to 0.4 kPa per second.

상기 오존-테오스층은 40Å 내지 50Å의 두께로 증착될 수 있다. The ozone-theos layer may be deposited to a thickness of 40 kPa to 50 kPa.

상기 소자분리층은 유동성 절연물의 스핀온유전물(SOD)층을 포함하여 형성될 수 있다. The device isolation layer may include a spin-on dielectric (SOD) layer of a fluid insulator.

상기 활성영역의 일부를 리세스(recess)하여 게이트 트렌치를 형성하는 단계; 상기 게이트 트렌치를 매몰하는 매몰 게이트를 금속층을 포함하여 형성하는 단계; 상기 게이트 트렌치와 상기 매몰 게이트 계면에 게이트 유전층을 형성하는 단계; 및 상기 매몰 게이트 상측에 상기 게이트 트렌치를 채우는 게이트 캡층(capping layer)를 형성하는 단계를 더 포함하는 반도체 소자 형성 방법을 제시한다. Recessing a portion of the active region to form a gate trench; Forming a buried gate including a metal layer to bury the gate trench; Forming a gate dielectric layer on the gate trench and the buried gate interface; And forming a gate capping layer filling the gate trench above the buried gate.

상기 연결 콘택은 상기 층간절연층 상에 형성되는 스토리지노드(storage node)와 상기 활성영역을 전기적으로 접속시키는 스토리지노드콘택으로 형성될 수 있다. The connection contact may be formed as a storage node contact electrically connecting the storage node formed on the interlayer insulating layer to the active region.

본 발명의 다른 일 관점은, 반도체 기판에 형성된 활성영역을 설정하는 소자분리 트렌치(trench)를 채우는 소자분리층; 및 상기 트렌치와 상기 소자분리층의 계면에 상기 트렌치의 측벽 및 바닥을 열 산화하여 형성된 열 산화물층, 상기 열 산화물층 상에 형성된 테오스(TEOS)층, 상기 테오스층 상에 순차적으로 형성된 실리콘질화물층 및 실리콘산화물층을 포함하는 라이너(liner)층을 포함하는 반도체 소자를 제시한다. According to another aspect of the present invention, an isolation layer for filling an isolation trench to set an active region formed on a semiconductor substrate; And a thermal oxide layer formed by thermally oxidizing sidewalls and a bottom of the trench at an interface between the trench and the device isolation layer, a TEOS layer formed on the thermal oxide layer, and silicon nitride sequentially formed on the theos layer. A semiconductor device including a liner layer including a layer and a silicon oxide layer is provided.

본 발명의 다른 일 관점은, 반도체 기판에 형성된 활성영역을 설정하는 소자분리 트렌치(trench)를 채우는 소자분리층; 상기 트렌치와 상기 소자분리층의 계면에 상기 트렌치의 측벽 및 바닥을 열 산화하여 형성된 열 산화물층, 상기 열 산화물층 상에 형성된 테오스(TEOS)층, 상기 테오스층 상에 순차적으로 형성된 실리콘질화물층 및 실리콘산화물층을 포함하는 라이너(liner)층; 상기 소자분리층 및 상기 활성영역을 덮는 층간절연층; 및 상기 활성영역의 일부 및 인접하는 상기 소자분리층의 일부에 중첩되는 위치에서 상기 층간절연층을 관통하고 상기 활성영역의 측면 일부에 접촉하게 형성된 연결 콘택(contact)을 포함하는 반도체 소자를 제시한다. According to another aspect of the present invention, an isolation layer for filling an isolation trench to set an active region formed on a semiconductor substrate; A thermal oxide layer formed by thermally oxidizing sidewalls and a bottom of the trench at an interface between the trench and the device isolation layer, a teos layer formed on the thermal oxide layer, and a silicon nitride layer sequentially formed on the teos layer And a liner layer including a silicon oxide layer; An interlayer insulating layer covering the device isolation layer and the active region; And a connection contact penetrating the interlayer insulating layer at a position overlapping a portion of the active region and a portion of the adjacent device isolation layer and contacting a portion of a side surface of the active region. .

상기 활성영역의 일부를 리세스(recess)하여 형성된 게이트 트렌치 매몰하는 매몰 게이트; 상기 게이트 트렌치와 상기 매몰 게이트 계면에 형성된 게이트 유전층; 및 상기 매몰 게이트 상측에 상기 게이트 트렌치를 채우게 형성된 게이트 캡층(capping layer)을 더 포함할 수 있다. An investment gate for burying a gate trench formed by recessing a portion of the active region; A gate dielectric layer formed at the gate trench and the buried gate interface; And a gate capping layer formed on the buried gate to fill the gate trench.

본 발명에 따르면, 본 발명은 활성영역의 실리콘(Si) 소모를 억제하며 측벽 산화물층의 두께를 확보할 수 있는 소자분리층을 포함하는 반도체 소자 및 형성방법을 제시할 수 있다. 측벽 산화물층을 열 산화물층 및 개선된고종횡비공정(eHARP)에 의한 테오스(TEOS)층을 포함하여, 활성영역의 실리콘을 소모하는 열 산화물층의 두께를 감소시킬 수 있다. 이에 따라, 활성영역의 실리콘 소모를 억제하여 활성영역의 면적을 확보하면서, 측벽 산화물층의 전체 두께를 보다 두껍게 유지할 수 있어, 피모스(PMOS) 트랜지스터의 핫전자유기펀치쓰루(HEIP: Hot Electron Induced Punchthrough) 특성의 열화를 억제하고 또한 웰들 사이의 전류누설(well to well leakage)를 억제할 수 있다. According to the present invention, the present invention can provide a semiconductor device and a method for forming the semiconductor device including a device isolation layer that can suppress the silicon (Si) consumption of the active region and ensure the thickness of the sidewall oxide layer. The sidewall oxide layer may include a thermal oxide layer and a TEOS layer by improved high aspect ratio process (eHARP) to reduce the thickness of the thermal oxide layer consuming silicon in the active region. As a result, the total thickness of the sidewall oxide layer can be kept thicker while suppressing silicon consumption of the active region, thereby ensuring the area of the active region, and thus, hot electron induced punch (HEIP) of PMOS transistors. It is possible to suppress deterioration of the punchthrough property and also to suppress well to well leakage between the wells.

더욱이, 열 산화물층에 비해 높은 식각율을 제공할 있는 테오스층을 포함하여 측벽 산화물층을 구성함으로써, 트랜지스터 형성 후 활성영역에 접속되는 스토리지노드콘택(storage node contact)과 연결 콘택이 활성영역의 측면으로 접촉되게 허용하기 위해서 측벽 산화물층의 상측 부분을 식각할 때, 열 산화물층이 식각되는 양을 줄일 수 있고 또한 테오스층의 상대적으로 높은 식각율에 의해 보다 전체 측벽 산화물층이 보다 용이하고 신뢰성있게 식각 제거될 수 있다. 이에 따라, 측벽 산화물층의 열 산화물층이 식각 제거되기 어려워 활성영역의 측면을 차단하게 잔존하여, 연결 콘택과 활성영역의 측면이 접촉하지 못하는 불량이 유효하게 억제될 수 있다. 이러한 연결 콘택이 활성영역의 측면에 접촉하도록 구성함으로써, 활성영역에 매몰되게 구성되는 매몰 게이트(buried gate) 구조에서 연결 콘택의 접촉 신뢰성을 보다 개선할 수 있어, 매몰 게이트를 포함하는 트랜지스터와 상측에 배치되는 커패시터(capacitor)와의 접촉 저항의 개선 및 신뢰성 개선을 구현할 수 있다. Furthermore, by forming a sidewall oxide layer including a teos layer which can provide a higher etching rate than the thermal oxide layer, the storage node contact and the connecting contact connected to the active region after the transistor formation are formed on the side of the active region. When etching the upper portion of the sidewall oxide layer in order to allow it to be contacted, the amount of thermal oxide layer etched can be reduced and the relatively high etch rate of the theos layer makes the entire sidewall oxide layer easier and more reliable. Etch can be removed. Accordingly, since the thermal oxide layer of the sidewall oxide layer is hard to be etched away and remains to block the side surface of the active region, defects in which the connection contact and the side surface of the active region cannot contact can be effectively suppressed. By configuring such a connection contact to contact the side of the active region, it is possible to further improve the contact reliability of the connection contact in a buried gate structure configured to be buried in the active region, so as to be above the transistor including the buried gate. Improving contact resistance and reliability with a capacitor disposed therein can be realized.

도 1 내지 도 5는 본 발명의 실시예에 따른 소자분리층을 포함하는 반도체 소자 및 형성 방법을 설명하기 위해 제시한 단면도들이다.
도 6 내지 도 8은 본 발명의 실시예에 따른 소자분리층을 포함하는 반도체 소자 및 형성 방법에 의한 효과를 설명하기 위해 제시한 도면들이다.
도 9 내지 도 13은 본 발명의 실시예에 따른 소자분리층을 포함하는 반도체 소자 및 형성 방법의 변형예를 설명하기 위해 제시한 도면들이다.
도 14는 본 발명의 실시예에 따른 소자분리층을 포함하는 반도체 소자 형성 방법에 따른 측면 접촉 방식의 연결 콘택의 형상을 보여주는 사진이다. 1 to 5 are cross-sectional views provided to explain a semiconductor device and a method of forming the device including the device isolation layer according to the embodiment of the present invention.
6 to 8 are views for explaining the effect of the semiconductor device and the forming method including a device isolation layer according to an embodiment of the present invention.
9 to 13 are views provided to explain a modified example of a semiconductor device and a method of forming the semiconductor device including the device isolation layer according to the embodiment of the present invention.
14 is a photograph showing a shape of a side contact type connection contact according to a method of forming a semiconductor device including an isolation layer according to an exemplary embodiment of the present invention.

본 발명의 실시예는 38㎚급 이하의 고집적 반도체 소자에서 열 산화물층과 테오스층의 2층 복합층 구조를 도입하여, 실리콘 활성영역의 실리콘 소모에 따른 활성영역 면적 감소를 억제하는 방법 및 이에 따른 소자분리층 구조를 제시한다. 테오스층은 단차 도포성(step coverage)가 실질적으로 100%에 가까운 개선된 고종횡비공정(eHARP: enhanced High Aspect Ratio Process)을 이용하여 증착되어, 실리콘 활성영역의 면적 감소를 수반하지 않고 증착될 수 있다. Embodiment of the present invention is to introduce a two-layer composite layer structure of the thermal oxide layer and the theos layer in a high-density semiconductor device of 38nm or less, to suppress the reduction of the active area area according to the silicon consumption of the silicon active region and thus The device isolation layer structure is presented. TheoS layer can be deposited using an enhanced High Aspect Ratio Process (eHARP), where step coverage is substantially close to 100%, so that it can be deposited without reducing the area of the silicon active region. have.

이에 따라, 실리콘 활성영역의 면적을 소자분리층 구조의 전기적 특성 열화없이 유효하게 확보 또는 증가시킬 수 있다. 측벽 산화물층의 유효 두께가 열 산화물층과 테오스층으로 확보되므로, 측벽 산화물층 상에 라이너층(liner layer)증착되는 실리콘질화물층으로 인하여 유발될 수 있는 주변회로영역의 피모스(PMOS) 트랜지스터의 HEIP 특성 열화 및 웰들 간의 누설전류를 유효하게 억제할 수 있다. 또한, eHARP에 의해 증착된 테오스층이 열 산화물층에 비해 상대적으로 빠른 습식 식각 속도(wet etch rate)를 나타내고 있으므로, 이를 이용하여 스토리지노드콘택(SNC: Storage node contact)을 위한 자기정렬콘택(SAC: Self Aligned Contact) 공정에서의 콘택홀 미열림 마진(not open margin)을 유효하게 증가시킬 수 있어, 매몰 게이트를 도입하는 디램(DRAM) 구조에서, 연결 콘택을 활성영역의 측면에 접촉시키는 구조를 도입할 수 있다. 이에 따라, 활성영역과 연결 콘택간의 접촉 면적을 증가시킬 수 있어, 접촉 저항의 개선 및 콘택홀 형성 시 공정 마진의 개선을 구현할 수 있다. Accordingly, the area of the silicon active region can be effectively secured or increased without deteriorating the electrical characteristics of the device isolation layer structure. Since the effective thickness of the sidewall oxide layer is ensured by the thermal oxide layer and the theos layer, the PMOS transistors in the peripheral circuit region may be caused by the silicon nitride layer deposited on the sidewall oxide layer. The degradation of HEIP characteristics and the leakage current between the wells can be effectively suppressed. In addition, since the TEOS layer deposited by eHARP exhibits a faster wet etch rate than the thermal oxide layer, a self-aligned contact (SAC) for storage node contact (SNC) is used. : In a DRAM structure in which a contact hole not open margin can be effectively increased in a self-aligned contact process, and a buried gate is introduced, a structure in which a connection contact is brought into contact with the side of the active region. Can be introduced. Accordingly, the contact area between the active region and the connecting contact can be increased, thereby improving the contact resistance and the process margin when forming the contact hole.

도 1을 참조하면, 실리콘 반도체 기판(100)에 얕은 트렌치 소자분리(STI) 구조를 위한 소자분리 트렌치(101)를 형성한다. 이를 위해, 반도체 기판(100) 상에 활성 영역(103)을 덮는 패드산화물층(pad oxide: 210)와 패드질화물층(pad nitride: 220)를 순차적으로 형성한다. 이후에, 패드질화물층(220)에 노출되는 반도체 기판(100) 부분을 선택적으로 식각하여 소자분리 트렌치(101)를 형성한다. Referring to FIG. 1, a device isolation trench 101 for a shallow trench device isolation (STI) structure is formed in a silicon semiconductor substrate 100. To this end, a pad oxide layer 210 and a pad nitride layer 220 covering the active region 103 are sequentially formed on the semiconductor substrate 100. Thereafter, a portion of the semiconductor substrate 100 exposed to the pad nitride layer 220 is selectively etched to form the device isolation trench 101.

이때, 소자분리 트렌치(101)는 대략 1600Å 내지 1800Å 정도의 깊이로 형성될 수 있으며, 디자인 룰이 38㎚ 또는 32㎚ 이하로 축소됨에 따라, 활성영역(103)의 초기 선폭 W1은 매우 협소해지고 있다. 활성영역(103) 상에 트랜지스터 구조가 집적되기 위해서 활성영역(103)의 소모를 최대한 억제하여 활성영역(103)의 면적을 보다 더 확보하는 것이 요구된다. 소자분리 트렌치(101)를 채우는 소자분리 절연층을 형성하기 이전에, 계면 특성의 개선을 유도하기 위해서 트렌치(101) 계면에 라이너(liner)층을 도입한다. In this case, the device isolation trench 101 may be formed to a depth of about 1600 Å to 1800 ,, and as the design rule is reduced to 38 nm or 32 nm or less, the initial line width W1 of the active region 103 becomes very narrow. . In order to integrate the transistor structure on the active region 103, it is required to further minimize the consumption of the active region 103 to further secure the area of the active region 103. Prior to forming the device isolation insulating layer filling the device isolation trench 101, a liner layer is introduced at the interface of the trench 101 to induce improvement of the interface property.

도 2를 참조하면, 소자분리 트렌치(101)의 노출된 측벽 및 바닥 표면 상을 열산화시켜 열 산화물층(thermal oxide: 310)을 형성한다. 열 산화물층(310)은 측벽 산화물층(wall oxide layer)을 구성하는 복수층 중의 하나로 도입된다. 열 산화물층(310)은 열 산화 과정에서 활성영역(103)의 노출된 측벽(131) 부분의 실리콘(Si)을 소모시켜 성장된다. 따라서, 열 산화물층(310)을 두께 성장에 따라 초기 측벽(131)에서 실리콘 계면(133)이 뒤로 이동된다. 이에 따라, 활성영역(103)의 폭은 초기 선폭 W1에서 후퇴하여 보다 좁은 선폭 W2로 축소된다. 본 발명의 실시예에서는 열 산화물층(310)의 두께를 대략 30Å 이하로 제한한다. Referring to FIG. 2, a thermal oxide layer 310 is formed by thermally oxidizing the exposed sidewalls and the bottom surface of the device isolation trench 101. The thermal oxide layer 310 is introduced into one of the plurality of layers constituting the sidewall oxide layer. The thermal oxide layer 310 is grown by consuming silicon (Si) in a portion of the exposed sidewall 131 of the active region 103 during thermal oxidation. Thus, as the thermal oxide layer 310 grows in thickness, the silicon interface 133 is moved back from the initial sidewall 131. Accordingly, the width of the active region 103 is retracted from the initial line width W1 and reduced to a narrower line width W2. In the embodiment of the present invention, the thickness of the thermal oxide layer 310 is limited to approximately 30 kPa or less.

열 산화물층(310)은 소자분리 트렌치(101) 건식 식각 과정에서 트렌치(101) 표면에 수반된 손상층(damaged layer)의 깊이가 많아야 10Å 내지 20Å 이하인 점을 고려하여, 이러한 손상층을 회복(healing)시켜 제거할 수 있을 정도의 두께, 예컨대, 대략 10Å 내지 30Å 두께, 보다 유효하게는 대략 30Å 두께로 성장시킨다. 열 산화 과정은 건식 산화 과정으로 수행되며, 산소 가스(O2)와 염소 소스(Cl source)를 제공하여 대략 900℃ 또는 그 이상의 1050 ℃의 온도에서 수행된다. 이때 염소 소스는 삼염화에탄(TCA:TriChloroEthane)이나 삼염화에틸렌(TCE: TriChloroEthylene)이 사용될 수 있다. 예컨대, 10 ℓ: 0.25ℓ로 산소 가스 및 TCA를 퍼니스(furnace)에 공급하고, 퍼니스 온도를 900℃ 로 하여 건식 열 산화를 수행한다. The thermal oxide layer 310 recovers such a damaged layer in consideration of the fact that the depth of the damaged layer accompanying the surface of the trench 101 during the dry etching of the device isolation trench 101 should be 10 to 20 dB or less at most. growing to a thickness that can be removed by healing, such as approximately 10 mm to 30 mm thick, more preferably approximately 30 mm thick. The thermal oxidation process is carried out as a dry oxidation process and is performed at a temperature of approximately 900 ° C. or more and 1050 ° C. by providing an oxygen gas (O 2 ) and a chlorine source (Cl source). The chlorine source may be ethane trichloride (TCA: TriChloroEthane) or ethylene trichloride (TCE: TriChloroEthylene). For example, oxygen gas and TCA are supplied to the furnace at 10 L: 0.25 L, and dry thermal oxidation is performed at a furnace temperature of 900 ° C.

열 산화물층(310)은 30Å의 매우 얇은 두께로 형성되므로, 후속되는 실리콘질화물(Si3N4)층에 수반되는 스트레스(stress)에 의한 전기적 특성 열화, 예컨대, HEIP나 웰간 누설전류를 억제하기는 그 두께가 너무 얇게 평가된다. 실험적으로 HEIP나 웰간 누설전류 억제를 위해서는 실리콘질화물층과 활성영역 또는 웰 영역의 실리콘 계면 사이의 이격 거리가 적어도 60Å 정도 이격되어야 가능하다. 이를 위해서 열 산화물층(310)을 60Å 이상 두께로 성장시킬 경우(311), 실리콘의 과다한 소모에 의해서 실리콘 계면(135)는 활성영역(103) 내측으로 보다 더 후퇴하게 되고, 이에 따라, 활성영역(103)의 선폭 W3은 보다 더 협소하게 된다. 이러한 경우, 활성영역(103)의 선폭 W3이 너무 협소하여, 트랜지스터를 집적하기에 활성영역(103)의 면적이 부족하게 된다. 본 발명의 실시예에서는 이러한 열 산화 시 실리콘 소모에 따른 활성영역(103)의 면적 축소를 억제하기 위해서, 열 산화물층(310)의 두께를 후속되는 실리콘질화물층의 두께에 절반 정도로 얇게 제한한다. Since the thermal oxide layer 310 is formed to have a very thin thickness of 30 mA, it is possible to suppress electrical property deterioration due to stress accompanying a subsequent silicon nitride (Si 3 N 4 ) layer, for example, HEIP or interwell leakage current. Its thickness is so thin. Experimentally, in order to suppress the leakage current between HEIP and the well, the separation distance between the silicon nitride layer and the silicon interface of the active region or the well region may be separated by at least 60 Å. To this end, when the thermal oxide layer 310 is grown to a thickness of 60 GPa or more (311), the silicon interface 135 retreats further into the active region 103 due to excessive consumption of silicon, and thus, the active region. Line width W3 of 103 becomes narrower. In this case, the line width W3 of the active region 103 is so narrow that the area of the active region 103 is insufficient to integrate the transistors. In the embodiment of the present invention, in order to suppress the reduction of the area of the active region 103 due to the silicon consumption during thermal oxidation, the thickness of the thermal oxide layer 310 is limited to about half of the thickness of the subsequent silicon nitride layer.

도 3을 참조하면, 열 산화물층(310)의 두께를 실리콘질화물층의 두께에 비해 상대적으로 얇게 제한하여, 활성영역(103)의 선폭 W2를 보다 넓게 확보한 후, 후속될 실리콘질화물층과, 트렌치(101) 바닥의 실리콘 계면이나 활성영역(103) 측벽의 실리콘 계면과의 이격 거리를 확보하기 위해서, 열 산화물층(310) 상에 테오스(TEOS)층(330)을 증착한다. 테오스층(330)의 증착은 높은 단차 도포성을 구현하게 eHARP 과정으로 증착된다. 예컨대, 테오스 소스(TEOS source)의 흐름량에 비해 1배 내지 20배 큰 흐름량(flow rate)으로 오존(O3) 가스를 제공하여, 오존 가스와 테오스 소스의 반응으로 산화물을 증착한다. 이때, 수증기(H2O)를 더 제공하여, 막질 내의 불순물의 잔류를 억제한다. 수증기는 테오스 소스의 유기 리간드(legand)와 반응하여 유기물이 막질 내에 잔류하는 것을 억제한다.Referring to FIG. 3, the thickness of the thermal oxide layer 310 is limited to be relatively thin compared to the thickness of the silicon nitride layer, so as to secure a wider line width W2 of the active region 103, followed by a subsequent silicon nitride layer, In order to secure a distance between the silicon interface at the bottom of the trench 101 and the silicon interface at the sidewall of the active region 103, the TEOS layer 330 is deposited on the thermal oxide layer 310. Deposition of the theos layer 330 is deposited by the eHARP process to realize a high step coverage. For example, the ozone (O 3 ) gas is provided at a flow rate 1 to 20 times larger than the flow rate of the TEOS source, and the oxide is deposited by the reaction of the ozone gas and the Theos source. At this time, water vapor (H 2 O) is further provided to suppress the residual of impurities in the film quality. Water vapor reacts with the organic ligands of the theos source to inhibit the organics from remaining in the membrane.

테오스 소스는 1000 sccm 흐름량으로 공급될 수 있고, 오존 가스(O3)는 대략 15000 sccm 흐름량으로 공급할 수 있다. 이때, 질소 가스(N2)를 분위기 가스로 26000 sccm 흐름량을 공급할 수 있다. 이때, 증착이 수행되는 공정 챔버(chamber)는 대략 520℃ 온도 및 430 Torr의 압력 상태로 유지한다. 이때, 흐름량은 (+), (-) 10% 정도 각각 변화시킬 수 있으며, 온도 또는 압력 또한 (+), (-) 10% 정도 변화시킬 수 있다. 이러한 eHARP 과정은 열분해에 의한 오존 - 테오스층의 증착이 매우 느리게 이루어지도록 하여, 오존 - 테오스층이 매우 높은 수준, 적어도 고밀도플라즈마(HDP: High Density Plasma) 산화물층 이상의 단차 도포성(step coverage)을 확보할 수 있다. 테오스층(330)은 초당 대략 0.1Å 내지 1Å 이하, 유효하게는 대략 0.4Å의 증착 속도를 유지하여, 대략 40Å 내지 50Å 정도 두께로 증착된다. Theos source may be supplied at a flow rate of 1000 sccm and ozone gas (O 3 ) may be supplied at a flow rate of approximately 15000 sccm. At this time, 26000 sccm flow amount may be supplied to the nitrogen gas (N 2 ) as the atmosphere gas. At this time, the process chamber in which deposition is performed is maintained at a temperature of approximately 520 ° C and a pressure of 430 Torr. At this time, the flow rate can be changed by (+), (-) 10%, respectively, and the temperature or pressure can also be changed by (+), (-) 10%. This eHARP process causes the deposition of the ozone-theos layer by pyrolysis very slowly, resulting in very high levels of the ozone-theos layer and at least step coverage of at least the High Density Plasma (HDP) oxide layer. It can be secured. Theos layer 330 is deposited at a thickness of about 40 kPa to about 50 kPa, maintaining a deposition rate of about 0.1 kPa to 1 kPa or less, preferably about 0.4 kPa per second.

이러한 테오스층(330)의 증착 시 H2O를 이용하는 eHARP 공정이 이용되므로, 막질 내부에 불순물이 적고, 매우 낮은 증착 속도에 따라 단차 도포성이 실질적으로 100%에 가까운 특성을 보인다. 테오스층(330)은 하부의 30Å 정도로 얇은 형성된 열 산화물층(310)을 보완 보충하는 역할을 하여, 후속되는 실리콘질화물층에 의한 전기적 특성 열화를 억제 방지한다. 테오스층(330)과 열 산화물층(310)이 이중층으로서 측벽 산화물층(340)을 구성하므로, 측벽 산화물층(340) 상에 형성될 실리콘질화물층과 실리콘 계면과의 거리는 상당히 이격되게 된다. 실질적으로, 측벽 산화물층(340)은 70 내지 80Å 두께로 형성되므로, 실리콘질화물층은 실리콘 계면으로부터 이 정도 거리로 이격된다. Since the eHARP process using H 2 O is used in the deposition of the TEOS layer 330, there are few impurities in the film, and the step coverage is substantially 100% according to a very low deposition rate. The theos layer 330 serves to supplement and supplement the thermal oxide layer 310 formed as thin as about 30Å below, thereby preventing the deterioration of electrical characteristics caused by the silicon nitride layer. Since the TEOS layer 330 and the thermal oxide layer 310 constitute the sidewall oxide layer 340 as a double layer, the distance between the silicon nitride layer to be formed on the sidewall oxide layer 340 and the silicon interface is substantially spaced apart. Substantially, the sidewall oxide layer 340 is formed to be 70 to 80 microns thick so that the silicon nitride layer is spaced at this distance from the silicon interface.

측벽 산화물층(340)이 이격 거리를 충분히 확보하게 두꺼운 두께로 구성되면서도, 활성영역(103) 또는 하부 기판(100)의 실리콘을 소모시키는 열 산화물층(310)의 두께는 얇은 30Å 이하로 제한되므로, 실리콘 소모 또한 제한된다. 테오스층(330)의 증착은 기판(100)의 실리콘을 소모하지 않고, 실리콘 소스를 테오스 소스로 제공하므로, 실리콘 소모에 따른 활성영역(103)의 면적 감소는 유효하게 억제되게 된다. 측벽 산화물층(340)을 열 산화물층(310) 단일층으로 형성할 경우, 실리콘질화물층과 기판(100) 또는 활성영역(103)의 실리콘 계면과의 이격 거리를 확보하기 위해서는, 열 산화물층(310) 자체의 두께가 60Å 내지 70Å 수준으로 두껍게 성장되어야 하는 데, 이러한 경우 도 2의 열 산화물층(311)에서와 같이 실리콘의 과다한 소모가 유발되어 활성영역(103)의 측벽 실리콘 계면(135)가 후퇴하여 선폭 W3이 협소해지게 된다. 이에 비해, 열 산화물층(310)은 얇은 두께로 제한되므로, 선폭 W2 정도로 활성영역(103)의 선폭을 확보할 수 있어, 활성영역(103)의 면적 소실을 억제할 수 있다. 이러한 측벽 산화물층(340)은 후속 증착할 실리콘질화물층과 트렌치(101) 측벽 및 바닥과의 계면에 유발될 수 있는 스트레스를 완화하는 역할을 할 수 있다. Although the side wall oxide layer 340 is formed to have a thick thickness to sufficiently secure the separation distance, the thickness of the thermal oxide layer 310 that consumes silicon of the active region 103 or the lower substrate 100 is limited to a thin 30 Å or less. In addition, silicon consumption is also limited. Since the deposition of the theos layer 330 does not consume silicon of the substrate 100, the silicon source is provided as the theos source, so that the area reduction of the active region 103 due to the silicon consumption is effectively suppressed. When the sidewall oxide layer 340 is formed as a single layer of the thermal oxide layer 310, in order to secure a separation distance between the silicon nitride layer and the silicon interface of the substrate 100 or the active region 103, the thermal oxide layer ( 310, the thickness of itself must be grown to a level of 60 kPa to 70 kPa. In this case, excessive consumption of silicon is induced as in the thermal oxide layer 311 of FIG. 2, so that the sidewall silicon interface 135 of the active region 103 Retreat to narrow the line width W3. On the other hand, since the thermal oxide layer 310 is limited to a thin thickness, the line width of the active region 103 can be secured to the line width W2, and the area loss of the active region 103 can be suppressed. The sidewall oxide layer 340 may serve to relieve stress that may be caused at the interface between the silicon nitride layer and the trench 101 sidewalls and the bottom to be deposited.

도 4를 참조하면, 측벽 산화물층(340) 상에 실리콘질화물층(350)을 라이너(liner)로 증착한다. 이때, 실리콘질화물층(350)은 대략 60Å 내지 70Å, 보다 유효하게는 65Å의 두께로 증착될 수 있다. 실리콘질화물층(350)은 STI 형성 후 진행되는 반도체 소자 제조공정, 예컨대, 문턱 전압 조절을 위한 이온주입 시 수반되는 스크린(screen) 산화층 형성이나 후속되는 게이트 유전층 형성을 위한 산화 과정 등과 같은 산화 과정 또는 열산화 공정에서 도입된 산화 소스(oxidant source)의 침투를 억제하는 역할을 할 수 있다. 이러한 산화 소스의 침투는 활성 영역(103)과 소자분리층 사이의 계면에 과도한 두께의 산화물층을 유발하여 트랜지스터 동작 시 누설 전류(leakage current)가 과다하게 발생되는 요인으로 작용할 수 있다. 이와 같이, 실리콘질화물층(350)은 후속되는 공정에서의 소자분리 특성의 열화를 감소시켜 정션 누설(junction leakage)을 억제할 수 있다. 따라서, 디램 소자의 메모리 셀(memory cell)을 구성하는 엔모스(NMOS) 트랜지스터들의 리프레시 시간(refresh time) 감소를 줄이는 데 유효한 작용을 유도할 수 있다. Referring to FIG. 4, a silicon nitride layer 350 is deposited as a liner on the sidewall oxide layer 340. In this case, the silicon nitride layer 350 may be deposited to a thickness of approximately 60 kPa to 70 kPa, more preferably 65 kPa. The silicon nitride layer 350 may be a semiconductor device manufacturing process that is performed after STI formation, for example, an oxidation process such as a screen oxide layer accompanying an ion implantation for controlling a threshold voltage or an oxidation process for subsequent gate dielectric layer formation, or It may serve to suppress the penetration of oxidant source introduced in the thermal oxidation process. Infiltration of the oxidizing source may cause an oxide layer having an excessive thickness at an interface between the active region 103 and the device isolation layer, thereby causing an excessive leakage current during operation of the transistor. As such, the silicon nitride layer 350 may suppress junction leakage by reducing deterioration of device isolation characteristics in a subsequent process. Therefore, it is possible to induce an effective action in reducing the refresh time reduction of the NMOS transistors constituting the memory cell of the DRAM device.

실리콘질화물층(350) 상에 실리콘산화물(SiO2)층(360)을 라이너 형태로 증착한다. 실리콘산화물층(360) 트렌치(101)를 실질적으로 채우는 소자분리층과 실리콘질화물층(350)과의 계면 스트레스를 완화하게 도입된다. 실리콘산화물층(360)은 실리콘질화물층(350) 보다 얇은 대략 50Å 두께로 형성될 수 있다. 이와 같이 측벽 산화물층(340), 실리콘질화물층(350) 및 실리콘산화물층(360)을 포함하는 라이너층(300)을 소자분리 트렌치(101)의 바닥 및 측벽을 덮게 형성한다. 측벽 산화물층(340)이 열 산화물층(310) 및 테오스층(330)의 이중층을 포함하므로, 라이너층(300)은 전체적으로 4층의 복합층을 포함하는 구조로 도입된다. A silicon oxide (SiO 2 ) layer 360 is deposited on the silicon nitride layer 350 in the form of a liner. The interface stress between the isolation layer and the silicon nitride layer 350 substantially filling the trench 101 of the silicon oxide layer 360 is introduced to ease the stress. The silicon oxide layer 360 may be formed to have a thickness of about 50 GPa thinner than that of the silicon nitride layer 350. As such, the liner layer 300 including the sidewall oxide layer 340, the silicon nitride layer 350, and the silicon oxide layer 360 is formed to cover the bottom and sidewalls of the device isolation trench 101. Since the sidewall oxide layer 340 includes a double layer of the thermal oxide layer 310 and the theos layer 330, the liner layer 300 is introduced into a structure including four composite layers as a whole.

라이너층(300)을 증착한 후, 소자분리 트렌치(101)를 채우는 소자분리층(400)을 형성한다. 소자분리층(400)은 반도체 소자에 요구되는 협소한 선폭을 가지는 트렌치(101)를 채울 수 있는 유동성 절연물, 예컨대, 폴리실라잔(polysilazane) 계열의 스핀온유전물(SOD: Spin On Dielectric)를 이용하여 형성된다. 스핀 코팅기(spin coater)의 회전척(spin chuck) 상에 반도체 기판(100)을 장착하고, 회전척을 회전시키며 액상의 폴리실라잔을 반도체 기판(100) 상에 도포(coating)한다. 폴리실라잔은 액상 상태로 유동성을 가지므로, 회전 도포에 의해 트렌치(101)를 채우며 도포된다. 도포된 폴리실라잔 용액의 용매(solvent)를 휘발시키고, 연후에 도포된 폴리실라잔을 큐어링(curing)하여 실질적으로 실리콘 산화물(SiO2) 구조의 절연층으로 소자분리층(400)을 형성한다. 이러한 폴리실라잔 SOD층의 큐어링 과정은 수소가스(H2) 및 산소 가스(O2)를 포함하는 반응 분위기를 수반하는 열처리(annealing) 과정으로 수행될 수 있다. 이때, 수소 가스와 산소 가스의 공급 비율은 1 : 2 정도의 공급 흐름량(flow rate) 비율로 설정될 수 있다. 이때, 열처리는 대략 350℃ 정도의 상대적으로 낮은 온도에서 대략 1시간 정도 수행될 수 있다. 이러한 큐어링 과정에서 고분자 상태의 폴리실라잔은 수소 및 산소와 반응하여 실질적으로 실리콘 산화물층을 생성시키게 된다. After depositing the liner layer 300, the device isolation layer 400 filling the device isolation trench 101 is formed. The device isolation layer 400 uses a fluid insulator capable of filling a trench 101 having a narrow line width required for a semiconductor device, for example, a polysilazane-based spin on dielectric (SOD). Is formed. The semiconductor substrate 100 is mounted on a spin chuck of a spin coater, the rotary chuck is rotated, and a liquid polysilazane is coated on the semiconductor substrate 100. Since polysilazane has fluidity in a liquid state, it is applied while filling the trench 101 by rotational application. The solvent of the coated polysilazane solution is volatilized, and then the coated polysilazane is cured to form a device isolation layer 400 as an insulating layer of a silicon oxide (SiO 2 ) structure. do. The curing process of the polysilazane SOD layer may be performed by an annealing process involving a reaction atmosphere including hydrogen gas (H 2 ) and oxygen gas (O 2 ). In this case, the supply ratio of the hydrogen gas and the oxygen gas may be set at a feed flow rate ratio of about 1: 2. In this case, the heat treatment may be performed for about 1 hour at a relatively low temperature of about 350 ℃. In this curing process, the polysilazane in the polymer state reacts with hydrogen and oxygen to substantially form a silicon oxide layer.

소자분리층(400)은 SOD층의 단일층으로 완성될 수도 있지만, 하부층(401)으로 SOD층을 이용하여 먼저 트렌치(101)을 1차 채운 후, SOD층을 리세스(recess)하여 표면 높이를 트렌치(101) 내부로 낮춘다. 이후에, SOD층의 하부층(401) 상에 HARP 과정으로 테오스층의 상부층(402)을 증착하여 트렌치(101)를 완전히 채우는 이중층 구조로 소자분리층(400)을 구성할 수도 있다. SOD층은 상당히 포러스(porus)한 막질 특성을 나타내고 있어, 이를 보완 개선하기 위해서 보다 치밀한 막질인 테오스층을 상부층(402) 또는 캡층으로 도입할 수 있다. 그럼에도 불구하고, 트렌치(101)의 좁은 폭을 채우는 갭 채움(gap fill) 특성을 고려할 경우, 소자분리층(400)은 SOD층 단일층으로 구성되는 것이 유리하다. The device isolation layer 400 may be completed with a single layer of the SOD layer, but the trench 101 is first filled with the lower layer 401 using the SOD layer, and then the recessed surface of the SOD layer is recessed to increase the surface height. Is lowered into the trench 101. Subsequently, the device isolation layer 400 may be configured to have a double layer structure in which the upper layer 402 of the theos layer is deposited on the lower layer 401 of the SOD layer by using a HARP process to completely fill the trench 101. Since the SOD layer exhibits a very porous film quality, a more dense film-theos layer may be introduced into the upper layer 402 or the cap layer in order to supplement and improve the film quality. Nevertheless, when considering the gap fill characteristic of filling the narrow width of the trench 101, the device isolation layer 400 is advantageously composed of a single layer of SOD layer.

도 5를 참조하면, 소자분리층(400)을 화학기계적연마(CMP) 등으로 평탄화하고, 패드질화물층(220) 및 패드산화물층(210)을 선택적으로 제거하여, 소자분리층(400)을 완성한다. 이때, 활성영역(103)의 실리콘 계면과 라이너층(300)의 실리콘질화물층(350)의 이격 간격 d1과, 트렌치(101) 바닥 하부의 기판(100) 부분의 실리콘 계면과 실리콘질화물층(350)의 이격 간격 d2는, 열 산화물층(310) 및 테오스층(330)의 두께의 합으로 주어진다. 이러한 이격 간격 d1, d2가 열 산화물층(310) 및 테오스층(330)의 두께에 의해 적어도 60Å 내지 70Å 이상 확보되므로, 실리콘질화물층(350)에 의한 스트레스 또는 전하 포획(trap) 현상에 의한 소자의 전기적 특성 열화를 유효하게 억제할 수 있다. Referring to FIG. 5, the device isolation layer 400 is planarized by chemical mechanical polishing (CMP) or the like, and the pad nitride layer 220 and the pad oxide layer 210 are selectively removed to remove the device isolation layer 400. Complete In this case, the spaced distance d1 between the silicon interface of the active region 103 and the silicon nitride layer 350 of the liner layer 300 and the silicon interface and the silicon nitride layer 350 of the substrate 100 under the bottom of the trench 101 are formed. The spacing d2 of) is given by the sum of the thicknesses of the thermal oxide layer 310 and the theos layer 330. Since the separation intervals d1 and d2 are secured at least 60 kPa to 70 kPa or more by the thickness of the thermal oxide layer 310 and the theos layer 330, the device may be caused by stress or charge trapping by the silicon nitride layer 350. The deterioration of the electrical characteristics can be effectively suppressed.

도 5와 함께 도 6 및 도 7을 참조하면, DRAM 소자의 주변 영역의 피모스 영역을 고려하면, 소자분리층(403)은 도 4의 소자분리층(400)과 마찬가지로 활성영역(105)를 설정하게 형성된다. 이때, PMOS 트랜지스터의 게이트(501)에 인가되는 전압에 의해서, 채널(channel) 사이의 전기장(electric field)은 상대적으로 증가하여 상대적으로 많은 양의 핫 전자(hot electron)가 발생되게 된다. 이와 같은 핫 전자(e)들은 소자분리층(403)에 침투하여 소자분리층(403) 쪽 계면 부분에 포획(trap)되게 되며, 트랩된 전자(e)들에 영향을 받아 활성영역(105)쪽 대향되는 계면 부분에 정공(+)과 같은 P형 캐리어(carrier)들이 포획되게 된다. 이러한 P형 캐리어들은 실질적으로 PMOS 트랜지스터의 유효 채널 폭을 줄여주는 효과를 유도하게 된다. 이러한 채널 폭의 감소에 의해 PMOS 트랜지스터의 문턱 전압(Vt: Threshold Voltage)은 급격히 감소되고 오프 누설 전류(off leakage current)가 급격히 증가되게 된다. Referring to FIGS. 6 and 7 along with FIG. 5, considering the PMOS region of the peripheral area of the DRAM device, the device isolation layer 403 may form the active region 105 like the device isolation layer 400 of FIG. 4. It is formed to set. In this case, due to the voltage applied to the gate 501 of the PMOS transistor, the electric field between the channels is relatively increased to generate a relatively large amount of hot electrons. Such hot electrons (e) penetrate into the device isolation layer 403 and are trapped at the interface portion toward the device isolation layer 403, and are affected by the trapped electrons (e). P-type carriers such as holes (+) are captured at the opposite side of the interface. These P-type carriers induce an effect of substantially reducing the effective channel width of the PMOS transistor. As a result of the decrease in the channel width, the threshold voltage (Vt) of the PMOS transistor is drastically reduced and the off leakage current is drastically increased.

도 7에서와 같이, 활성영역(105)과 소자분리층(403) 사이의 포텐셜 웰(potential well)을 고려하면, 실리콘질화물층(350)에 핫 전자(e)들이 포획될 수 있으며, 핫 전자(e)들은 실리콘질화물층(350)에 존재하는 포획 자리(trap site)에 포획되어, PMOS 트랜지스터의 HEIP 특성을 열화시키게 된다. 더욱이, 소자분리층(403)을 유동성 절연물인 SOD층으로 형성할 때, 이러한 PMOS 트랜지스터의 HEIP 특성 열화는 보다 극심해질 수 있다. 유동성 절연층을 형성할 때, 액상의 절연물질 소스를 도포한 후, 큐어링(curing)하는 과정에서 소자분리층(403)과 하부의 실리콘질화물층(350) 사이에 극심한 스트레스가 유발될 수 있다. 유동성 절연층의 큐어링 시 유발되는 절연층의 수축에 의해 스트레스가 유발될 수 있다. 이러한 스트레스는 실리콘 질화물층(350)에 전자 포획 자리들을 증가시키는 효과를 유발하게 되고, 이에 따라, PMOS 트랜지스터의 HEIP 특성은 보다 심하게 열화될 수 있다. As shown in FIG. 7, considering the potential well between the active region 105 and the device isolation layer 403, hot electrons e may be captured in the silicon nitride layer 350. (e) are trapped in a trap site present in the silicon nitride layer 350, thereby degrading the HEIP characteristics of the PMOS transistor. Further, when the device isolation layer 403 is formed of an SOD layer which is a fluid insulator, the HEIP characteristic deterioration of such a PMOS transistor can be more severe. When forming the flowable insulating layer, after applying a liquid insulating material source, in the process of curing (curing) extreme stress may be induced between the device isolation layer 403 and the lower silicon nitride layer 350. . Stress may be caused by contraction of the insulating layer caused during curing of the flowable insulating layer. This stress causes an effect of increasing electron trap sites in the silicon nitride layer 350, and therefore, the HEIP characteristics of the PMOS transistor may be worsened.

본 발명의 실시예에서 도입되는 측벽 산화물층(340)은 열 산화물층(310) 및 테오스층(330)의 이중층 구조로서, 실리콘질화물층(350)의 두께에 비해 대등하거나 더 두꺼운 60Å 이상의 70Å 내지 80Å의 두께로 도입될 수 있다. 이에 따라, 도 5에 제시된 바와 같이 이격 거리 d1이 상당한 거리로 구현될 수 있어, 핫 전자(e)의 포획에 따른 P형 캐리어의 포획을 유효하게 억제할 수 있다. 이에 따라, HEIP 특성 열화를 유효하게 억제할 수 있다. The sidewall oxide layer 340 introduced in the embodiment of the present invention has a double layer structure of the thermal oxide layer 310 and the theos layer 330, and is equal to or thicker than the thickness of the silicon nitride layer 350 and 70Å to 70Å or more. It can be introduced at a thickness of 80 mm 3. Accordingly, as shown in FIG. 5, the separation distance d1 can be implemented at a considerable distance, so that the capture of the P-type carrier due to the capture of the hot electrons e can be effectively suppressed. Thereby, HEIP characteristic deterioration can be suppressed effectively.

한편, 측벽 산화물층(340)의 두께는 웰간 누설전류 특성 열화에 영향을 미친다. 도 8을 도 5와 함께 참조하면, 트렌치(101)의 바닥의 반도체 기판(100) 부분에는 N웰 및 P웰이 구성될 수 있다. 트렌치(101)의 바닥 부분의 실리콘질화물층(350)에 전자(e-)가 포획되면, 이에 영향을 받아 하부의 N웰 계면에 정공(h+)이 포획되어 채널을 형성할 수 있다. 이러한 채널을 통해 누설 전류가 누설될 수 있다. 그런데, 본 발명의 실시예에서는 실리콘질화물층(350)과 바닥 기판(100)의 계면 사이의 이격 간격 d2가, 열 산화물층(310) 및 테오스층(340)에 의해 충분한 거리, 예컨대, 60Å 이상의 70Å 내지 80Å 정도의 이격 거리를 확보할 수 있다. 이러한 이격 간격 d2에서는 실리콘질화물층(350)에의 전자(e-) 포획에 의한 하부 N웰에서의 채널 형성을 유효하게 억제할 수 있다. 이에 따라, 웰들 간의 전류 누설을 유효하게 억제할 수 있다. On the other hand, the thickness of the sidewall oxide layer 340 affects the inter-well leakage current characteristic deterioration. Referring to FIG. 8 together with FIG. 5, N wells and P wells may be formed in portions of the semiconductor substrate 100 at the bottom of the trench 101. When electrons (e − ) are trapped in the silicon nitride layer 350 of the bottom portion of the trench 101, holes (h + ) may be trapped at the lower N well interface to form a channel. Leakage current can leak through these channels. However, in the embodiment of the present invention, the spacing d2 between the interface between the silicon nitride layer 350 and the bottom substrate 100 is a sufficient distance, for example, 60 kPa or more, by the thermal oxide layer 310 and the theos layer 340. A separation distance of about 70 Å to 80 Å can be secured. In such a spaced interval d2, channel formation in the lower N well by electron (e − ) trapping in the silicon nitride layer 350 can be effectively suppressed. As a result, current leakage between the wells can be effectively suppressed.

본 발명의 실시예에 따른 4층 라이너층(300)을 포함하는 소자분리층(400) 구조는, 매몰 게이트를 도입한 반도체 소자의 연결 콘택이 활성영역(103)의 측면으로 접촉하여 연결되도록 하는 구조를 가능하게 한다. 이러한 본 발명의 실시예를 적용한 변형예를 6F2 셀 레이아웃(cell layout)을 채용하고, 매몰 게이트를 셀 트랜지스터의 게이트 구조로 채용하는 디램 소자를 예시하여 설명한다. The device isolation layer 400 structure including the four-layer liner layer 300 according to the embodiment of the present invention allows the connection contact of the semiconductor device in which the buried gate is introduced to be in contact with the side of the active region 103. To enable the structure. A DRAM device employing a 6F 2 cell layout and employing a buried gate as a gate structure of a cell transistor will be described as an example of the modification to which the embodiment of the present invention is applied.

도 9를 참조하면, 반도체 기판(100)에 상호 직교하게 워드 라인(word line)의 매몰 게이트(buried gate: 500)와, 비트 라인(bit line: 600)이 배치되고, 게이트(500) 및 비트 라인(600)이 대각선 방향으로 활성영역(103)이 배치되게 소자분리층(400)이 본 발명의 실시예에 따라 형성한다. 매몰 게이트(500) 구조가 도입됨에 따라, 비트 라인(600)을 연결하는 비트라인콘택(601)이 랜딩 패드(landing pad) 또는 랜딩 플러그(landing plug)의 도입없이 활성영역(103)의 드레인영역(drain region)에 직접적으로 접촉 접속되게 형성되고, 커패시터의 스토리지노드(storage node)를 활성영역(103)에 연결하는 스토리지노드콘택(700)이 활성영역(103)에 직접적으로 접촉 접속되게 형성된다. Referring to FIG. 9, a buried gate 500 and a bit line 600 of a word line and a bit line 600 are disposed on the semiconductor substrate 100 so as to be orthogonal to each other. The device isolation layer 400 is formed according to the exemplary embodiment of the present invention so that the active region 103 is disposed in the diagonal line. As the buried gate 500 structure is introduced, the bit line contact 601 connecting the bit line 600 may have a drain region of the active region 103 without introducing a landing pad or a landing plug. The storage node contact 700 is formed to be in direct contact with the drain region, and the storage node contact 700 which connects a storage node of the capacitor to the active region 103 is in direct contact with the active region 103. .

도 9의 A-A' 절단선을 따르는 단면을 보여주는 도 10을 참조하면, 반도체 기판(100)에 소자분리 트렌치(101)가 형성되고, 도 5를 참조하여 설명한 바와 같이 4층 복합층 구조의 라이너층(300)이 형성되고, 라이너층(300) 상에 소자분리층(400)이 형성된다. 활성영역(103)에 게이트 트렌치(106)가 선택적 식각 과정으로 활성영역(103)을 가로지르게 길게 형성되고, 게이트 트렌치(106)를 채우는 매몰 게이트(500)가 티타늄질화물(TiN)과 같은 금속층이 증착된 후, 에치 백(etch back) 등으로 리세스(recess)되어 게이트 트렌치(106) 내에 매몰된다. 이때, 매몰 게이트(500)와 게이트 트렌치(106)의 계면에는 열 산화 등에 의해서 형성되는 게이트 유전층(gate oxide: 510)가 형성될 수 있다. 매몰 게이트(500) 상측에는 절연을 위한 게이트 캡층(capping layer: 530)가 실리콘질화물 등과 같은 절연 물질로 형성된다. Referring to FIG. 10 showing a cross section along the AA ′ cutting line of FIG. 9, an isolation trench 101 is formed in the semiconductor substrate 100, and as described with reference to FIG. 5, a liner layer having a four-layer composite layer structure. The 300 is formed, and the device isolation layer 400 is formed on the liner layer 300. The gate trench 106 is formed long in the active region 103 to cross the active region 103 by a selective etching process, and the buried gate 500 filling the gate trench 106 includes a metal layer such as titanium nitride (TiN). After deposition, it is recessed into an etch back or the like and buried in the gate trench 106. In this case, a gate dielectric layer 510 formed by thermal oxidation may be formed at an interface between the buried gate 500 and the gate trench 106. A gate capping layer 530 for insulation is formed on the buried gate 500 by an insulating material such as silicon nitride.

매몰 게이트(500) 형성 후 매몰 게이트(500) 인근에 노출되는 활성영역(103) 부분에 불순물을 도핑(doping)하여 소스 영역(source region: 503) 및 드레인 영역(504)와 같은 정션(junction)을 형성한다. 반도체 기판(100)을 덮는 제1층간절연층(810)을 증착하고, 제1층간절연층(810)을 관통하여 드레인 영역(504)을 노출하는 비트라인콘택을 위한 비트라인콘택홀을 형성한 후, 비트라인콘택홀을 채우는 도전층을 증착하고, 패터닝하여 비트라인콘택(601) 및 비트라인(600)을 텅스텐(W)과 같은 금속층을 포함하여 형성한다. 이때, 비트라인콘택(601)을 형성하는 과정과 비트 라인(600)을 형성하는 과정을 분리하여, 비트라인콘택(601)을 먼저 형성한 후, 이에 중첩되게 비트 라인(600)을 패터닝할 수도 있다. 이후에, 비트 라인(600)을 절연하는 제2층간절연층(830)을 형성한다. After the buried gate 500 is formed, a junction such as a source region 503 and a drain region 504 is doped by doping impurities into a portion of the active region 103 exposed near the buried gate 500. To form. Depositing a first interlayer insulating layer 810 covering the semiconductor substrate 100 and forming a bit line contact hole for a bit line contact through the first interlayer insulating layer 810 to expose the drain region 504. Thereafter, a conductive layer filling the bit line contact hole is deposited and patterned to form the bit line contact 601 and the bit line 600 including a metal layer such as tungsten (W). In this case, the process of forming the bit line contact 601 and the process of forming the bit line 600 may be separated, and the bit line contact 601 may be formed first, and then the bit line 600 may be patterned to overlap the process. have. Thereafter, a second interlayer insulating layer 830 that insulates the bit line 600 is formed.

도 11을 참조하면, 제1 및 제2층간절연층(810, 830)을 관통하여 소자분리층(400) 및 이에 인접하는 활성영역(103)의 소스 영역(503) 부분을 노출하는 스토리지노드콘택홀(701)을 형성한다. 도 9에 제시된 바와 같이 스토리지노드콘택(700)이 비트 라인(600)과의 이격 간격을 보다 크게 확보하기 위해서, 스토리지노드콘택홀(701)은 소자분리층(400) 및 인접하는 활성영역(103) 부분을 함께 노출하는 위치에 형성된다. 커패시터의 스토리지노드(750)는 스토리지노드콘택(700)에 접촉 연결되는 실린더(cylinder) 형상으로 형성되고, 이러한 스토리지노드(750) 상에 커패시터 유전층(도시되지 않음) 및 플레이트 전극(plate node: 도시되지 않음)이 형성되어, DRAM 메모리 셀의 커패시터 소자가 구현된다. Referring to FIG. 11, a storage node contact penetrating through the first and second interlayer insulating layers 810 and 830 to expose a portion of the source region 503 of the device isolation layer 400 and the active region 103 adjacent thereto. The hole 701 is formed. As shown in FIG. 9, the storage node contact hole 701 has a device isolation layer 400 and an adjacent active region 103 so that the storage node contact 700 has a larger distance from the bit line 600. ) Is formed at the position where the parts are exposed together. The storage node 750 of the capacitor is formed in the shape of a cylinder that is in contact with the storage node contact 700, and a capacitor dielectric layer (not shown) and a plate electrode (not shown) on the storage node 750. And the capacitor element of the DRAM memory cell are implemented.

스토리지노드콘택홀(701)이 소자분리층(400) 부분을 노출하게 확장되므로, 스토리지노드콘택홀(701)의 종횡비를 줄일 수 있어, 콘택홀 형성 시 노광 공정의 마진(margin) 및 식각 공정 마진을 보다 크게 확보할 수 있다. 스토리지노드콘택홀(701)을 채우는 스토리지노드콘택(700)은 소자분리층(400)에 일부가 중첩되게 확장되므로, 활성영역(103)의 소스 영역(503)의 상면과 중첩되는 부분의 협소하게 축소된다. 따라서, 스토리지노드콘택(700)이 활성영역(103)의 소스 영역(503)과 접촉하는 접촉 계면을 보다 넓게 확보하기 위해서, 스토리지노드콘택(700)이 소스 영역(503)이 형성된 활성영역(103)의 측면으로 접촉되는 측면 접촉(side contact)방식을 도입한다. Since the storage node contact hole 701 is extended to expose a portion of the device isolation layer 400, the aspect ratio of the storage node contact hole 701 can be reduced, so that the margin of the exposure process and the etching process of the contact hole are formed. Can be made larger. Since the storage node contact 700 filling the storage node contact hole 701 is partially overlapped with the device isolation layer 400, a portion of the storage node contact hole 701 overlaps with an upper surface of the source region 503 of the active region 103. Is reduced. Accordingly, in order to secure a wider contact interface between the storage node contact 700 and the source region 503 of the active region 103, the storage node contact 700 has the active region 103 in which the source region 503 is formed. Introduce a side contact method that is in contact with the side of ().

측면 접촉에 의한 연결 콘택을 구현하기 위해서, 스토리지노드콘택홀(701)을 형성한 후, 콘택홀(701)의 바닥에 노출되는 소자분리층(400) 부분을 식각 리세스(recess)하고, 소자분리층(400)의 부분의 식각 리세스에 의해 측면으로 노출되는 라이너층(300) 부분을 제거하여, 소자분리 트렌치(101)의 상측 입구 가장자리 부분의 활성영역(103)의 측면을 노출하는 콘택홀 확장(widening of contact hole) 과정을 수행한다. In order to realize the connection contact by the side contact, after forming the storage node contact hole 701, the portion of the device isolation layer 400 exposed to the bottom of the contact hole 701 is etched (recessed), A contact exposing the side of the active region 103 of the upper inlet edge portion of the device isolation trench 101 by removing the portion of the liner layer 300 that is laterally exposed by the etch recess of the portion of the isolation layer 400. Perform the process of widening of contact hole.

도 11의 "B" 부분을 확대 도시한 도 12 및 도 13을 참조하면, 스토리지노드콘택홀(701)을 선택적 식각하여 하부의 소스 영역(503)이 형성된 활성영역(103)의 일부 및 인접하는 소자분리층(400) 부분을 노출한다. 이때, 노출되는 소자분리층(400) 부분의 표면이 활성영역(103)의 상면 보다 낮게 소자분리층(400) 일부가 식각 리세스될 수 있다. 표면스토리지노드콘택홀(701)을 형성한 후, 바닥 부분을 확장하는 콘택홀 확장 과정을 습식 식각(wet etch) 과정으로 수행한다. 하부의 소자분리층(400)은 실질적으로 실리콘산화물(SiO2)을 포함하여 형성되고 있으므로, 실리콘산화물에 대한 식각 에천트(etchant)로서 불산(HF) 용액을 이용한 습식 식각 과정을 도입한다. 도 13에 제시된 바와 같이, 불산 습식 식각에 의해서 하부의 소자분리층(400) 부분이 보다 더 리세스되고, 또한, 노출되는 소자분리층(400)과 트렌치(101) 계면의 라이너층(300) 부분 또한 습식 식각 제거된다. 노출되는 실리콘산화물층(360) 부분 및 실리콘질화물층(350) 부분이 순차적으로 식각 제거되고, 테오스층(330)이 불산 습식 식각에 의해 제거된다. 실리콘질화물층(350)의 제거를 위해서 인산 용액의 습식 과정이 도중에 도입될 수도 있다. 12 and 13 are enlarged views of portion “B” of FIG. 11, the storage node contact hole 701 is selectively etched to partially and adjacent the active region 103 having the source region 503 formed therein. A portion of the device isolation layer 400 is exposed. In this case, a portion of the device isolation layer 400 may be etched recessed so that the surface of the exposed portion of the device isolation layer 400 is lower than the top surface of the active region 103. After the surface storage node contact hole 701 is formed, a contact hole expansion process of expanding the bottom portion is performed by a wet etch process. Since the lower device isolation layer 400 substantially includes silicon oxide (SiO 2 ), a wet etching process using a hydrofluoric acid (HF) solution is introduced as an etching etchant for the silicon oxide. As shown in FIG. 13, a portion of the lower device isolation layer 400 is further recessed by hydrofluoric acid wet etching, and the liner layer 300 at the interface between the device isolation layer 400 and the trench 101 is exposed. The part is also wet etched away. The exposed portion of the silicon oxide layer 360 and the portion of the silicon nitride layer 350 are sequentially etched away, and the teos layer 330 is removed by hydrofluoric acid wet etching. In order to remove the silicon nitride layer 350, a wet process of the phosphoric acid solution may be introduced in the middle.

불산 습식 식각에 대해서 테오스층(330)은 열 산화물층(310)에 비해 상대적으로 매우 빠른 습식 식각 속도를 나타내고 있어, 테오스층(330) 및 열 산화물층(310) 전체를 습식 식각하는 속도는 동일한 두께의 열 산화물층을 습식 제거하는 속도에 비해 실질적으로 2배 이상 빠른 것이 실험적으로 확인된다. 따라서, 활성 영역(103)의 측면(107)은 보다 신뢰성있게 스토리지노드콘택홀(701)에 노출될 수 있어, 스토리지노드콘택(700)과 활성영역(103) 측면에의 측면 접촉 연결이 보다 신뢰성있게 구현될 수 있다. 본 발명의 실시예와 달리 측벽 산화물층(340)을 열 산화물의 층으로만 대략 60Å 이상 두께로 도입할 경우, 불산 습식 식각에도 불구하고 열 산화물의 치밀한 막질 특성에 의해서 열 산화물의 층이 완전히 신뢰성있게 제거되지 못하여, 활성영역(103)의 측면이 노출되지 못하는 콘택홀 미열림(not open) 현상이 관측되고 있다. 이에 비해, 본 발명의 실시예에 따른 측벽 산화물층(340)은, 열 산화물층(310)의 두께를 30Å 이하의 얇은 두께로 제한하고, 또한, 테오스층(330)의 습식 식각 속도가 매우 빠른 점에 의해서, 보다 신뢰성있게 습식 식각 제거되어 콘택홀 미열림 불량이 억제될 수 있다. 이에 따라 활성영역(103)의 측면으로의 접촉 방식을 도입하여, 스토리지노드콘택(700)의 공정 마진을 보다 크게 확보할 수 있다. For the hydrofluoric acid wet etching, the TEOS layer 330 exhibits a very fast wet etching rate compared to the thermal oxide layer 310, and thus, the wet etching rate of the TEOS layer 330 and the entire thermal oxide layer 310 is the same. It is experimentally confirmed that it is substantially more than twice as fast as the rate of wet removal of the thermal oxide layer of thickness. Accordingly, the side surface 107 of the active region 103 can be more reliably exposed to the storage node contact hole 701 so that the side contact connection between the storage node contact 700 and the active region 103 side is more reliable. Can be implemented. Unlike the embodiment of the present invention, when the sidewall oxide layer 340 is introduced into the thermal oxide layer only at about 60 GPa or more, the thermal oxide layer is completely reliable due to the dense film quality of the thermal oxide despite hydrofluoric acid wet etching. The contact hole not open phenomenon that the side surface of the active region 103 is not exposed is not observed. In contrast, the sidewall oxide layer 340 according to the embodiment of the present invention restricts the thickness of the thermal oxide layer 310 to a thin thickness of 30 kPa or less, and the wet etching speed of the theos layer 330 is very fast. By this means, wet etching can be more reliably removed, and contact hole unopening failure can be suppressed. As a result, a contact method for the side surface of the active region 103 may be introduced to secure a larger process margin of the storage node contact 700.

스토리지노드콘택홀(701)을 채우는 도전층, 예컨대, 도전성 폴리실리콘층을 증착하고 패터닝하여, 활성영역(103) 측면으로 접촉 연결되는 스토리지노드콘택(700)을 형성한다. 측면 접촉 방식으로 형성된 스토리지노드콘택(700)은, 활성영역(103)과 스토리지노드콘택(700) 사이에 라이너층(400)의 열 산화물층(310)이 잔류하는 불량이 억제된 형상으로 구현될 수 있으며, 이는 전자빔 측정(EBI: Electron Beam Inspection) 사진인 도 14에 제시된 바와 같이 확인될 수 있다. A conductive layer filling the storage node contact hole 701, for example, a conductive polysilicon layer, is deposited and patterned to form a storage node contact 700 which is in contact with the side of the active region 103. The storage node contact 700 formed by the side contact method may have a shape in which a defect in which the thermal oxide layer 310 of the liner layer 400 remains between the active region 103 and the storage node contact 700 is suppressed. This can be confirmed as shown in FIG. 14, which is an Electron Beam Inspection (EBI) photograph.

상술한 바와 같은 본 발명의 실시예 및 변형예는, 38㎚ 이하의 고집적 소자에서 요구되는 측벽 산화물층을 이루는 열 산화물층의 두께 감소를 구현할 수 있다. 열 산화물층의 두께를 트렌치 형성 시 유발되는 손상층을 회복시킬 수 있을 정도의 얇은 두께, 예컨대, 30Å 이하의 얇은 두께로 제한하고, eHARP 공정으로 테오스층을 증착함으로써, 요구되는 두께 수준, 예컨대, 60Å 내지 80Å 수준으로 측벽 산화물층을 구현할 수 있다. 이때, 열 산화물층의 두께를 얇게 함으로써, 실리콘 활성영역의 면적을 전기적 특성 열화 없이 보다 넓게 확보할 수 있다. 또한, PMOS 트랜지스터의 HEIP 특성 열화 및 웰들간의 누설 전류를 억제할 수 있다. 아울러, 매몰 게이트를 도입하는 소자 구조에서, 스토리지노드콘택과 활성영역을 측면 접촉 방식으로 연결할 때, 활성영역의 측면을 덮고 있는 열 산화물층 및 테오스층이 보다 빠른 속도로 습식 식각 제거될 수 있다. 따라서, 스토리지노드콘택화 활성영역의 측면 접촉 연결의 신뢰성 및 접촉 저항 개선을 구현할 수 있다. Embodiments and modifications of the present invention as described above can implement a reduction in the thickness of the thermal oxide layer forming the sidewall oxide layer required in the highly integrated device of 38 nm or less. By limiting the thickness of the thermal oxide layer to a thickness thin enough to recover the damage layer caused during the trench formation, for example, a thickness of 30 kPa or less, and depositing a TOS layer by an eHARP process, a required thickness level, for example, The sidewall oxide layer may be implemented at a level of 60 kV to 80 kV. At this time, by reducing the thickness of the thermal oxide layer, the area of the silicon active region can be more widely secured without deteriorating the electrical characteristics. In addition, degradation of HEIP characteristics and leakage current between wells of the PMOS transistor can be suppressed. In addition, in the device structure in which the buried gate is introduced, when the storage node contact and the active region are connected by the side contact method, the thermal oxide layer and the theos layer covering the side of the active region may be wet etched away at a higher speed. Therefore, it is possible to implement reliability and contact resistance improvement of the side contact connection of the storage node contacting active region.

100...반도체 기판 101...소자분리 트렌치
310...열 산화물층 330...테오스층
350...실리콘질화물층 360...실리콘산화물층
400...소자분리층 500...매몰 게이트
600...비트 라인 700...스토리지노드콘택.100 ... Semiconductor Board 101 ... Device Isolation Trench
310 ... thermal oxide layer 330 ... theos layer
350 silicon nitride layer 360 silicon oxide layer
400 ... Isolation layer 500 ... Entrance gate
600 ... bit line 700 ... storage node contact.

Claims (21)

반도체 기판에 활성영역을 설정하는 소자분리 트렌치(trench)를 형성하는 단계;
상기 트렌치의 측벽 및 바닥을 열 산화하여 열 산화물층을 형성하는 단계;
상기 열 산화물층 상에 테오스 소스(TEOS source) 및 상기 테오스 소스에 비해 1배 내지 20배 큰 흐름량(flow rate)으로 오존 가스(O3)를 제공하고, 유기물 제거를 위한 수증기(H2O)를 함께 제공하여 테오스(TEOS)층을 증착하는 단계;
상기 테오스층 상에 실리콘질화물층 및 실리콘산화물층을 순차적으로 증착하여 상기 열 산화물층, 상기 테오스층, 상기 실리콘질화물층 및 상기 실리콘산화물층을 포함하는 라이너(liner)층을 형성하는 단계; 및
상기 라이너층 상에 상기 트렌치를 채우는 소자분리층을 형성하는 단계를 포함하는 반도체 소자 형성 방법.Forming an isolation trench to set an active region in the semiconductor substrate;
Thermally oxidizing sidewalls and bottoms of the trenches to form thermal oxide layers;
The ozone gas (O 3 ) is provided on the thermal oxide layer at a flow rate of 1 to 20 times larger than a TEOS source and the TEOS source, and water vapor (H 2 ) for organic matter removal is provided. O) together to deposit a TEOS layer;
Sequentially depositing a silicon nitride layer and a silicon oxide layer on the teos layer to form a liner layer including the thermal oxide layer, the teos layer, the silicon nitride layer, and the silicon oxide layer; And
Forming a device isolation layer filling the trench on the liner layer. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.Claim 2 has been abandoned due to the setting registration fee. 제1항에 있어서,
상기 열 산화물층을 열 산화하는 단계는
퍼니스(furnace)에 산소 가스를 공급하여 산화하는 건식 산화를 포함하는 반도체 소자 형성 방법. The method of claim 1,
Thermally oxidizing the thermal oxide layer
A method of forming a semiconductor device comprising dry oxidation for oxidizing by supplying oxygen gas to a furnace. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.Claim 3 was abandoned when the setup registration fee was paid. 제1항에 있어서,
상기 열 산화물층은
10Å 내지 30Å 두께로 형성되어 상기 트렌치 형성 시 발생된 상기 트렌치 표면의 손상을 회복시키는 반도체 소자 형성 방법. The method of claim 1,
The thermal oxide layer is
A method of forming a semiconductor device, wherein the semiconductor device is formed to have a thickness of about 10 kV to about 30 kV to restore damage of the trench surface generated when the trench is formed. 삭제delete 청구항 5은(는) 설정등록료 납부시 포기되었습니다.Claim 5 was abandoned upon payment of a set-up fee. 제1항에 있어서,
상기 수증기(H2O)는
상기 테오스 소스의 흐름량 보다 크고 상기 오존 가스의 흐름량 보다 작은 흐름량으로 제공되는 반도체 소자 형성 방법. The method of claim 1,
The water vapor (H 2 O) is
And a flow amount larger than the flow rate of the theos source and smaller than the flow rate of the ozone gas. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.Claim 6 was abandoned when the registration fee was paid. 제5항에 있어서,
상기 테오스 소스(TEOS source)는 1000sccm 흐름량에서 10% 가감된 범위의 흐름량으로 공급되고, 상기 오존 가스(O3)는 15000sccm 흐름량에서 10% 가감된 범위의 흐름량으로 공급되고, 상기 수증기는 9000sccm 흐름량에서 10% 가감된 범위의 흐름량으로 공급되는 반도체 소자 형성 방법. The method of claim 5,
The TEOS source is supplied in a flow rate of 10% subtracted from the flow rate of 1000sccm, the ozone gas (O 3 ) is supplied in a flow rate of 10% subtracted from the flow rate of 15000sccm, the water vapor is 9000sccm flow rate A method of forming a semiconductor device that is supplied at a flow rate in the range of 10% subtraction. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.Claim 7 was abandoned upon payment of a set-up fee. 제6항에 있어서,
상기 오존 가스(O3) 흐름량에 비해 큰 26000sccm 흐름량에서 10% 가감된 범위의 흐름량으로 질소 가스(N2)를 더 공급하는 반도체 소자 형성 방법. The method of claim 6,
And further supplying nitrogen gas (N 2 ) in a flow amount in a range of 10% subtracted from a large flow rate of 26000sccm compared to the flow rate of ozone gas (O 3 ). 청구항 8은(는) 설정등록료 납부시 포기되었습니다.Claim 8 was abandoned when the registration fee was paid. 제1항에 있어서,
상기 테오스층은
초당 0.1Å 내지 0.4Å의 증착 속도로 증착되는 반도체 소자 형성 방법. The method of claim 1,
The theos layer is
A method for forming a semiconductor device deposited at a deposition rate of 0.1 kW to 0.4 kW per second. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.Claim 9 was abandoned upon payment of a set-up fee. 제1항에 있어서,
상기 테오스층은
40Å 내지 50Å의 두께로 증착되는 반도체 소자 형성 방법. The method of claim 1,
The theos layer is
A method of forming a semiconductor device is deposited to a thickness of 40 kHz to 50 kHz. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.Claim 10 has been abandoned due to the setting registration fee. 제1항에 있어서,
상기 소자분리층은
유동성 절연물의 스핀온유전물(SOD)층을 포함하여 형성되는 반도체 소자 형성 방법. The method of claim 1,
The device isolation layer is
A method of forming a semiconductor device comprising a spin-on dielectric (SOD) layer of a fluid insulator. 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete
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