KR100319642B1 - Transistor forming method - Google Patents
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Abstract
본 발명은 트랜지스터 형성방법에 관한 것으로, 종래 트랜지스터 형성방법은 트랜지스터의 채널부분과 반도체기판이 직접 접합되어 있으므로 접합 커패시턴스 및 채널 누설전류가 크고, 이를 이용하여 디램셀, 에스램셀을 구성하는 경우에는 반도체기판간 누설전류와 접합 커패시턴스에의해 데이터 저장시간이 제한되어 메모리셀 불량이 발생하거나 셀의 열화로 인해 신뢰도가 저감될 뿐만 아니라 접합 커패시턴스에 비례하여 고용량의 커패시터가 있어야 데이터 저장시간을 확보할 수 있고, 비트라인당 연결할 수 있는 셀의 갯수도 제한적인 문제점이 있었다. 따라서, 본 발명은 반도체기판 상부에 차례로 패드산화막, 제 1질화막을 형성하고, 격리영역을 정의하여 상기 제 1질화막을 식각한 후 이를 하드마스크로 패드산화막 및 반도체기판의 일부를 식각하여 트랜치를 형성하는 제 1공정과; 상기 형성한 트랜치의 측면을 산화하여 제 1산화영역을 얇게 형성하고, 상기 구조 상부전면에 제 2질화막을 증착한 후 이를 식각하여 상기 제 1산화영역 및 제 1질화막의 측면에 측벽을 형성하고, 이를 마스크로 상기 트랜치부분을 등방성식각하여 인접 트랜치 하부와 연결이 되도록 공동을 형성한 다음, 그 부분을 산화하여 제 2산화영역을 형성하는 제 2공정과; 상기 웨이퍼 상부에 격리산화막을 증착하고, 제 1질화막이 드러나도록 평탄화하는 제 3공정과; 상기 제 1질화막을 제거하고 반도체기판 상에 이온을 주입하여 웰 및 채널을 형성하고, 패드산화막을 제거한 후 반도체기판 상부에 버퍼산화막을 성장시키는 제 4공정과; 상기 구조 상부전면에 제 3질화막을 형성하고, 게이트가 형성될 영역을 정의하여 그 부분의 제 3질화막, 버퍼산화막 및 제 2산화영역에 의해 격리된 반도체기판의 일부를 식각하여 매립 게이트 홀을 형성한 후 상기 반도체기판상에 산화막을 얇게 형성하고, 상기 구조 상부전면에 제 4질화막을 형성한 다음 상기 게이트 홀 하부의 반도체기판상에 이온을 재 주입하여 채널을 형성하고, 제 4질화막을 전면식각하여 상기 게이트 홀의 측면에 질화막측벽을 형성하면서 상기 산화막을 제거하는 제 5공정과; 상기 형성한 게이트 홀 하부의 반도체기판 상에 게이트산화막을 형성하고, 상기 웨이퍼 상부에 차례로 게이트도전막, 캡질화막, 캡산화막을 증착하는 제 6공정과; 상기 구조를 제 3질화막이 드러나도록 화학적 물리적 연마방식으로 평탄화하면서 매립게이트가 게이트 도전막, 캡질화막, 캡산화막의 3층구조를 이루도록 한 후 제 3질화막을 제거하고, 상기 격리된 반도체기판 상에 이온을 주입하여 소스/드레인영역을 형성하는 제 7공정으로 이루어지는 트랜지스터 형성방법을 통해 활성영역을 반도체기판으로부터 완전히 격리하고, 매립형 게이트를 사용함으로써 소스/드레인영역과 반도체기판과의 접합면적을 줄여 접합 커패시턴스를 감소시키고, 외부기판전압과 절연된 채널부분의 채널 누설전류를 줄여 소자 스피드와 데이터 저장시간을 증가시킴은 물론이고, 반도체기판에 별도의 전원을 인가할 필요가 없으므로 부가적인 회로를 줄이며, 소자간 격리영역의 감소로인해 소자의 크기를 줄일 수 있을 뿐만 아니라 게이트의 평탄화 공정에의해 별도의 평탄화 공정이 없이도 셀간의 상층부 격리가 용이하도록 한 효과가 있다.The present invention relates to a method for forming a transistor. In the conventional method for forming a transistor, since a channel portion of a transistor and a semiconductor substrate are directly bonded to each other, a large junction capacitance and a channel leakage current are used. Data storage time is limited by leakage current and junction capacitance between boards, which causes memory cell failure or cell deterioration, which reduces reliability, and requires a high capacity capacitor in proportion to junction capacitance to ensure data storage time. As a result, the number of cells that can be connected to each bit line has been limited. Accordingly, in the present invention, a pad oxide film and a first nitride film are sequentially formed on the semiconductor substrate, and an isolation region is defined to etch the first nitride film, and then a portion of the pad oxide film and the semiconductor substrate are etched using a hard mask to form a trench. A first step of performing; Forming a thin first oxide region by oxidizing the side of the formed trench, depositing a second nitride film on the upper surface of the structure and etching it to form sidewalls on the sides of the first oxide region and the first nitride film, A second step of isotropically etching the trench portion using a mask to form a cavity so as to be connected to an adjacent trench lower portion, and then oxidizing the portion to form a second oxidation region; Depositing an isolation oxide film on the wafer and planarizing the first nitride film to be exposed; Removing the first nitride film, implanting ions on the semiconductor substrate to form wells and channels, removing the pad oxide film, and growing a buffer oxide film over the semiconductor substrate; A third nitride film is formed on the upper surface of the structure, and a region in which the gate is to be formed is defined, and a portion of the semiconductor substrate separated by the third nitride film, the buffer oxide film, and the second oxidation region of the portion is etched to form a buried gate hole. After that, a thin oxide film is formed on the semiconductor substrate, a fourth nitride film is formed on the upper surface of the structure, and ions are re-injected on the semiconductor substrate below the gate hole to form a channel, and the fourth nitride film is etched entirely. A fifth step of removing the oxide film while forming a nitride film side wall at a side of the gate hole; A sixth step of forming a gate oxide film on the semiconductor substrate below the formed gate hole and depositing a gate conductive film, a cap nitride film, and a cap oxide film on the wafer in order; While planarizing the structure by chemical physical polishing to expose the third nitride film, the buried gate forms a three-layer structure of a gate conductive film, a cap nitride film, and a cap oxide film, and then, removes the third nitride film, and then on the isolated semiconductor substrate. Through the transistor forming method of the seventh step of forming a source / drain region by implanting ions, the active region is completely isolated from the semiconductor substrate, and a buried gate is used to reduce the junction area between the source / drain region and the semiconductor substrate. In addition to reducing capacitance and reducing channel leakage current of the channel portion insulated from the external substrate voltage, the device speed and data storage time are increased, and additional circuits are not required because a separate power supply is not required for the semiconductor substrate. Due to the reduction of isolation between devices, the size of the device can be reduced There is an effect to facilitate the upper isolation between cells without the need for a separate flattening step by the planarization of the gate.
Description
본 발명은 트랜지스터 형성방법에 관한 것으로, 특히 메모리 셀을 이루는 트랜지스터를 형성함에 있어서 소자영역과 기판영역을 전기적으로 분리하고, 게이트를 매립함으로써 소스/드레인영역과 트랜지스터 채널영역의 접촉면적을 줄여 접합 커패시턴스를 감소시키고, 이를 통해 소자의 속도 및 데이터 저장시간을 증가시킴과 아울러 소자의 크기를 줄이기에 적당하도록 한 트랜지스터 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a transistor, in particular, in forming a transistor constituting a memory cell, by electrically separating an element region and a substrate region, and filling a gate to reduce a contact area between a source / drain region and a transistor channel region, thereby reducing junction capacitance. The present invention relates to a method of forming a transistor, which reduces the size of the device and increases the speed and data storage time of the device, thereby reducing the size of the device.
종래 트랜지스터 형성방법의 일실시예를 도 1a 내지 도 1d의 수순단면도를 참고하여 설명하면 다음과 같다.An embodiment of the conventional transistor forming method is described below with reference to the procedure cross-sectional view of FIGS. 1A to 1D.
반도체기판(1) 상부에 차례로 패드산화막(2), 제 1질화막(3)을 형성하고, 격리영역을 정의하여 상기 제 1질화막(3)을 식각한 후 이를 하드마스크로 패드산화막(2) 및 반도체기판(1)의 일부를 식각하여 트랜치를 형성하는 제 1공정과; 상기 형성한 트랜치의 측면을 산화하여 제 1산화영역(4)을 형성하고, 상기 구조 상부전면에 제 2질화막(5)을 증착한 후 이를 식각하여 상기 제 1산화영역(4) 및 제 1질화막(3)의 측면에 측벽을 형성하고, 이를 마스크로 상기 트랜치부분을 등방성식각하여 공동을 형성한 다음, 그 부분을 산화하여 제 2산화영역(6)을 형성하는 제 2공정과; 상기 제 2질화막(5)을 제거하고, 웨이퍼 상부에 격리산화막(7)을 증착한 후 제 1질화막(3)이 드러나도록 평탄화하는 제 3공정과; 상기 제 1질화막(3)을 제거하고, 잔류하는 패드산화막(2)을 버퍼막으로 상기 반도체기판(1) 상에 이온을 주입하여 웹 및 채널을 형성한 후 패드산화막(2)을 제거하고, 반도체기판(1) 상부에 게이트산화막(8)을 성장하는 제 4공정과; 상기 구조 상부전면에 폴리실리콘막(9)을 증착하고, 이를 게이트의 형태에 맞추어 패터닝하여 게이트를 형성한 후 상기 폴리실리콘막(9)을 마스크로 상기 반도체기판(1)상에 소스/드레인영역(10)을 형성하는 제 5공정으로 이루어진다.The pad oxide layer 2 and the first nitride layer 3 are sequentially formed on the semiconductor substrate 1, the isolation region is defined to etch the first nitride layer 3, and then the pad oxide layer 2 and the hard oxide layer are hard masked. A first step of etching a portion of the semiconductor substrate 1 to form a trench; The first side of the formed trench is oxidized to form a first oxidation region 4, the second nitride layer 5 is deposited on the upper surface of the structure, and then etched to form the first oxide region 4 and the first nitride layer. A second step of forming sidewalls on the side surface of (3), forming a cavity by isotropically etching the trench portion with a mask, and then oxidizing the portion to form a second oxidation region (6); A third step of removing the second nitride film 5, depositing an isolation oxide film 7 on the wafer, and then planarizing the first nitride film 3 to be exposed; The first nitride film 3 is removed, the remaining pad oxide film 2 is implanted into the buffer substrate with ions on the semiconductor substrate 1 to form a web and a channel, and then the pad oxide film 2 is removed. A fourth step of growing the gate oxide film 8 on the semiconductor substrate 1; A polysilicon film 9 is deposited on the upper surface of the structure, and patterned according to the shape of the gate to form a gate, and then a source / drain region on the semiconductor substrate 1 using the polysilicon film 9 as a mask. It consists of a 5th process of forming (10).
먼저, 도 1a에 도시한 바와 같이 반도체기판(1) 상부에 차례로 패드산화막(2), 제 1질화막(3)을 형성하고, 격리영역을 정의하여 상기 제 1질화막(3)을 식각한 후 이를 하드마스크로 패드산화막(2) 및 반도체기판(1)의 일부를 식각하여 트랜치를 형성한다.First, as shown in FIG. 1A, the pad oxide film 2 and the first nitride film 3 are sequentially formed on the semiconductor substrate 1, and the isolation region is defined to etch the first nitride film 3. A portion of the pad oxide film 2 and the semiconductor substrate 1 are etched with a hard mask to form a trench.
그 다음, 도 1b에 도시한 바와 같이 상기 형성한 트랜치의 측면을 산화하여 얇은 제 1산화영역(4)을 형성하고, 상기 구조 상부전면에 제 2질화막(5)을 증착한 후 이를 식각하여 상기 제 1산화영역(4) 및 제 1질화막(3)의 측면에 측벽을 형성하고, 이를 마스크로 상기 트랜치부분을 등방성 식각하여 공동을 형성한 다음, 그 부분을 산화하여 제 2산화영역(6)을 형성한다.Next, as shown in FIG. 1B, a thin first oxide region 4 is formed by oxidizing the side surface of the formed trench, depositing a second nitride film 5 on the upper surface of the structure, and etching the same. Sidewalls are formed on the side surfaces of the first oxidation region 4 and the first nitride film 3, and the trench portions are isotropically etched using a mask to form a cavity, and the portions are oxidized to oxidize the second oxidation region 6. To form.
상기와 같이 트랜치의 하부를 등방성식각하여 활성영역의 하부까지 절연영역을 확장 하도록 함으로써 유효 격리거리의 증가로 소자간 격리특성이 좋아지므로 동일한 특성을 얻기위한 메모리셀의 크기를 줄일 수 있다.As described above, by isotropically etching the lower portion of the trench to extend the insulating region to the lower portion of the active region, the isolation characteristics between devices are improved by increasing the effective isolation distance, thereby reducing the size of the memory cell to obtain the same characteristics.
그 다음, 도 1c에 도시한 바와 같이 상기 제 2질화막(5)을 제거하고, 웨이퍼 상부에 격리산화막(7)을 증착한 후 제 1질화막(3)이 드러나도록 평탄화한다.Next, as shown in FIG. 1C, the second nitride film 5 is removed, the isolation oxide film 7 is deposited on the wafer, and the first nitride film 3 is planarized to be exposed.
그 다음, 도 1d에 도시한 바와 같이 상기 제 1질화막(3)을 제거하고, 잔류하는 패드산화막(2)을 버퍼막으로 상기 반도체기판(1) 상에 이온을 주입하여 웹 및 채널을 형성한 후 패드산화막(2)을 제거하고, 반도체기판(1) 상부에 게이트산화막(8)을 성장시킨다.Next, as shown in FIG. 1D, the first nitride film 3 is removed, and ions are implanted onto the semiconductor substrate 1 using the remaining pad oxide film 2 as a buffer film to form a web and a channel. After that, the pad oxide film 2 is removed, and the gate oxide film 8 is grown on the semiconductor substrate 1.
이때, 상기 제 1질화막(3)을 제거하면, 격리산화막(7)또한 그 영향으로 상부가 식각되므로 게이트산화막(8)을 성장한 후에는 웨이퍼 표면이 거의 평탄하게 된다.At this time, if the first nitride film 3 is removed, the isolation oxide film 7 is also etched by the influence thereof, so that after the gate oxide film 8 is grown, the wafer surface is almost flat.
그 다음, 도 1e에 도시한 바와 같이 상기 구조 상부전면에 폴리실리콘막(9)을 증착하고, 이를 게이트의 형태에 맞추어 패터닝하여 게이트를 형성한 후 상기 폴리실리콘막(9)을 마스크로 상기 반도체기판(1)상에 소스/드레인영역(10)을 형성한다.Next, as shown in FIG. 1E, a polysilicon film 9 is deposited on the upper surface of the structure, and patterned according to the shape of the gate to form a gate, and then the semiconductor is formed using the polysilicon film 9 as a mask. The source / drain regions 10 are formed on the substrate 1.
이때, 상기 소스/드레인영역(10)은 제 2산화영역(6)의 상부에 형성되므로 소스/드레인영역(10)이 반도체기판(1)과 접하는 접합부분의 면적이 감소하므로 그만큼 접합누설전류가 감소하지만 상기 트랜지스터의 채널부분은 반도체기판(1)과 접하므로 기판인가전압에 의해 영향을 받게된다.In this case, since the source / drain region 10 is formed on the second oxidation region 6, the area of the junction where the source / drain region 10 is in contact with the semiconductor substrate 1 is reduced, so that the junction leakage current is increased accordingly. Although reduced, the channel portion of the transistor is in contact with the semiconductor substrate 1 and is affected by the substrate applied voltage.
이와 같이 접합누설전류의 감소와, 유효 격리거리의 증가로 인해 이를 디램셀, 에스램셀에 적용하면 데이터 저장시간 및 소자의 특성이 향상되고, 크기를 줄일 수 있지만 채널 누설전류가 발생하고, 채널부분과 소스/드레인영역(10)과의 접촉에 의한 접합 커패시턴스의 값이 여전히 큰 값으로 존재한다.As a result of the reduction of junction leakage current and the increase of the effective isolation distance, it can be applied to DRAM cells and SRAM cells to improve data storage time and device characteristics, and to reduce size, but channel leakage current is generated. And the value of the junction capacitance due to contact with the source / drain region 10 is still large.
상기한 바와 같은 종래 트랜지스터 형성방법은 트랜지스터의 채널부분과 반도체기판이 직접 접합되어 있으므로 접합 커패시턴스 및 채널 누설전류가 크고, 이를이용하여 디램셀, 에스램셀을 구성하는 경우에는 반도체기판간 누설전류와 접합 커패시턴스에의해 데이터 저장시간이 제한되어 메모리셀 불량이 발생하거나 셀의 열화로 인해 신뢰도가 저감될 뿐만 아니라 접합 커패시턴스에 비례하여 고용량의 커패시터가 있어야 데이터 저장시간을 확보할 수 있고, 비트라인당 연결할 수 있는 셀의 갯수도 제한적인 문제점이 있었다.In the conventional transistor formation method as described above, since the channel portion of the transistor and the semiconductor substrate are directly bonded to each other, the junction capacitance and the channel leakage current are large, and when the DRAM and SRAM cells are formed using the transistor, the leakage current and the junction between the semiconductor substrates are used. The data storage time is limited by the capacitance, which causes memory cell defects or cell deterioration, which reduces reliability, and requires a high capacity capacitor in proportion to the junction capacitance to secure the data storage time. The number of cells present was also limited.
본 발명은 상기한 바와 같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 본 발명의 목적은 활성영역을 반도체기판으로부터 완전히 격리하고, 소스/드레인영역과 반도체기판과의 접합면의 면적을 감소시켜 데이터 저장시간을 증가시키고, 반도체기판에 별도의 전원을 인가할 필요가 없도록하여 부가적인 회로를 줄일뿐 아니라 소자간 격리영역의 감소로 인해 소자의 크기를 줄일 수 있도록 한 트랜지스터 형성방법을 제공하는데 있다.The present invention has been made to solve the above-mentioned problems, and an object of the present invention is to completely isolate the active region from the semiconductor substrate, reduce the area of the junction surface between the source / drain region and the semiconductor substrate, and The present invention provides a method of forming a transistor that increases the storage time and eliminates the need to apply a separate power source to the semiconductor substrate, thereby reducing the size of the device due to the reduction of the isolation region between the devices.
도 1은 종래 트랜지스터 형성방법을 보인 수순단면도.1 is a cross-sectional view showing a conventional transistor forming method.
도 2는 본 발명 일실시예의 수순단면도.Figure 2 is a cross-sectional view of the procedure of an embodiment of the present invention.
*** 도면의 주요부분에 대한 부호의 설명 ****** Explanation of symbols for main parts of drawing ***
21 : 반도체기판 22 : 패드산화막21 semiconductor substrate 22 pad oxide film
23 : 제 1질화막 24 : 제 1산화영역23: first nitride film 24: first oxidation region
25 : 제 2질화막 26 : 제 2산화영역25: second nitride film 26: second oxide region
27 : 격리산화막 28 : 버퍼산화막27: isolation oxide film 28: buffer oxide film
29 : 제 3질화막 30 : 제 4질화막29: third nitride film 30: fourth nitride film
31 : 게이트산화막 32 : 게이트도전막31: gate oxide film 32: gate conductive film
33 : 캡질화막 34 : 캡산화막33: cap nitride film 34: cap oxide film
35 : 소스/드레인영역35: source / drain area
상기한 바와 같은 본 발명의 목적을 달성하기 위한 트랜지스터 형성방법은 반도체기판 상부에 차례로 패드산화막, 제 1질화막을 형성하고, 격리영역을 정의하여 상기 제 1질화막을 식각한 후 이를 하드마스크로 패드산화막 및 반도체기판의 일부를 식각하여 트랜치를 형성하는 제 1공정과; 상기 형성한 트랜치의 측면을 산화하여 제 1산화영역을 얇게 형성하고, 상기 구조 상부전면에 제 2질화막을 증착한 후 이를 식각하여 상기 제 1산화영역 및 제 1질화막의 측면에 측벽을 형성하고, 이를 마스크로 상기 트랜치부분을 등방성식각하여 인접 트랜치 하부와 연결이 되도록 공동을 형성한 다음, 그 부분을 산화하여 제 2산화영역을 형성하는 제 2공정과; 상기 웨이퍼상부에 격리산화막을 증착하고, 제 1질화막이 드러나도록 평탄화하는 제 3공정과; 상기 제 1질화막을 제거하고 반도체기판 상에 이온을 주입하여 웰 및 채널을 형성하고, 패드산화막을 제거한 후 반도체기판 상부에 버퍼산화막을 성장시키는 제 4공정과; 상기 구조 상부전면에 제 3질화막을 형성하고, 게이트가 형성될 영역을 정의하여 그 부분의 제 3질화막, 버퍼산화막 및 제 2산화영역에 의해 격리된 반도체기판의 일부를 식각하여 매립 게이트 홀을 형성한 후 상기 반도체기판상에 산화막을 얇게 형성하고, 상기 구조 상부전면에 제 4질화막을 형성한 다음 상기 게이트 홀 하부의 반도체기판상에 이온을 재 주입하여 채널을 형성하고, 제 4질화막을 전면식각하여 상기 게이트 홀의 측면에 질화막측벽을 형성하면서 상기 산화막을 제거하는 제 5공정과; 상기 형성한 게이트 홀 하부의 반도체기판 상에 게이트산화막을 형성하고, 상기 웨이퍼 상부에 차례로 게이트도전막, 캡질화막, 캡산화막을 증착하는 제 6공정과; 상기 구조를 제 3질화막이 드러나도록 화학적 물리적 연마방식으로 평탄화하면서 매립게이트가 게이트 도전막, 캡질화막, 캡산화막의 3층구조를 이루도록 한 후 제 3질화막을 제거하고, 상기 격리된 반도체기판 상에 이온을 주입하여 소스/드레인영역을 형성하는 제 7공정으로 이루어지는 것을 특징으로한다.In the transistor forming method for achieving the object of the present invention as described above, the pad oxide film and the first nitride film are sequentially formed on the semiconductor substrate, the isolation region is defined to etch the first nitride film, and then the pad oxide film is hard masked. And forming a trench by etching a portion of the semiconductor substrate; Forming a thin first oxide region by oxidizing the side of the formed trench, depositing a second nitride film on the upper surface of the structure and etching it to form sidewalls on the sides of the first oxide region and the first nitride film, A second step of isotropically etching the trench portion using a mask to form a cavity so as to be connected to an adjacent trench lower portion, and then oxidizing the portion to form a second oxidation region; A third step of depositing an isolation oxide film on the wafer and planarizing the first nitride film to be exposed; Removing the first nitride film, implanting ions on the semiconductor substrate to form wells and channels, removing the pad oxide film, and growing a buffer oxide film over the semiconductor substrate; A third nitride film is formed on the upper surface of the structure, and a region in which the gate is to be formed is defined, and a portion of the semiconductor substrate separated by the third nitride film, the buffer oxide film, and the second oxidation region of the portion is etched to form a buried gate hole. After that, a thin oxide film is formed on the semiconductor substrate, a fourth nitride film is formed on the upper surface of the structure, and ions are re-injected on the semiconductor substrate below the gate hole to form a channel, and the fourth nitride film is etched entirely. A fifth step of removing the oxide film while forming a nitride film side wall at a side of the gate hole; A sixth step of forming a gate oxide film on the semiconductor substrate below the formed gate hole and depositing a gate conductive film, a cap nitride film, and a cap oxide film on the wafer in order; While planarizing the structure by chemical physical polishing to expose the third nitride film, the buried gate forms a three-layer structure of a gate conductive film, a cap nitride film, and a cap oxide film, and then, removes the third nitride film, and then on the isolated semiconductor substrate. And a seventh step of forming a source / drain region by implanting ions.
상기한 바와 같은 본 발명에의한 트랜지스터 형성방법을 도 2a 내지 도 2g에 도시한 수순단면도를 일 실시예로하여 상세히 설명하면 다음과 같다.A method of forming a transistor according to the present invention as described above will be described in detail with reference to a procedure cross-sectional view shown in FIGS. 2A to 2G as an embodiment.
먼저, 도 2a에 도시한 바와 같이 반도체기판(21) 상부에 차례로 패드산화막(22), 제 1질화막(23)을 형성하고, 격리영역을 정의하여 상기 제 1질화막(23)을 식각한 후 이를 하드마스크로 패드산화막(22) 및 반도체기판(21)의일부를 식각하여 트랜치를 형성한다.First, as shown in FIG. 2A, the pad oxide layer 22 and the first nitride layer 23 are sequentially formed on the semiconductor substrate 21, and the isolation region is defined to etch the first nitride layer 23. A portion of the pad oxide film 22 and the semiconductor substrate 21 are etched with a hard mask to form a trench.
그 다음, 도 2b에 도시한 바와 같이 상기 형성한 트랜치의 측면을 산화하여 제 1산화영역(24)을 얇게 형성하고, 상기 구조 상부전면에 제 2질화막(25)을 증착한 후 이를 식각하여 상기 제 1산화영역(24) 및 제 1질화막(23)의 측면에 측벽을 형성하고, 이를 마스크로 상기 트랜치부분을 등방성식각하여 인접 트랜치 하부와 연결이 되도록 공동을 형성한다.Next, as shown in FIG. 2B, the side of the formed trench is oxidized to form a thin first oxide region 24, a second nitride film 25 is deposited on the upper surface of the structure, and then etched. Sidewalls are formed on the side surfaces of the first oxidation region 24 and the first nitride layer 23, and the cavity is isotropically etched using a mask to form a cavity to be connected to the lower portion of the adjacent trench.
그리고, 상기 형성한 동공부분을 산화하여 제 2산화영역(26)을 형성함으로써 활성영역부분의 반도체기판(21)을 비활성영역부분의 반도체기판(21)과 전기적으로 격리시킨다.Then, the formed pupil portion is oxidized to form the second oxidation region 26 to electrically isolate the semiconductor substrate 21 in the active region from the semiconductor substrate 21 in the inactive region.
상기와 같이 트랜치의 하부를 등방성식각하여 활성영역을 완전히 반도체기판(21) 상에서 절연시킴으로써 유효 격리거리의 증가로 소자간 격리특성이 좋아지므로 동일한 특성을 얻기위한 메모리셀의 크기를 줄일 수 있다.By isotropically etching the lower portion of the trench as described above, the active region is completely insulated on the semiconductor substrate 21, so that the isolation characteristics between devices are improved by increasing the effective isolation distance, thereby reducing the size of the memory cell to obtain the same characteristics.
그 다음, 도 2c에 도시한 바와 같이 상기 웨이퍼 상부에 격리산화막(27)을 증착한 후 제 1질화막(23)이 드러나도록 평탄화한다.Next, as shown in FIG. 2C, after the isolation oxide layer 27 is deposited on the wafer, the first nitride layer 23 is planarized to be exposed.
그 다음, 도 2d에 도시한 바와 같이 상기 제 1질화막(23)을 제거하고, 잔류하는 패드산화막(22)을 버퍼막으로 상기 반도체기판(21) 상에 이온을 주입하여 웰 및 채널을 형성한 후 패드산화막(22)을 제거하고, 반도체기판(21) 상부에 버퍼산화막(28)을 성장시킨다.Next, as shown in FIG. 2D, the first nitride layer 23 is removed, and ions are implanted onto the semiconductor substrate 21 using the remaining pad oxide layer 22 as a buffer layer to form wells and channels. Afterwards, the pad oxide film 22 is removed, and the buffer oxide film 28 is grown on the semiconductor substrate 21.
이때, 상기 제 1질화막(23)을 제거하면, 격리산화막(27)또한 그 영향으로 상부가 식각되므로 버퍼산화막(28)을 성장한 후에는 웨이퍼 표면이 거의 평탄하게 된다.In this case, when the first nitride layer 23 is removed, the top surface is etched due to the isolation oxide layer 27 and the wafer surface is almost flat after the buffer oxide layer 28 is grown.
그 다음, 도 2e에 도시한 바와 같이 상기 구조 상부전면에 제 3질화막(29)을 형성하고, 게이트가 형성될 영역을 정의하여 그 부분의 제 3질화막(29), 버퍼산화막(28) 및 제 2산화영역(26)에 의해 격리된 반도체기판(21)의 일부를 식각하여 매립 게이트 홀을 형성한다.Next, as shown in FIG. 2E, a third nitride film 29 is formed on the entire upper surface of the structure, and a region in which the gate is to be formed is defined to define the third nitride film 29, the buffer oxide film 28, and the first portion of the structure. A portion of the semiconductor substrate 21 isolated by the dioxide region 26 is etched to form a buried gate hole.
상기 형성한 게이트 홀은 후속공정에서 형성할 소스/드레인영역과 상기 격리된 반도체기판(21)의 접합 부분의 면적을 줄이기 위해서 게이트를 반도체기판(21)의 내부에 매립하기 위해서 게이트를 형성할 층들의 두께와 크기를 고려해서 형성한다.The formed gate hole is a layer in which a gate is formed to fill a gate in the semiconductor substrate 21 in order to reduce the area of the junction portion of the source / drain region and the isolated semiconductor substrate 21 to be formed in a subsequent process. Form considering the thickness and size of these.
그리고, 상기 반도체기판(21)상에 산화막을 형성하고, 상기 구조 상부전면에 제 4질화막(30)을 형성한 후 상기 게이트 홀 하부의 반도체기판(21)상에 이온을 재 주입하여 채널을 형성한 다음, 제 4질화막(30)을 전면식각하여 상기 게이트 홀의 측면에 질화막측벽을 형성하면서 상기 산화막을 제거한다.Then, an oxide film is formed on the semiconductor substrate 21, and a fourth nitride film 30 is formed on the upper surface of the structure, and ions are re-injected on the semiconductor substrate 21 under the gate hole to form a channel. Then, the fourth nitride film 30 is etched entirely to form the nitride film side wall on the side of the gate hole to remove the oxide film.
상기 사용한 산화막은 희생산화막으로 채널 형성을 위한 2차 이온주입에서 반도체기판(21)을 보호하기위해 사용한 후 제 4질화막(30)을 식각하면서 제거한다.The used oxide film is used as a sacrificial oxide film to protect the semiconductor substrate 21 from secondary ion implantation for channel formation, and then is removed by etching the fourth nitride film 30.
그 다음, 도 2f에 도시한 바와 같이 상기 제 4질화막(30)을 식각한 후 게이트 홀 하부에 드러난 반도체기판(21)상에 게이트산화막(31)을 형성하고, 상기 웨이퍼 상부에 차례로 게이트도전막(32), 캡질화막(33), 캡산화막(34)을 증착한다.Next, as shown in FIG. 2F, after etching the fourth nitride layer 30, a gate oxide layer 31 is formed on the semiconductor substrate 21 exposed under the gate hole, and the gate conductive layer is sequentially formed on the wafer. (32), the cap nitride film 33 and the cap oxide film 34 are deposited.
이때, 상기 형성한 게이트 홀의 깊이는 상기 게이트도전막(32), 캡질화막(33)의 두께를 합한 것보다 깊어야한다.At this time, the depth of the formed gate hole should be deeper than the sum of the thicknesses of the gate conductive layer 32 and the cap nitride layer 33.
그 다음, 도 2g에 도시한 바와 같이 상기 구조를 제 3질화막(29)이 드러나도록 화학적 물리적 연마방식(CMP)으로 평탄화하면서 매립게이트가 게이트 도전막(32), 캡질화막(33), 캡산화막(34)의 3층구조를 이루도록 한 후 제 3질화막(29)을 제거하고, 상기 격리된 반도체기판(21)상에 이온을 주입하여 소스/드레인영역(35)을 형성한다.Next, as shown in FIG. 2G, the buried gate is planarized by a chemical physical polishing method (CMP) so that the third nitride film 29 is exposed, and the buried gate is formed by the gate conductive film 32, the cap nitride film 33, and the cap oxide film. After forming the three-layer structure of (34), the third nitride film 29 is removed and ions are implanted on the isolated semiconductor substrate 21 to form the source / drain region 35.
이때, 상기 평탄화의 과정에서 매립형 게이트를 형성하는데, 상기 게이트는 게이트 도전막(32), 캡질화막(33), 캡산화막(34)의 3층구조를 이루도록 상기 캡산화막(34)의 일부가 포함되어야 한다.In this case, a buried gate is formed during the planarization process, and the gate includes a portion of the cap oxide layer 34 to form a three-layer structure of the gate conductive layer 32, the capsylation layer 33, and the cap oxide layer 34. Should be.
또한, 상기 형성한 소스/드레인영역(35)은 제 2산화영역(26)에 의해 비활성영역의 반도체기판(21)과는 완전히 격리된 반도체기판(21)상에 형성되고, 매립형 게이트의 측면은 제 4질화막(30)으로 이루어진 측벽으로 절연되어 있기 때문에 실제로 반도체기판(21)과 접합되는 부분의 면적은 극히 좁아지게 되어 접합 커패시턴스값이 감소할 뿐만 아니라 채널 부분도 외부의 기판전극과 절연되어 있으므로 채널 누설전류도 감소하여 SOI(Silicon on Insulator)수준의 전기적 특성을 가지게 된다.In addition, the formed source / drain regions 35 are formed on the semiconductor substrate 21 completely isolated from the semiconductor substrate 21 in the inactive region by the second oxidation region 26, and the side surface of the buried gate is Since it is insulated by the sidewall made of the fourth nitride film 30, the area of the portion which is actually bonded to the semiconductor substrate 21 is extremely narrowed, so that not only the junction capacitance value is reduced but also the channel portion is insulated from the external substrate electrode. The channel leakage current is also reduced to have electrical characteristics at the level of silicon on insulator (SOI).
상기한 바와 같은 본 발명 트랜지스터 형성방법은 활성영역을 반도체기판으로부터 완전히 격리하고, 매립형 게이트를 사용함으로써 소스/드레인영역과 반도체기판과의 접합면적을 줄여 접합 커패시턴스를 감소시키고, 외부기판전압과 절연된 채널부분의 채널 누설전류를 줄여 소자 스피드와 데이터 저장시간을 증가시킴은 물론이고, 반도체기판에 별도의 전원을 인가할 필요가 없으므로 부가적인 회로를 줄이며, 소자간 격리영역의 감소로인해 소자의 크기를 줄일 수 있을 뿐만 아니라 게이트의 평탄화 공정에의해 별도의 평탄화 공정이 없이도 셀간의 상층부 격리가 용이하도록 한 효과가 있다.The transistor forming method of the present invention as described above completely isolates the active region from the semiconductor substrate, and reduces the junction capacitance by reducing the junction area between the source / drain region and the semiconductor substrate by using a buried gate, thereby reducing the junction capacitance. By reducing the channel leakage current in the channel part, the device speed and data storage time are increased, and additional circuits are reduced because there is no need to apply a separate power supply to the semiconductor substrate. In addition, the gate planarization process can reduce the number of layers, and there is an effect of facilitating isolation between upper layers between cells without a separate planarization process.
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