KR100922546B1 - Semiconductor device and Method for fabricating in thereof - Google Patents

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KR100922546B1
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Abstract

본 발명은 저 증착 조절(Low deposit control)이 가능한 USG 필름과 TEOS 필름을 이용하여 층간 절연막 형성 시에 발생되는 보이드(Void) 발생을 방지하는 반도체 소자 및 이를 위한 제조 방법에 관한 것이다.The present invention relates to a semiconductor device for preventing voids generated when an interlayer insulating layer is formed by using a USG film and a TEOS film capable of low deposit control, and a manufacturing method therefor.

Description

반도체 소자 및 이를 위한 제조 방법{Semiconductor device and Method for fabricating in thereof}Semiconductor device and method for manufacturing the same

본 발명은 반도체 소자에 관한 것으로, 보이드(Void)를 방지하기 위한 반도체 소자 및 이를 위한 제조 방법에 관한 것이다.The present invention relates to a semiconductor device, and to a semiconductor device for preventing voids (Void) and a manufacturing method therefor.

도 1a 및 도 1b는 종래 기술에 따른 반도체 소자의 제조 공정을 나타낸 단면도이다.1A and 1B are cross-sectional views illustrating a manufacturing process of a semiconductor device according to the prior art.

우선, 도 1a에 도시된 바와 같이 반도체 기판(11)상에 게이트 산화막(도시하지 않음)을 형성하고, 반도체 기판(11)상에 게이트용 금속막(12)과 제1 절연막(13)을 차례로 증착한다.First, as shown in FIG. 1A, a gate oxide film (not shown) is formed on the semiconductor substrate 11, and the gate metal film 12 and the first insulating film 13 are sequentially formed on the semiconductor substrate 11. Deposit.

여기서, 상기 게이트용 금속막(12)은 폴리 실리콘막(Poly-Si)과 텅스텐 실리콘막(WSix)을 적층하여 형성하거나, 폴리 실리콘막과 베리어막과 텅스텐막(W)을 적층하여 형성한다.The gate metal film 12 may be formed by stacking a polysilicon film (Poly-Si) and a tungsten silicon film (WSix) or by stacking a polysilicon film, a barrier film, and a tungsten film (W).

그리고, 상기 제1 절연막(13)은 실리콘 질화막, 실리콘 산화막, 실리콘 산화막과 실리콘 질화막의 이중막 중 어느 하나로 형성한다.The first insulating layer 13 is formed of any one of a double layer of a silicon nitride film, a silicon oxide film, a silicon oxide film, and a silicon nitride film.

그리고, 포토 및 식각 공정으로 상기 제1 절연막(13)과 게이트용 금속막(12) 을 선택적으로 제거하여 복수개의 게이트(14)를 형성한다.The plurality of gates 14 are formed by selectively removing the first insulating layer 13 and the gate metal layer 12 by photo and etching processes.

그리고, 상기 반도체 기판(11)상에 제2 절연막을 증착하고 상기 게이트(14) 양측면에 남도록 상기 제 2 절연막을 에치백하여 절연막 측벽(15)을 형성한다.A second insulating film is deposited on the semiconductor substrate 11, and the second insulating film is etched back to remain on both sides of the gate 14 to form an insulating film sidewall 15.

여기서, 상기 제 2 절연막은 실리콘 질화막, 실리콘 산화막, 실리콘 산화막과 실리콘 질화막의 이중막 중 어느 하나로 형성한다.Here, the second insulating film is formed of any one of a double layer of a silicon nitride film, a silicon oxide film, a silicon oxide film, and a silicon nitride film.

그리고, 반도체 기판(11) 내부로 불순물 이온이 확산되는 현상을 방지하기 위하여 상기 반도체 기판(11)의 표면상에 확산방지막(16)을 형성한다.In order to prevent the diffusion of impurity ions into the semiconductor substrate 11, a diffusion barrier 16 is formed on the surface of the semiconductor substrate 11.

여기서, 상기 확산 방지막(16)은 박막의 실리콘 질화막이다.The diffusion barrier 16 is a thin silicon nitride film.

그리고, 도 1b에 도시된 바와 같이 CVD(Chemical Vapor Deposition) 공정으로 상기 반도체 기판(11)상에 BPSG(Boron Phosphorus Silicate Glass; 이하 'BPSG')막(17)을 증착한다.As illustrated in FIG. 1B, a BPSG (Boron Phosphorus Silicate Glass; BPSG) film 17 is deposited on the semiconductor substrate 11 by a chemical vapor deposition (CVD) process.

즉, CVD(Chemical Vapor Deposition) 방법으로 820℃ 정도의 온도에서 H2/O2를 주입하면서 열처리하는 공정을 통하여 상기 BPSG막(17)을 리플로우하여 상기 게이트(14) 사이를 매립시킨다.That is, the BPSG film 17 is reflowed through the heat treatment by injecting H 2 / O 2 at a temperature of about 820 ° C. by CVD (Chemical Vapor Deposition) to fill the gaps between the gates 14.

여기서, 상기 BPSG막(17)의 3차원 SiO2 네트워크(Network) 내에는 B2O3과 P2O5 성분 등이 포함된다.Here, the B 2 O 3 and P 2 O 5 components and the like are included in the three-dimensional SiO 2 network of the BPSG film 17.

그러나, 상기 BPSG막(17)은 소자의 집적도가 증가됨에 따라서 갭필(Gap-Fill)해야 하는 공간이 매우 좁음으로 인하여, 상기 게이트(14) 사이에 형성되는 BPSG막(17) 내부에 보이드(Void)(18)가 발생된다.However, the void of the BPSG film 17 is formed inside the BPSG film 17 formed between the gates 14 because the space to be gap-filled is very narrow as the integration degree of the device increases. 18 is generated.

이때, 상기 게이트(14) 사이에 보이드(Void)(18)를 발생시키지 않으면서 상기 BPSG막(17)을 매립시키는 기술은 반도체 소자의 수율과 신뢰성 향상에 있어서 중요한 역할을 한다.In this case, a technique of embedding the BPSG film 17 without generating voids 18 between the gates 14 plays an important role in improving the yield and reliability of the semiconductor device.

즉, 상기 BPSG막(17)이 형성된 후에, 상기 BPSG막(17)내에 상기 게이트(14)와의 전기적 연결을 위해 LPC(Landing Plug Contact; 이하 'LPC')를 형성하는 공정에 있어서, 상기 게이트(14) 사이의 상기 BPSG막(17)에 보이드(Void)(18)가 형성되어 있는 경우 상기 LPC 형성을 위한 SAC(Self Align Contact; 이하 'SAC') 공정이 재대로 수행되지 못한다.That is, after the BPSG film 17 is formed, in the process of forming a Landing Plug Contact (LPC) in the BPSG film 17 for electrical connection with the gate 14, the gate ( If a void 18 is formed in the BPSG layer 17 between the layers 14, a self alignment contact (SAC) process for forming the LPC may not be performed.

따라서, 상기 LPC를 매립하는 폴리실리콘 플러그를 형성하는 과정에서 상기 폴리실리콘 플러그가 상기 LPC 내에 형성되지 못하거나 게이트(14) 상부에 형성되면서 상기 LPC 간에 브릿지(Bridge) 현상을 유발시키는 문제점이 있다.Accordingly, in the process of forming the polysilicon plug to fill the LPC, the polysilicon plug may not be formed in the LPC or may be formed on the gate 14 to cause a bridge phenomenon between the LPCs.

본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 저 증착 조절(Low deposit control)이 가능한 USG 필름과 TEOS 필름을 이용하여 층간 절연막 형성 시에 발생되는 보이드(Void) 발생을 방지하는 반도체 소자 및 이를 위한 제조 방법을 제공하는데 그 목적이 있다.The present invention is to solve the above problems, a semiconductor device for preventing the generation of void (Void) generated when forming an interlayer insulating film using a USG film and a TEOS film capable of low deposit control (Low deposit control) and the same It is an object of the present invention to provide a manufacturing method.

상기 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 제조 방법은, 소자 분리막이 구비된 반도체 기판의 상부에 이온 주입 공정을 수행하는 단계; 상기 반도체 기판 상부에 하드 마스크층을 형성하는 단계; 상기 하드 마스크층을 식각하여 리세스 게이트 영역을 정의하는 하드 마스크층 패턴을 형성하는 단계; 상기 하드 마스크층 패턴을 마스크로 상기 반도체 기판을 식각하여 리세스 게이트 영역을 형성하는 단계; 상기 형성된 리세스 게이트 영역 상에 USG 필름으로 제1 층간 절연막을 형성하는 단계; 및 상기 형성된 제1 층간 절연막 상에 TEOS(Tetra Ethyl Ortho Silicate) 필름으로 제2 층간 절연막을 형성하는 단계;를 포함하여 이루어진다.According to an aspect of the present invention, there is provided a method of manufacturing a semiconductor device, the method including: performing an ion implantation process on an upper portion of a semiconductor substrate provided with an isolation layer; Forming a hard mask layer on the semiconductor substrate; Etching the hard mask layer to form a hard mask layer pattern defining a recess gate region; Etching the semiconductor substrate using the hard mask layer pattern as a mask to form a recess gate region; Forming a first interlayer insulating film with a USG film on the formed recess gate region; And forming a second interlayer insulating film on a formed TEOS (Tetra Ethyl Ortho Silicate) film on the formed first interlayer insulating film.

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이때, 상기 하드 마스크층은 질화막 또는 폴리실리콘층으로 형성하는 것을 특징으로 한다.In this case, the hard mask layer is characterized in that formed of a nitride film or a polysilicon layer.

또한, 상기 하드 마스크층은 100 ~ 2000Å의 두께로 형성하는 것을 특징으로 한다.In addition, the hard mask layer is characterized in that formed to a thickness of 100 ~ 2000Å.

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본 발명에 따른 반도체 소자 및 이를 위한 제조 방법은, USG 필름과 TEOS 필름을 이용하여 층간 절연막 형성 시에 발생되는 보이드(Void) 발생을 방지할 수 있음에 따라, 보이드로 인한 불량 방지 및 수율을 향상시킬 수 있는 효과가 있다.The semiconductor device and the manufacturing method therefor according to the present invention can prevent voids generated when the interlayer insulating film is formed by using the USG film and the TEOS film, thereby improving defect prevention and yield due to voids. It can be effected.

본 발명에 따른 반도체 소자 및 이를 위한 제조 방법은 필요에 따라 전술한 구성요소 이외의 것이 포함되어 구성될 수 있을 것이나, 상기 전술한 구성요소 이외의 것은 본 발명에 직접적 연관이 있는 것은 아니므로 설명의 간명함을 위해 이에 대한 자세한 설명은 이하 생략된다. The semiconductor device and the method for manufacturing the same according to the present invention may be configured to include other than the above-described components as necessary, but other than the above-described components are not directly related to the present invention. For simplicity, a detailed description thereof is omitted below.

한편, 상기 구성요소들은 실제 응용에서 구현될 때 필요에 따라 2 이상의 구성요소가 하나의 구성요소로 합쳐져서 구성되거나, 하나의 구성요소가 2 이상의 구성요소로 세분되어 구성될 수 있음을 유념해야 한다.On the other hand, it should be noted that the components may be configured by combining two or more components into one component, or one component may be subdivided into two or more components as necessary when implemented in actual applications.

본 발명의 다른 목적, 특성 및 이점들은 이하에서의 실시예들의 상세한 설명 을 통해 명백해질 것이다.Other objects, features and advantages of the present invention will become apparent from the following detailed description of the embodiments.

본 발명에 따른 반도체 소자 및 이를 위한 제조 방법의 바람직한 실시예에 관하여 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.A preferred embodiment of a semiconductor device and a method for manufacturing the same according to the present invention will be described in detail with reference to the accompanying drawings.

도 2a 내지 도 2h는 본 발명에 따른 반도체 소자의 제조 방법을 나타낸 공정 순서도이다.2A to 2H are process flowcharts illustrating a method of manufacturing a semiconductor device according to the present invention.

도 2a 내지 도 2h를 참조하면, 본 발명은 종래의 게이트 상에 BPSG(Boron Phosphorus Silicate Glass; 이하 'BPSG')를 이용하여 층간 절연막 형성 시에 발생되는 보이드(Void) 발생을 방지하기 위하여, 상기 게이트를 리세스 게이트로 형성하고, 상기 층간 절연막을 USG 필름을 이용한 제1 층간 절연막과 TEOS 필름을 이용한 제2 층간 절연막으로 형성한다.2A to 2H, the present invention is directed to preventing voids generated when an interlayer insulating layer is formed by using BPSG (hereinafter, referred to as 'BPSG') on a conventional gate. A gate is formed as a recess gate, and the interlayer insulating film is formed as a first interlayer insulating film using a USG film and a second interlayer insulating film using a TEOS film.

이하, 본 발명에 따른 반도체 소자의 제조 방법에 상세히 설명한다.Hereinafter, a method of manufacturing a semiconductor device according to the present invention will be described in detail.

도 2a에 도시된 바와 같이, 반도체 기판(21) 상에 패드층(22)을 형성한 후, 상기 패드층(22) 상에 소자분리 마스크(도시 생략)를 형성한다.As shown in FIG. 2A, after forming the pad layer 22 on the semiconductor substrate 21, an isolation mask (not shown) is formed on the pad layer 22.

여기서, 상기 패드층(22)은 패드 산화막과 패드 질화막의 적층이고, 소자분리 마스크를 감광막을 도포하고 노광 및 현상으로 패터닝하여 형성한 것이다.Here, the pad layer 22 is a stack of a pad oxide film and a pad nitride film, and the device isolation mask is formed by applying a photosensitive film and patterning the same by exposure and development.

이어서, 상기 소자분리 마스크를 식각 배리어로 상기 패드층(22)을 식각한 후 상기 소자분리 마스크를 제거한다.Subsequently, the pad layer 22 is etched using the device isolation mask as an etch barrier, and then the device isolation mask is removed.

계속해서, 상기 패드층(22)을 식각 배리어로 상기 반도체 기판(21)을 소정 깊이로 식각하여, 소자분리 영역이 될 소자분리용 트렌치(23)를 형성한다.Subsequently, the semiconductor substrate 21 is etched to a predetermined depth by using the pad layer 22 as an etch barrier to form a device isolation trench 23 to be an element isolation region.

상기과 같은 일련의 공정에 의해 상기 소자분리용 트렌치(23)가 형성되면, 상기 소자분리용 트렌치(23)를 제외한 상기 반도체 기판(21)의 나머지 부분은 활성영역(24)으로 정의된다.When the device isolation trench 23 is formed by the above-described process, the remaining portion of the semiconductor substrate 21 except the device isolation trench 23 is defined as an active region 24.

다음으로, 상기 소자분리용 트렌치(23)를 채울때까지, 상기 패드층(22) 상부에 소자분리용 절연막(25)을 증착한다. 이때, 상기 소자분리용 절연막(25)은 고밀도 플라즈마(High Density Plasma; HDP) 방식을 이용한 산화막으로 형성한다.Next, the device isolation insulating film 25 is deposited on the pad layer 22 until the device isolation trench 23 is filled. In this case, the device isolation insulating film 25 is formed of an oxide film using a high density plasma (HDP) method.

이후, 도 2b에 도시된 바와 같이, 상기 패드층(22)을 연마 정지막으로 이용한 CMP(Chemlcal Mechanical Polishing; 이하 'CMP') 공정을 진행하여 상기 소자분리용 절연막(25)을 평탄화시켜, 상기 소자분리용 트렌치(23)에 매립되는 소자분리막(25a)을 형성한다.Thereafter, as shown in FIG. 2B, a CMP process is performed using the pad layer 22 as a polishing stop layer to planarize the insulating layer 25 for device isolation. A device isolation film 25a is formed in the device isolation trench 23.

이후, 도 2c에 도시된 바와 같이, 상기 패드층(22)을 스트립한 후에, 드러난 활성 영역(24)에 대해 웰(Well) 및 문턱 전압 조절을 위한 이온주입 공정들을 진행한다.Then, as shown in FIG. 2C, after stripping the pad layer 22, ion implantation processes for adjusting the well and threshold voltage are performed on the exposed active region 24.

이후, 도 2d에 도시된 바와 같이, 상기 반도체 기판(21)의 전면에 하드 마스크층(26)을 형성한 후, 상기 하드 마스크층(26)을 식각하여 리세스 게이트 영역을 정의하는 하드 마스크층 패턴(27)을 형성한다.Thereafter, as shown in FIG. 2D, after forming the hard mask layer 26 on the entire surface of the semiconductor substrate 21, the hard mask layer 26 is etched to define a recess gate region. The pattern 27 is formed.

상기 하드 마스크층(26)은 질화막 또는 폴리실리콘층으로 형성하고, 100 ~ 2000Å의 두께로 형성한다.The hard mask layer 26 is formed of a nitride film or a polysilicon layer, and has a thickness of 100 to 2000 GPa.

이어서, 상기 하드 마스크층 패턴(27)를 식각 배리어로 이용하여 상기 하드 마스크(26)를 식각한다.Subsequently, the hard mask 26 is etched using the hard mask layer pattern 27 as an etching barrier.

이후, 도 2e에 도시된 바와 같이, 상기 하드 마스크층 패턴(27)을 제거한 후, 상기 하드 마스크(26)를 식각 배리어로 상기 반도체 기판(21)의 활성영역(24)을 소정 깊이로 식각하여 리세스 게이트용 트렌치(28)를 형성한다.Subsequently, as shown in FIG. 2E, after the hard mask layer pattern 27 is removed, the active region 24 of the semiconductor substrate 21 is etched to a predetermined depth using the hard mask 26 as an etch barrier. A trench 28 for a recess gate is formed.

이후, 상기 리세스 게이트용 트렌치(28)가 형성된 활성영역(24)의 표면상에 게이트 절연막(29)을 형성한다.Thereafter, a gate insulating layer 29 is formed on the surface of the active region 24 in which the recess gate trench 28 is formed.

이후, 상기 게이트 절연막(29) 상에 게이트 전극(20)으로 사용될 도전 막과 게이트 하드 마스크(20a)로 사용될 하드 마스크 질화막을 적층한다.Thereafter, a conductive film to be used as the gate electrode 20 and a hard mask nitride film to be used as the gate hard mask 20a are stacked on the gate insulating layer 29.

이어서, 상기 하드 마스크 질화막과 상기 도전 막을 순차적으로 패터닝하여 리세스 게이트용 트렌치(28)에 자신의 하부가 매립되면서, 반도체 기판(21)의 표면 위로 일부가 돌출되는 게이트전극(20) 및 게이트 하드 마스크(20a)의 적층구조로 된 리세스 게이트(100)를 형성한다.Subsequently, the hard mask nitride film and the conductive film are sequentially patterned to fill the lower portion of the hard mask nitride film and the conductive film with the lower portion of the trench mask 28. A recess gate 100 having a laminated structure of the mask 20a is formed.

이후, 도 2f 및 도 2g에 도시된 바와 같이, USG 필름을 이용하여 상기와 같이 형성된 리세스 게이트(100) 상에 제1 층간 절연막(30)을 형성하고, TEOS(Tetra Ethyl Ortho Silicate; 이하 'TEOS') 필름을 이용하여 상기 제1 층간 절연막(30) 상에 제2 층간 절연막(40)을 형성한다.2F and 2G, a first interlayer insulating film 30 is formed on the recess gate 100 formed as described above using a USG film, and TEOS (Tetra Ethyl Ortho Silicate) TEOS ') film to form a second interlayer insulating film 40 on the first interlayer insulating film 30.

상기 USB 필름 및 TEOS 필름은 저 증착 조절(low deposit control)이 가능한 필름으로서, 종래의 BPSG보다 낮은 두께로 형성할 수 있고, 이로 인해 종래의 BPSG보다 집적도가 낮아 보이드 발생을 방지할 수 있다.The USB film and the TEOS film are films capable of low deposit control, and may be formed to a thickness lower than that of a conventional BPSG, thereby preventing voids due to a lower integration degree than a conventional BPSG.

이후, 도 2h에 도시된 바와 같이, LPC(Landing Plug Contact; 이하 'LPC') 형성 공정을 통해 상기 제1 층간 절연막(30)과 제2 층간 절연막(40)내에 상기 리세스 게이트(100)와 전기적 연결을 위한 콘택홀(50)을 형성한다.Thereafter, as shown in FIG. 2H, the recess gate 100 may be formed in the first interlayer insulating layer 30 and the second interlayer insulating layer 40 through a LPC (Landing Plug Contact) process. The contact hole 50 for the electrical connection is formed.

상술한 본 발명의 설명 및 도면에서는 드레인 전극 및 소스 전극과, 상기 드레인 전극 및 소스 전극과 전기적 연결을 위한 콘택홀을 도시하지 않았으나, 본 발명을 이에 한정하는 것은 아니다.In the description and drawings of the present invention described above, although the drain electrode and the source electrode, and the contact hole for electrical connection with the drain electrode and the source electrode are not shown, the present invention is not limited thereto.

이상 본 발명은 본 발명의 정신 및 필수적 특징을 벗어나지 않는 범위에서 다른 특정한 형태로 구체화될 수 있음은 당업자에게 자명하다. 예를 들면, 본 기술분야의 당업자에게는 전술한 실시예들을 서로 조합하여 사용하는 것도 매우 용이할 것이다. 따라서, 상기의 상세한 설명은 모든 면에서 제한적으로 해석되어서는 아니되고 예시적인 것으로 고려되어야 한다. 본 발명의 범위는 첨부된 청구항의 합리적 해석에 의해 결정되어야 하고, 본 발명의 등가적 범위 내에서의 모든 변경은 본 발명의 범위에 포함된다.It will be apparent to those skilled in the art that the present invention can be embodied in other specific forms without departing from the spirit and essential features of the present invention. For example, it will be very easy for those skilled in the art to use the above-described embodiments in combination with each other. Accordingly, the above detailed description should not be construed as limiting in all aspects and should be considered as illustrative. The scope of the invention should be determined by reasonable interpretation of the appended claims, and all changes within the equivalent scope of the invention are included in the scope of the invention.

도 1a 및 도 1b는 종래 기술에 따른 반도체 소자의 제조 공정을 나타낸 단면도이다.1A and 1B are cross-sectional views illustrating a manufacturing process of a semiconductor device according to the prior art.

도 2a 내지 도 2h는 본 발명에 따른 반도체 소자의 제조 방법을 나타낸 공정 순서도이다.2A to 2H are process flowcharts illustrating a method of manufacturing a semiconductor device according to the present invention.

<도면의 주요 부호에 대한 설명><Description of Major Symbols in Drawing>

20: 게이트 전극 20a: 게이트 하드마스크20: gate electrode 20a: gate hard mask

21: 반도체 기판 22: 패드층21: semiconductor substrate 22: pad layer

23: 트렌치 24: 활성 영역23: trench 24: active area

25: 소자분리용 절연막 25a: 소자 분리막25: isolation layer for device isolation 25a: isolation layer for device

26: 하드마스크 층 27: 하드마스크층 패턴26: hard mask layer 27: hard mask layer pattern

28: 리세스 게이트용 트렌치 29: 게이트 절연막28: trench for recess gate 29: gate insulating film

30: 제1 층간 절연막 40: 제2 층간 절연막30: first interlayer insulating film 40: second interlayer insulating film

50: 콘택홀50: contact hole

Claims (8)

삭제delete 삭제delete 삭제delete 소자 분리막이 구비된 반도체 기판의 상부에 이온 주입 공정을 수행하는 단계;Performing an ion implantation process on the semiconductor substrate including the device isolation layer; 상기 반도체 기판 상부에 하드 마스크층을 형성하는 단계;Forming a hard mask layer on the semiconductor substrate; 상기 하드 마스크층을 식각하여 리세스 게이트 영역을 정의하는 하드 마스크층 패턴을 형성하는 단계;Etching the hard mask layer to form a hard mask layer pattern defining a recess gate region; 상기 하드 마스크층 패턴을 마스크로 상기 반도체 기판을 식각하여 리세스 게이트 영역을 형성하는 단계;Etching the semiconductor substrate using the hard mask layer pattern as a mask to form a recess gate region; 상기 형성된 리세스 게이트 영역 상에 USG 필름으로 제1 층간 절연막을 형성하는 단계; 및Forming a first interlayer insulating film with a USG film on the formed recess gate region; And 상기 형성된 제1 층간 절연막 상에 TEOS(Tetra Ethyl Ortho Silicate) 필름으로 제2 층간 절연막을 형성하는 단계;를 포함하여 이루어지는 반도체 소자의 제조 방법.Forming a second interlayer insulating film with a TEOS (Tetra Ethyl Ortho Silicate) film on the formed first interlayer insulating film. 제4 항에 있어서,The method of claim 4, wherein 상기 하드 마스크층은, 질화막 또는 폴리실리콘층으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.The hard mask layer is formed of a nitride film or a polysilicon layer. 제4 항에 있어서,The method of claim 4, wherein 상기 하드 마스크층은, 100 ~ 2000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.The hard mask layer is formed to a thickness of 100 ~ 2000Å, the manufacturing method of a semiconductor device. 삭제delete 삭제delete
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