KR101024814B1 - Method for manufacturing semiconductor device - Google Patents
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Abstract
본 발명은 소자 분리 구조에 리세스를 형성하여 랜딩 플러그가 접촉하는 활성영역을 핀 모양으로 형성함으로써 랜딩 플러그(50)와 활성영역(12)의 접촉 면적을 증가시키고, 접촉 저항을 줄여 동작 특성을 향상시킬 수 있는 기술을 개시한다.The present invention increases the contact area between the landing plug 50 and the active region 12 by reducing the contact resistance by forming a recess in the device isolation structure to form an active region in contact with the landing plug in a pin shape. Disclosed are techniques that can be improved.
랜딩 플러그, 접촉 저항, 동작 특성, 리세스, SOD Landing plug, contact resistance, operating characteristics, recessed, SOD
Description
본 발명은 반도체 소자 및 그의 형성 방법에 관한 것으로, 더욱 상세하게는 소자 분리 구조에 리세스를 형성하여 랜딩 플러그가 접촉하는 활성영역을 핀 모양으로 형성함으로써 랜딩 플러그와 활성영역의 접촉 면적을 증가시키고 접촉 저항을 줄여 동작 특성을 향상시킬 수 있는 반도체 소자 형성 방법에 관한 것이다.The present invention relates to a semiconductor device and a method for forming the same, and more particularly, by forming a recess in a device isolation structure to form an active region in contact with the landing plug in a pin shape, thereby increasing the contact area between the landing plug and the active region. The present invention relates to a method of forming a semiconductor device capable of improving contact characteristics by reducing contact resistance.
반도체 소자의 고집적화가 가속화되어 감에 따라 소자를 이루는 여러 구조물층들이 적층 구조로 배치된다. As the integration of semiconductor devices is accelerated, various structure layers constituting the device are arranged in a stacked structure.
이로 인하여 상부 도전층과 하부 도전층을 연결해주기 위하여 콘택 플러그(contact plug) 공정 기술이 제안되었다. For this reason, a contact plug process technology has been proposed to connect the upper conductive layer and the lower conductive layer.
이러한 콘택 플러그 형성 공정에 있어서, 하부에서는 최소의 면적으로 접촉면적을 넓히면서, 상부에서는 후속 공정에 대한 공정 마진(margin)을 넓히기 위하여 콘택되는 하부에 비해 그 상부의 면적이 큰 랜딩 플러그 콘택(landing plug contact) 공정이 제안되었다.In such a contact plug forming process, the landing plug contact has a larger area at the upper part than the lower contact part to expand the contact area with a minimum area at the lower part and to increase the process margin for the subsequent process at the upper part. contact process has been proposed.
그러나, 이러한 랜딩 콘택 플러그를 형성하기 위해서는 높은 종횡비(aspect ratio)를 갖는 구조물 사이를 식각해야 하는 어려움이 있으며, 이때 두 물질, 예컨 대, 산화막과 질화막 간의 식각 선택비를 이용하여 식각 프로파일(profile)을 얻는 자기 정렬 콘택(Self Align Contact, 이하, SAC라 함) 공정 기술이 도입되었다. However, in order to form such a landing contact plug, there is a difficulty in etching between structures having a high aspect ratio, wherein an etching profile between two materials, for example, an etching selectivity between an oxide film and a nitride film, is used. Self Align Contact (hereinafter referred to as SAC) process technology was introduced.
SAC 식각 공정을 위해서는 CF 및 CHF 계열의 가스를 이용한다. 이때, 하부의 도전패턴에 대한 공격(attack)을 방지하기 위해 질화막 등을 이용한 식각 정지막과 스페이서 등이 필요하다.For the SAC etching process, CF and CHF series gases are used. In this case, in order to prevent an attack on the lower conductive pattern, an etch stop film and a spacer using a nitride film are required.
일반적인 SAC 공정은 반도체 기판에 활성 영역을 정의하는 소자 분리막(소자 분리 구조)을 형성하고, 반도체 기판 상부에 게이트를 형성한다. A typical SAC process forms a device isolation film (device isolation structure) defining an active region on a semiconductor substrate, and forms a gate over the semiconductor substrate.
이어서 게이트를 포함하는 전체 상부에 스페이서용 질화막을 형성한다. Subsequently, a nitride film for spacers is formed over the entire surface including the gate.
그리고, 반도체 기판 및 게이트 상부에 층간 절연막을 형성한 다음 층간 절연막이 게이트 스택의 높이와 같아질 때까지 CMP(Chemical Mechanical Polishing)을 실시한다. 이때 CMP는 게이트 상부의 질화막이 노출되기 시작하면 연마율이 떨어지면서 식각이 저지된다. Then, an interlayer insulating film is formed on the semiconductor substrate and the gate, and then chemical mechanical polishing (CMP) is performed until the interlayer insulating film is equal to the height of the gate stack. At this time, when the nitride film on the gate starts to be exposed, the polishing rate decreases and etching is inhibited.
그 다음에 하드 마스크용 비정질 탄소막과 감광막을 순차적으로 형성한 후 감광막에 대한 노광 및 현상 공정을 통해 스페이서용 질화막이 노출될 때까지 산화막을 식각한다. Next, the amorphous carbon film for the hard mask and the photosensitive film are sequentially formed, and the oxide film is etched until the spacer nitride film is exposed through the exposure and development processes for the photosensitive film.
그 다음에 감광막 패턴에 의해 식각된 하드 마스크 패턴을 식각 마스크로 이용하여 스페이서용 질화막을 식각한 다음 노출된 반도체 기판이 모두 매립되도록 랜딩 플러그용 폴리 실리콘층을 증착한 후 에치백 공정 또는 CMP를 수행하여 층간 절연막에 의해 정의되는 랜딩 플러그를 완성한다.Next, the nitride film for the spacer is etched using the hard mask pattern etched by the photoresist pattern as a etch mask, the polysilicon layer for landing plug is deposited so that all exposed semiconductor substrates are embedded, and then an etch back process or a CMP is performed. To complete the landing plug defined by the interlayer insulating film.
하지만 종래 기술에 따라 형성된 랜딩 플러그의 형태는 셀 사이즈가 줄어들 게 되면서 계속하여 증가하는 접촉 저항으로 인해 칩의 동작 특성이 저하되는 문제가 있다.However, the shape of the landing plug formed according to the prior art has a problem that the operating characteristics of the chip is reduced due to the ever-increasing contact resistance as the cell size is reduced.
본 발명은 랜딩 플러그와 활성영역의 접촉 면적을 증가시키고 접촉 저항을 줄여 동작 특성을 향상시킬 수 있는 반도체 소자 형성 방법을 제공하는 것을 목적으로 한다.An object of the present invention is to provide a method of forming a semiconductor device capable of increasing the contact area between the landing plug and the active region and reducing the contact resistance to improve operating characteristics.
본 발명에 따른 반도체 소자 형성 방법은 The method of forming a semiconductor device according to the present invention
반도체 기판 내에 활성영역을 정의하는 소자 분리 구조를 형성하는 단계;Forming a device isolation structure defining an active region in the semiconductor substrate;
리세스 게이트 마스크를 이용하여 상기 소자 분리 구조를 일정 깊이 식각하여 라인 형태의 리세스를 형성하는 단계;Etching the device isolation structure to a predetermined depth using a recess gate mask to form a line-type recess;
상기 리세스를 절연막을 이용하여 매립하는 단계;Filling the recess with an insulating film;
상기 활성영역 상부에 게이트 스택을 형성하는 단계;Forming a gate stack on the active region;
상기 게이트 스택을 포함하는 반도체 기판 상부에 층간 절연막을 형성하는 단계;Forming an interlayer insulating film on the semiconductor substrate including the gate stack;
상기 층간 절연막 및 상기 절연막을 선택 식각하여 랜딩 플러그 콘택 홀을 형성하는 단계; 및Selectively etching the interlayer insulating film and the insulating film to form a landing plug contact hole; And
상기 랜딩 플러그 콘택 홀을 전도 물질로 매립하여 랜딩 플러그를 형성하는 단계를 포함한다. Filling the landing plug contact hole with a conductive material to form a landing plug.
또한, 상기 소자 분리 구조를 형성하는 단계는 In addition, forming the device isolation structure is
상기 활성영역을 정의하는 트랜치를 형성하는 단계;Forming a trench defining the active region;
상기 트랜치의 하부에 SOD를 매립하는 단계; 및Embedding SOD in the bottom of the trench; And
상기 SOD 상부에 HDP를 매립하는 단계를 포함하고,Embedding the HDP on the SOD;
상기 트랜치의 상기 반도체 기판 표면에 산화막을 형성하는 단계를 더 포함하고,Forming an oxide film on a surface of the semiconductor substrate of the trench;
상기 트랜치의 상기 반도체 기판 표면의 산화를 방지하는 질화막을 형성하는 단계를 더 포함하고,Forming a nitride film to prevent oxidation of the surface of the semiconductor substrate in the trench;
상기 리세스를 형성하는 단계는 Forming the recess
상기 소자 분리 구조를 포함하는 상기 반도체 가판 상부에 감광막을 증착하는 단계;Depositing a photoresist film on the semiconductor substrate including the device isolation structure;
상기 리세스 게이트 마스크를 이용하여 상기 감광막에 대해 노광 및 현상 공정을 수행하여 감광막 패턴을 형성하는 단계; 및Forming a photoresist pattern by performing an exposure and development process on the photoresist using the recess gate mask; And
상기 감광막 패턴을 식각 마스크로 이용하여 상기 소자 분리 구조를 식각하는 단계를 포함하고,Etching the device isolation structure by using the photoresist pattern as an etching mask;
상기 감광막은 네거티브형이고,The photosensitive film is negative type,
상기 리세스를 형성하는 단계에서 상기 활성영역이 일부 식각되어 상기 활성영역이 핀(fin) 형태를 갖고,In the forming of the recess, the active region is partially etched so that the active region has a fin shape.
상기 절연막은 SOD이고,The insulating film is SOD,
상기 활성영역에 게이트 리세스를 형성하는 단계를 더 포함하고,Forming a gate recess in the active region;
상기 게이트 스택을 형성하는 단계는 상기 게이트 스택 상부 및 상기 절연막 상부에 스페이서막을 형성하는 단계를 포함하고,The forming of the gate stack includes forming a spacer layer on the gate stack and on the insulating layer.
상기 스페이서막은 질화막으로 형성하고,The spacer film is formed of a nitride film,
상기 랜딩 플러그 콘택 홀을 형성하는 단계는 Forming the landing plug contact hole
상기 스페이서막을 식각 정지막으로 이용하여 상기 층간 절연막을 선택 식각하는 단계; 및Selectively etching the interlayer insulating layer using the spacer layer as an etch stop layer; And
상기 스페이서막 및 상기 절연막을 선택 식각하여 상기 활성영역을 노출하는 단계를 포함하는 것을 특징으로 한다.And selectively etching the spacer layer and the insulating layer to expose the active region.
본 발명은 소자 분리 구조에 리세스를 형성하여 랜딩 플러그가 접촉하는 활성영역을 핀 모양으로 형성함으로써 랜딩 플러그와 활성영역의 접촉 면적을 증가시키고 접촉 저항을 줄여 동작 특성을 향상시킬 수 있는 효과가 있다.The present invention has the effect of increasing the contact area between the landing plug and the active region and reducing the contact resistance to improve the operating characteristics by forming a recess in the device isolation structure to form a pin shape of the active region that the landing plug contacts. .
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수 있다. 오히려, 여기서 소개되는 실시예는 본 발명의 기술적 사상이 철저하고 완전하게 개시되고 당업자에게 본 발명의 사상이 충분히 전달되기 위해 제공되는 것이다. 또한, 명세서 전체에 걸쳐서 동일한 참조 번호들은 동일한 구성요소를 나타낸다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the invention is not limited to the embodiments described herein but may be embodied in other forms. Rather, the embodiments introduced herein are provided so that the spirit of the present invention is thoroughly and completely disclosed, and the spirit of the present invention to those skilled in the art will be fully delivered. Also, like reference numerals denote like elements throughout the specification.
도 1a 내지 도 1j는 본 발명에 따른 반도체 소자 형성 방법을 나타낸 단면도들이다. 여기서, (i)은 게이트 스택의 길이 방향에 대해 수직인 단면도이고, (ii)는 게이트 스택의 길이 방향에 대해 평행한 단면도이다.1A to 1J are cross-sectional views illustrating a method of forming a semiconductor device in accordance with the present invention. Here, (i) is a sectional view perpendicular to the longitudinal direction of the gate stack, and (ii) is a sectional view parallel to the longitudinal direction of the gate stack.
도 1a를 참조하면, 반도체 기판(10) 내에 활성영역(12)을 정의하는 트랜치를 형성한 후 반도체 기판(10) 표면에 산화막(14)을 80~100Å 두께로 증착하고, 그 다음에 반도체 기판(10) 표면의 산화를 방지하기 위한 질화막(16)을 60~80Å 두께로 형성한다. 이어서, 질화막(16)을 보호하기 위한 산화막을 50~70Å 두께로 증착한다.Referring to FIG. 1A, after forming a trench defining an
그 다음에 트랜치의 하부에 SOD(Spin On Dielectric)(22)를 2000~3000Å 두께로 매립하고, SOD(22) 상부에 HDP(High Density Plasma)(24)를 2000~3000Å 두께로 매립하여 소자 분리 구조(20)를 형성한다.Then, the SOD (Spin On Dielectric) 22 is buried in the lower portion of the trench at a thickness of 2000 to 3000 microns, and the HDP (High Density Plasma) 24 is embedded at the upper portion of the
활성영역(12) 및 소자 분리 구조(20)를 포함하는 반도체 기판(10) 상부에 감광막을 증착하고, 리세스 게이트 형성용 마스크를 이용하여 노광 및 현상 공정을 수행하여 리세스 게이트 영역을 정의하는 감광막 패턴(26)을 형성한다. 이때, 네거티브형 감광막(negative type photoresist)을 사용하여 노광 및 현상 공정을 통해 리세스 게이트 영역에 감광막 패턴(26)이 형성된다.A photoresist is deposited on the
도 1b를 참조하면, 감광막 패턴(26)을 식각 마스크로 이용하여 소자 분리 구조(20)의 HDP(24)를 일정 깊이 식각하여 소자 분리 구조(20)에 라인 형태의 리세스가 형성된다. 이때, 랜딩 플러그와 접촉하는 활성영역(12)의 일부가 식각되어 핀(fin) 형태가 된다.Referring to FIG. 1B, an
도 1c 및 도 1d를 참조하면, 소자 분리 구조(20)의 리세스를 포함하는 전면 상부에 SOD(28)를 증착하고, CMP를 통해 소자 분리 구조(20)에 형성된 리세스를 SOD(28)로 매립한다. 1C and 1D, the
도 1e를 참조하면, 활성영역(12)에 리세스 게이트 스택(30)을 형성한다. 여기서, 리세스 게이트 스택(30)은 리세스 게이트 형성용 마스크를 이용하여 활성영역(12)에 리세스를 형성하고, 리세스를 포함하는 전면 상부에 게이트 산화막(31)을 형성한 후 리세스를 매립하는 도전막(32), 금속 실리사이드막(33), 하드 마스크막(34)을 적층하여 형성한다. 또한, 리세스 게이트 스택(30)을 포함하는 전면 상부에 스페이서용 질화막(35)을 형성한다.Referring to FIG. 1E, a
리세스 게이트 스택(30)을 포함하는 반도체 기판(10) 상부에 층간 절연막(40)을 형성한 후 하드 마스크용 비정질 탄소층(42)과 반사 방지막(44)을 증착한다. 그 다음에 반사 방지막(44) 상부에 감광막을 증착하고 SAC(Self Align Contact)용 마스크를 이용하여 노광 및 현상 공정을 통해 랜딩 플러그를 정의하는 감광막 패턴(46)을 형성한다. After the
도 1f를 참조하면, 감광막 패턴(46)을 식각 마스크로 이용하여 반사 방지막(44)과 비정질 탄소층(42)을 식각하여 하드 마스크 패턴을 형성한다.Referring to FIG. 1F, the
도 1g를 참조하면, 하드 마스크 패턴을 식각 마스크로 이용하여 층간 절연막(40)을 식각하여 랜딩 플러그 콘택 홀을 형성한다. 이때, 스페이서용 질화막(35)이 식각 정지막으로 작용한다.Referring to FIG. 1G, the
도 1h를 참조하면, 랜딩 플러그 콘택 홀에 의해 노출된 스페이서용 질화막(35) 및 SOD(28)을 식각하여 활성영역(12)을 노출한다.Referring to FIG. 1H, the
도 1i 및 도 1j를 참조하면, 랜딩 플러그 콘택 홀을 매립하는 폴리 실리콘(48)을 증착하고, CMP를 통하여 랜딩 플러그(50)를 형성한다. 1I and 1J,
상기한 바와 같은 본 발명은 소자 분리 구조에 리세스를 형성하여 랜딩 플러그가 접촉하는 활성영역을 핀 모양으로 형성하기 때문에 랜딩 플러그(50)와 활성영역의 접촉 면적을 증가시켜 접촉 저항을 줄이므로 동작 특성을 향상시킬 수 있다. Since the present invention as described above forms a recess in the device isolation structure to form an active region contacting the landing plug in a pin shape, the contact area of the
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다. It will be apparent to those skilled in the art that various modifications, additions, and substitutions are possible, and that various modifications, additions and substitutions are possible, within the spirit and scope of the appended claims. As shown in Fig.
도 1a 내지 도 1j는 본 발명에 따른 반도체 소자 형성 방법을 나타낸 단면도들이다.1A to 1J are cross-sectional views illustrating a method of forming a semiconductor device in accordance with the present invention.
<도면의 주요 부분에 대한 부호 설명>Description of the Related Art [0002]
20: 반도체 기판20: semiconductor substrate
22a, 22b: 비트 라인 콘택22a, 22b: bit line contacts
24a, 24b: 비트 라인24a, 24b: bit line
26a, 26b, 26c: 층간 절연막26a, 26b, 26c: interlayer insulating film
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KR20080010888A (en) * | 2006-07-28 | 2008-01-31 | 주식회사 하이닉스반도체 | Method for forming semiconductor device |
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2008
- 2008-04-25 KR KR1020080038713A patent/KR101024814B1/en not_active IP Right Cessation
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20080010885A (en) * | 2006-07-28 | 2008-01-31 | 주식회사 하이닉스반도체 | Method for forming semiconductor device |
KR20080010888A (en) * | 2006-07-28 | 2008-01-31 | 주식회사 하이닉스반도체 | Method for forming semiconductor device |
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KR20090112924A (en) | 2009-10-29 |
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