KR20110075206A - Semiconductor device and method for forming using the same - Google Patents

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KR20110075206A
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Abstract

PURPOSE: A semiconductor device and a forming method thereof are provided to increase an interface resistance by forming an oxide layer on a surface of a landing plug in a process for forming a bit line contact. CONSTITUTION: A gate pattern is formed on a semiconductor substrate including an active area which is defined by an isolation layer. A first multi-plug(110) is connected to both sides of the active region and has the height higher than a gate pattern(106). A second multi-plug is connected to a center part of the active region. The second multi-plug has the height lower than the height of the first multi-plug.

Description

반도체 소자 및 그의 형성 방법{Semiconductor device and method for forming using the same}Semiconductor device and method for forming using the same

본 발명은 반도체 소자 및 그의 형성 방법에 관한 것으로, 보다 자세하게는 랜딩플러그와 저장전극 콘택 계면 산화에 의한 불량을 개선하는 반도체 소자 및 그의 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method of forming the same, and more particularly, to a semiconductor device and a method of forming the same, which improve defects caused by interfacial oxidation of the landing plug and the storage electrode contact.

반도체 소자의 고집적화가 가속화되어 감에 따라 소자를 이루는 여러 구조물층들이 적층 구조로 배치된다. 이로 인하여 상부 도전층과 하부 도전층을 연결해주기 위하여 콘택 플러그(contact plug) 공정 기술이 제안되었다. As the integration of semiconductor devices is accelerated, various structure layers constituting the device are arranged in a stacked structure. For this reason, a contact plug process technology has been proposed to connect the upper conductive layer and the lower conductive layer.

이러한 콘택 플러그 형성 공정에 있어서, 하부에서는 최소의 면적으로 접촉면적을 넓히면서, 상부에서는 후속 공정에 대한 공정 마진(margin)을 넓히기 위하여 콘택되는 하부에 비해 그 상부의 면적이 큰 랜딩 플러그 콘택(landing plug contact) 공정이 제안되었다. 그러나, 이러한 랜딩 콘택 플러그를 형성하기 위해서는 높은 종횡비(aspect ratio)를 갖는 구조물 사이를 식각해야 하는 어려움이 있어 두 물질, 예컨대, 산화막과 질화막 간의 식각 선택비를 이용하여 식각 프로파일(profile)을 얻는 자기 정렬 콘택(Self Align Contact, 이하, SAC라 함) 공정 기 술이 도입되었다. In such a contact plug forming process, the landing plug contact has a larger area at the upper part than the lower contact part to expand the contact area with a minimum area at the lower part and to increase the process margin for the subsequent process at the upper part. contact process has been proposed. However, in order to form such a landing contact plug, it is difficult to etch between structures having a high aspect ratio, so that a magnetic profile obtained by using an etching selectivity between two materials, for example, an oxide film and a nitride film, is obtained. Self Align Contact (hereinafter referred to as SAC) process technology was introduced.

자기 정렬 콘택 식각 공정을 위해서는 CF 및 CHF 계열의 가스를 이용한다. 이때, 하부의 도전패턴에 대한 공격(attack)을 방지하기 위해 질화막 등을 이용한 식각 정지막과 스페이서 등이 필요하다. 일반적인 자기 정렬 콘택 공정은 반도체 기판에 활성 영역을 정의하는 소자 분리막을 형성하고, 반도체 기판 상부에 게이트를 형성한다. 이어서 게이트를 포함하는 전체 상부에 스페이서용 질화막을 형성한다. 그리고, 반도체 기판 및 게이트 상부에 층간 절연막을 형성한 다음 층간 절연막이 게이트 스택의 높이와 같아질 때까지 CMP(Chemical Mechanical Polishing)을 실시한다. 이때 CMP는 게이트 상부의 질화막이 노출되기 시작하면 연마율이 떨어지면서 식각이 저지된다. For self-aligned contact etching processes, CF and CHF-based gases are used. In this case, in order to prevent an attack on the lower conductive pattern, an etch stop film and a spacer using a nitride film are required. A general self-aligned contact process forms a device isolation layer defining an active region on a semiconductor substrate, and forms a gate over the semiconductor substrate. Subsequently, a nitride film for spacers is formed over the entire surface including the gate. Then, an interlayer insulating film is formed on the semiconductor substrate and the gate, and then chemical mechanical polishing (CMP) is performed until the interlayer insulating film is equal to the height of the gate stack. At this time, when the nitride film on the gate starts to be exposed, the polishing rate decreases and etching is inhibited.

그 다음에 하드 마스크용 비정질 탄소막과 감광막을 순차적으로 형성한 후 감광막에 대한 노광 및 현상 공정을 통해 스페이서용 질화막이 노출될 때까지 산화막을 식각한다. 그 다음에 감광막 패턴에 의해 식각된 하드 마스크 패턴을 식각 마스크로 이용하여 스페이서용 질화막을 식각한 다음 노출된 반도체 기판이 모두 매립되도록 랜딩 플러그용 폴리 실리콘층을 증착한 후 에치백 공정 또는 CMP를 수행하여 층간절연막에 의해 정의되는 랜딩플러그를 완성한다.Next, the amorphous carbon film for the hard mask and the photosensitive film are sequentially formed, and the oxide film is etched until the spacer nitride film is exposed through the exposure and development processes for the photosensitive film. Next, the nitride film for the spacer is etched using the hard mask pattern etched by the photoresist pattern as a etch mask, the polysilicon layer for landing plug is deposited so that all exposed semiconductor substrates are embedded, and then an etch back process or a CMP is performed. To complete the landing plug defined by the interlayer insulating film.

그 다음에 랜딩플러그와 접속되는 비트라인 콘택을 형성한다. 비트라인 콘택을 형성한 이후, 저장전극 콘택이 형성될 영역이 노출되도록 층간절연막을 식각하는 과정에서 랜딩플러그는 노출되는데, 이때 랜딩플러그의 표면에는 산화막이 형성된다. 랜딩플러그 표면에 형성된 산화막을 제거하기 위하여 저장전극 콘택을 형성 하기 이전에 클리닝을 수행한다 하여도, 산화막은 다시 랜딩플러그 상부에 형성된다. 저장전극 콘택을 형성하는 과정에서 랜딩플러그의 표면이 노출되는 것은 불가피하므로 랜딩플러그의 표면에 형성되는 계면 산화막의 제거가 어려워 저항이 증가하는 것을 피할 수 없다. 결국, 랜딩플러그와 저장전극 콘택 사이에 존재하는 계면 산화막으로 인해 랜딩플러그와 저장전극 콘택 사이의 저항이 증가하여 반도체 소자를 열화시킨다.A bit line contact is then formed that is connected to the landing plug. After the bit line contact is formed, the landing plug is exposed in the process of etching the interlayer insulating film to expose the region where the storage electrode contact is to be formed. An oxide film is formed on the surface of the landing plug. Even if cleaning is performed prior to forming the storage electrode contact to remove the oxide film formed on the landing plug surface, the oxide film is formed on the landing plug again. Since it is inevitable that the surface of the landing plug is exposed during the formation of the storage electrode contact, it is difficult to remove the interfacial oxide film formed on the surface of the landing plug, thereby increasing the resistance. As a result, the resistance between the landing plug and the storage electrode contact increases due to the interfacial oxide film existing between the landing plug and the storage electrode contact, thereby degrading the semiconductor device.

본 발명은 랜딩플러그와 접속되는 비트라인 콘택 형성 시 저장전극 콘택이 접속될 랜딩플러그의 표면이 산화되어 랜딩플러그 표면에 산화막이 형성됨으로써 계면저항을 증가시켜 반도체 소자의 특성을 열화시키는 문제를 해결하고자 한다.The present invention is to solve the problem of deteriorating the characteristics of the semiconductor device by increasing the interfacial resistance by forming an oxide film on the surface of the landing plug to oxidize the surface of the landing plug to be connected to the storage electrode contact when forming a bit line contact connected to the landing plug do.

본 발명의 반도체 소자는 소자분리막으로 정의되는 활성영역을 포함하는 반도체 기판상에 형성된 게이트 패턴과, 상기 활성영역의 양측과 접속되며 상기 게이트 패턴 보다 높은 높이를 갖는 제 1 멀티플러그와, 상기 활성영역의 중앙부와 접속되며 상기 제 1 멀티플러그보다 낮은 높이를 갖는 제 2 멀티플러그와, 상기 제 2 멀티플러그와 접속되는 비트라인 콘택을 포함하는 것을 특징으로 한다.The semiconductor device of the present invention includes a gate pattern formed on a semiconductor substrate including an active region defined as an isolation layer, a first multiplug connected to both sides of the active region and having a height higher than that of the gate pattern, and the active region. And a second multiplug having a height lower than that of the first multiplug, and a bit line contact connected with the second multiplug.

그리고, 상기 제 1 멀티플러그는 랜딩플러그와 저장전극 콘택의 적층구조를 포함하는 것을 특징으로 한다.The first multiplug may include a stacked structure of a landing plug and a storage electrode contact.

그리고, 상기 비트라인 콘택과 접속되는 비트라인을 더 포함하는 것을 특징으로 한다.And a bit line connected to the bit line contact.

그리고, 상기 비트라인 콘택 및 상기 비트라인 상부에 식각정지막을 더 포함하는 것을 특징으로 한다.The etch stop layer may be further included on the bit line contact and the bit line.

본 발명의 반도체 소자의 형성 방법은 소자분리막으로 정의되는 활성영역을 포함하는 반도체 기판상에 형성된 게이트 패턴을 형성하는 단계와, 상기 활성영역의 양측과 접속되며 상기 게이트 패턴 보다 높은 높이를 갖는 제 1 멀티플러그를 형성하는 단계와, 상기 활성영역의 중앙부와 접속되며 상기 제 1 멀티플러그보다 낮은 높이를 갖는 제 2 멀티플러그를 형성하는 단계와, 상기 제 2 멀티플러그와 접속되는 비트라인 콘택을 형성하는 단계를 포함하는 것을 특징으로 한다.A method of forming a semiconductor device according to the present invention may include forming a gate pattern formed on a semiconductor substrate including an active region defined as an isolation layer, and forming a gate pattern formed on the semiconductor substrate and having a height higher than that of the gate pattern. Forming a multi-plug, forming a second multi-plug connected to a central portion of the active region and having a lower height than the first multi-plug, and forming a bit line contact connected to the second multi-plug Characterized in that it comprises a step.

그리고, 상기 제 1 멀티플러그를 형성하는 단계는 상기 게이트 패턴 상부에 제 1 층간절연막을 형성하는 단계와, 상기 반도체 기판이 노출되도록 상기 제 1 층간절연막을 식각하여 랜딩플러그 예정 영역을 형성하는 단계와, 전체 상부에 제 1 멀티플러그용 도전층을 형성하는 단계 및 상기 랜딩플러그 예정 영역 상부를 덮도록 패터닝하는 단계를 포함하는 것을 특징으로 한다.The forming of the first multiplug may include forming a first interlayer dielectric layer on the gate pattern, etching the first interlayer dielectric layer to expose the semiconductor substrate, and forming a landing plug predetermined region; And forming a first conductive layer for multiplug on the entire upper portion and patterning the conductive layer for covering the landing plug region.

그리고, 상기 제 2 멀티플러그를 형성하는 단계는 상기 제 1 멀티플러그 상부에 상기 제 1 멀티플러그와 평탄화된 제 2 층간절연막을 형성하는 단계와, 상기 활성영역의 중앙부와 접속되는 상기 제 1 멀티플러그 상부를 제거하는 단계를 포함하는 것을 특징으로 한다.The forming of the second multiplug may include forming a second interlayer insulating layer planarized with the first multiplug on the first multiplug, and connecting the first multiplug to a central portion of the active region. And removing the upper portion.

그리고, 상기 비트라인 콘택을 형성하는 단계 이후 상기 비트라인 콘택과 접속되는 비트라인을 형성하는 단계를 더 포함하는 것을 특징으로 한다. The method may further include forming a bit line connected to the bit line contact after the forming of the bit line contact.

그리고, 상기 비트라인을 형성하는 단계 이후, 상기 비트라인 콘택 및 상기 비트라인 상부에 식각정지막을 형성하는 단계를 더 포함하는 것을 특징으로 한다.The method may further include forming an etch stop layer on the bit line contact and the bit line after the forming of the bit line.

본 발명은 랜딩플러그와 접속되는 저장전극 콘택을 형성하는 과정에서 유발되는 계면산화막의 발생을 근본적으로 차단하여 계면산화막으로 인한 반도체 소자의 불량을 방지함으로써 반도체 소자의 특성을 향상시킬 수 있다.The present invention can improve the characteristics of the semiconductor device by fundamentally blocking the generation of the interfacial oxide film caused in the process of forming the storage electrode contact connected to the landing plug, thereby preventing defects of the semiconductor device due to the interfacial oxide film.

이하에서는 본 발명에 따른 실시예에 따라 첨부된 도면을 참조하여 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings in accordance with an embodiment of the present invention will be described in detail.

도 1은 본 발명의 반도체 소자를 나타낸 단면도이고, 도 2a 내지 도 2h는 본 발명의 반도체 소자의 형성 방법을 나타낸 단면도이다.1 is a cross-sectional view showing a semiconductor device of the present invention, Figures 2a to 2h is a cross-sectional view showing a method of forming a semiconductor device of the present invention.

도 1에 도시된 바와 같이, 본 발명에 따른 반도체 소자는 소자분리막(102)으로 정의되는 활성영역(104)을 포함하는 반도체 기판(100)에 형성된 게이트 패턴(106)과, 활성영역(104)의 양측과 접속되며 게이트 패턴(106) 보다 높은 높이를 갖는 멀티플러그(110)와, 활성영역(104)의 중앙부와 접속되며 멀티플러그(110) 보다 낮은 높이를 갖는 멀티플러그(115)와, 멀티플러그(115) 상에 접속되는 비트라인 콘택(118) 및 비트라인(미도시)을 포함한다. 그리고, 비트라인 콘택(118) 및 비트라인(미도시)을 포함하는 전체 상부에 구비된 식각정지막(120)을 더 포함한다. 여기서, 멀티플러그(110) 보다 낮은 높이를 갖는 멀티플러그(115)는 활성영역(104) 양측과 접속되는 멀티플러그(110) 높이의 1/2인 것이 바람직하다. As shown in FIG. 1, a semiconductor device according to the present invention includes a gate pattern 106 formed on a semiconductor substrate 100 including an active region 104 defined as an isolation layer 102, and an active region 104. A multiplug 110 connected to both sides of the multi-plug 110 having a height higher than the gate pattern 106, a multiplug 115 connected to a central portion of the active region 104 and having a lower height than the multi-plug 110, and Bit line contacts 118 and bit lines (not shown) connected on the plug 115. The semiconductor device further includes an etch stop layer 120 provided over the whole including the bit line contact 118 and the bit line (not shown). Here, the multiplug 115 having a height lower than that of the multiplug 110 is preferably 1/2 of the height of the multiplug 110 connected to both sides of the active region 104.

상술한 바와 같이, 본 발명에 따른 멀티플러그(110)는 게이트 패턴(106) 상부로 돌출된 형상으로 랜딩플러그와 저장전극 콘택을 포함한다. 여기서, 랜딩플러그와 저장전극 콘택을 포함하는 멀티플러그(110)는 일체형으로 형성됨으로써 랜딩플러그 표면이 노출되지 않도록 하여 계면 산화막의 형성을 근본적으로 방지할 수 있다. As described above, the multiplug 110 according to the present invention includes a landing plug and a storage electrode contact in a shape protruding above the gate pattern 106. Here, the multiplug 110 including the landing plug and the storage electrode contact may be integrally formed so that the surface of the landing plug may not be exposed, thereby fundamentally preventing the formation of the interfacial oxide film.

도 2a에 도시된 바와 같이, 소자분리막(102)으로 정의되는 활성영역(104)을 포함하는 반도체 기판(100) 상에 소정 깊이의 리세스를 형성한 후, 리세스를 매립하며 반도체 기판(100) 상으로 돌출된 게이트 패턴(106)을 형성한다. 여기서, 게이트 패턴(106)은 게이트 산화막, 게이트 전극 및 하드마스크층의 적층구조를 포함하는 것이 바람직하다. 여기서, 도시되지는 않았지만 게이트 패턴을 포함하는 전체 상부에 층간절연막을 도포한 후, 랜딩플러그 예정 영역을 정의하는 랜딩플러그 콘택홀을 형성한다. 랜딩플러그 콘택홀은 게이트 패턴(106) 사이의 활성영역(104)이 노출되는 영역을 포함하는 것이 바람직하다. As shown in FIG. 2A, after a recess having a predetermined depth is formed on the semiconductor substrate 100 including the active region 104 defined as the device isolation layer 102, the recess is buried and the semiconductor substrate 100 is embedded. ) To form a gate pattern 106 protruding. Here, the gate pattern 106 preferably includes a stacked structure of a gate oxide film, a gate electrode, and a hard mask layer. Here, although not shown, after the interlayer insulating film is coated on the entire surface including the gate pattern, a landing plug contact hole defining a landing plug predetermined region is formed. The landing plug contact hole preferably includes a region where the active region 104 between the gate patterns 106 is exposed.

도 2b에 도시된 바와 같이, 전체 상부에 랜딩플러그용 도전층(108)을 매립한다. 이때, 멀티플러그용 도전층(108)의 두께는 저장전극 콘택의 두께를 포함하는 높이로 증착되는 것이 바람직하다. 이와 같이 저장전극 콘택의 두께를 포함하도록 랜딩플러그용 도전층(108)의 두께를 형성하는 것은 랜딩플러그와 저장전극 콘택을 동시에 형성되도록 함으로써, 랜딩플러그와 저장전극 콘택 사이의 계면에서 발생하는 계면 산화막의 발생을 근본적으로 방지하기 위함이다.As illustrated in FIG. 2B, the landing plug conductive layer 108 is buried in the entire upper portion. At this time, the thickness of the multi-plug conductive layer 108 is preferably deposited to a height including the thickness of the storage electrode contact. As such, forming the thickness of the landing plug conductive layer 108 to include the thickness of the storage electrode contact forms the landing plug and the storage electrode contact at the same time, thereby forming an interface oxide film generated at the interface between the landing plug and the storage electrode contact. This is to fundamentally prevent the occurrence of

도 2c에 도시된 바와 같이, 랜딩플러그용 노광마스크를 이용하여 반도체 기판 상부에 감광막 패턴(미도시)를 형성한 후, 이를 식각마스크로 랜딩플러그용 도전층(108)을 식각하여 저장전극 콘택과 랜딩플러그를 포함하는 멀티플러그(110)를 형성한다. 여기서, 멀티플러그(110)는 저장전극 콘택과 랜딩플러그를 포함함으로써 종래에 기술에 따라 랜딩플러그를 형성하기 위해 랜딩플러그용 도전층을 형성한 후 수행되는 평탄화 공정을 생략할 수 있어 공정비용과 시간을 절약할 수 있다. 또한, 평탄화 공정을 생략하여 랜딩플러그 표면이 노출되는 것을 방지함으로써 랜딩플러 그 표면에 형성되는 계면 산화막의 발생을 근본적으로 방지할 수 있다.As shown in FIG. 2C, after forming a photoresist pattern (not shown) on the semiconductor substrate using the landing mask exposure mask, the conductive layer 108 for the landing plug is etched using an etching mask and the storage electrode contact and the like. A multiplug 110 including a landing plug is formed. Here, the multi-plug 110 may include a storage electrode contact and a landing plug to omit the planarization process performed after forming the landing plug conductive layer to form the landing plug according to the related art. Can save. In addition, it is possible to fundamentally prevent the occurrence of the interfacial oxide film formed on the surface of the landing plug by omitting the planarization process to prevent the landing plug surface from being exposed.

도 2d에 도시된 바와 같이, 전체 상부에 층간절연막(112)을 형성한 후, 멀티플러그(110)가 노출되도록 평탄화 식각 공정을 수행한다. 여기서, 멀티플러그(110)는 층간절연막(112)에 의해 매립된 형태가 된다. As shown in FIG. 2D, after forming the interlayer insulating layer 112 on the entire upper portion, a planarization etching process is performed to expose the multiplug 110. Here, the multiplug 110 is buried by the interlayer insulating film 112.

도 2e에 도시된 바와 같이, 활성영역(104)의 중앙부에 접속되는 멀티플러그(110)를 식각하여 비트라인을 정의하기 위하여 트렌치(114)를 형성함과 동시에 멀티플러그(115)를 형성한다. 여기서, 멀티플러그(115)는 트렌치(114)의 높이만큼 제거되기 때문에 멀티플러그(110) 보다 낮은 높이를 갖는 것이 바람직하다. 이때, 멀티플러그(115) 높이는 멀티플러그(110) 높이의 1/2인 것이 바람직하다. As shown in FIG. 2E, the trench 114 is formed to define the bit line by etching the multiplug 110 connected to the center of the active region 104, and the multiplug 115 is formed at the same time. Here, since the multiplug 115 is removed by the height of the trench 114, the multiplug 115 may have a lower height than the multiplug 110. At this time, the height of the multiplug 115 is preferably 1/2 of the height of the multiplug 110.

도 2f 및 도 2g에 도시된 바와 같이, 트렌치(114) 표면을 포함하는 상부에 비트라인 콘택용 도전층 및 비트라인 도전층(116)을 형성한다(도 2f). 그 다음, 비트라인 도전층 및 비트라인 콘택용 도전층에 에치백을 수행하여 비트라인 콘택(118) 및 비트라인(미도시)을 형성한다. 여기서, 비트라인 콘택은 활성영역의 단축방향(y축)으로 확장 형성되어, 본 단면도에서는 비트라인 콘택의 일측만이 도시된다. 참고로, 도 2g는 활성영역(104)의 장축방향(x축)으로 자른 단면도이다. 또한, 비트라인은 활성영역(104)의 단축방향으로 확장된 부분의 비트라인 콘택과 접속되므로 본 도면에는 도시되지 않는다. As shown in FIGS. 2F and 2G, a bit line contact conductive layer and a bit line conductive layer 116 are formed on the upper portion including the trench 114 surface (FIG. 2F). Next, the bit line conductive layer and the bit line contact conductive layer are etched back to form the bit line contact 118 and the bit line (not shown). Here, the bit line contact is extended in the short axis direction (y-axis) of the active region, so that only one side of the bit line contact is shown in the cross-sectional view. For reference, FIG. 2G is a cross-sectional view taken along the major axis direction (x axis) of the active region 104. In addition, since the bit line is connected to the bit line contact of the portion extending in the short axis direction of the active region 104, it is not shown in this drawing.

도 2h에 도시된 바와 같이, 비트라인 콘택(118) 및 비트라인(미도시)를 포함하는 전체 상부에 식각정지막(120)을 형성한다. 여기서, 식각정지막(120)은 질화막인 것이 바람직하다. 여기서, 식각정지막(120)은 후속 공정에서 형성되는 저장전극 이 하부에 형성되지 않도록 하는 역할과 동시에 비트라인(미도시)과 후속 공정에서 형성될 저장전극과의 전기적인 접속을 방지한다. As illustrated in FIG. 2H, the etch stop layer 120 is formed over the entire portion including the bit line contact 118 and the bit line (not shown). Here, the etch stop film 120 is preferably a nitride film. Here, the etch stop layer 120 prevents the storage electrode formed in the subsequent process from being formed at the bottom and prevents electrical connection between the bit line (not shown) and the storage electrode to be formed in the subsequent process.

상술한 바와 같이, 본 발명은 랜딩플러그와 저장전극 콘택을 동시에 형성함으로써, 랜딩플러그를 형성하기 위해 수행되는 평탄화 식각 공정을 생략하여 랜딩플러그가 노출되는 것을 근본적으로 방지할 수 있다. 이에 따라 랜딩플러그의 표면에 형성되는 계면산화막을 방지할 수 있어 계면산화막으로 인해 반도체 소자의 특성이 저하되는 것을 막을 수 있다. As described above, the present invention can fundamentally prevent the landing plug from being exposed by omitting the planar etching process performed to form the landing plug by simultaneously forming the landing plug and the storage electrode contact. Accordingly, it is possible to prevent the interfacial oxide film formed on the surface of the landing plug, thereby preventing the deterioration of the characteristics of the semiconductor device due to the interfacial oxide film.

도 1은 본 발명의 반도체 소자를 나타낸 단면도.1 is a cross-sectional view showing a semiconductor device of the present invention.

도 2a 내지 도 2h는 본 발명의 반도체 소자의 형성 방법을 나타낸 단면도.2A to 2H are cross-sectional views illustrating a method of forming a semiconductor device of the present invention.

Claims (9)

소자분리막으로 정의되는 활성영역을 포함하는 반도체 기판상에 형성된 게이트 패턴;A gate pattern formed on the semiconductor substrate including an active region defined as an isolation layer; 상기 활성영역의 양측과 접속되며 상기 게이트 패턴 보다 높은 높이를 갖는 제 1 멀티플러그;A first multiplug connected to both sides of the active region and having a height higher than that of the gate pattern; 상기 활성영역의 중앙부와 접속되며 상기 제 1 멀티플러그 보다 낮은 높이를 갖는 제 2 멀티플러그; 및A second multiplug connected to a central portion of the active area and having a lower height than the first multiplug; And 상기 제 2 멀티플러그와 접속되는 비트라인 콘택을 포함하는 것을 특징으로 하는 반도체 소자.And a bit line contact connected to the second multiplug. 청구항 1에 있어서,The method according to claim 1, 상기 제 1 멀티플러그는 The first multi-plug 랜딩플러그와 저장전극 콘택의 적층구조를 포함하는 것을 특징으로 하는 반도체 소자.A semiconductor device comprising a stacked structure of a landing plug and a storage electrode contact. 청구항 1에 있어서,The method according to claim 1, 상기 비트라인 콘택과 접속되는 비트라인을 더 포함하는 것을 특징으로 하는 반도체 소자.And a bit line connected to the bit line contact. 청구항 3에 있어서,The method of claim 3, 상기 비트라인 콘택 및 상기 비트라인 상부에 식각정지막을 더 포함하는 것을 특징으로 하는 반도체 소자.And an etch stop layer on the bit line contact and the bit line. 소자분리막으로 정의되는 활성영역을 포함하는 반도체 기판상에 형성된 게이트 패턴을 형성하는 단계;Forming a gate pattern formed on the semiconductor substrate including an active region defined as an isolation layer; 상기 활성영역의 양측과 접속되며 상기 게이트 패턴 보다 높은 높이를 갖는 제 1 멀티플러그를 형성하는 단계;Forming a first multiplug connected to both sides of the active region and having a height higher than that of the gate pattern; 상기 활성영역의 중앙부와 접속되며 상기 제 1 멀티플러그 보다 낮은 제 2 멀티플러그를 형성하는 단계; 및Forming a second multiplug connected to a central portion of the active region and lower than the first multiplug; And 상기 제 2 멀티플러그와 접속되는 비트라인 콘택을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.Forming a bit line contact connected to the second multiplug. 청구항 5에 있어서,The method according to claim 5, 상기 제 1 멀티플러그를 형성하는 단계는Forming the first multi-plug is 상기 게이트 패턴 상부에 제 1 층간절연막을 형성하는 단계;Forming a first interlayer insulating layer on the gate pattern; 상기 반도체 기판이 노출되도록 상기 제 1 층간절연막을 식각하여 랜딩플러그 예정 영역을 형성하는 단계;Etching the first interlayer insulating layer to expose the semiconductor substrate to form a landing plug predetermined region; 전체 상부에 제 1 멀티플러그용 도전층을 형성하는 단계; 및Forming a first multi-plug conductive layer on the whole; And 상기 랜딩플러그 예정 영역 상부를 덮도록 패터닝하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.And patterning the upper surface of the landing plug to cover a predetermined area. 청구항 5에 있어서,The method according to claim 5, 상기 제 2 멀티플러그를 형성하는 단계는Forming the second multi-plug is 상기 제 1 멀티플러그 상부에 상기 제 1 멀티플러그와 평탄화된 제 2 층간절연막을 형성하는 단계; 및Forming a second interlayer insulating film planarized with the first multiplug on the first multiplug; And 상기 활성영역의 중앙부와 접속되는 상기 제 1 멀티플러그 상부를 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.And removing an upper portion of the first multiplug connected to the central portion of the active region. 청구항 5에 있어서,The method according to claim 5, 상기 비트라인 콘택을 형성하는 단계 이후After forming the bitline contact 상기 비트라인 콘택과 접속되는 비트라인을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.Forming a bit line connected to the bit line contact. 청구항 8에 있어서,The method according to claim 8, 상기 비트라인을 형성하는 단계 이후,After forming the bit line, 상기 비트라인 콘택 및 상기 비트라인 상부에 식각정지막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.And forming an etch stop layer over the bit line contact and the bit line.
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