KR20120064841A - Method for manufcaturing the semiconductor device - Google Patents

Method for manufcaturing the semiconductor device Download PDF

Info

Publication number
KR20120064841A
KR20120064841A KR1020100126071A KR20100126071A KR20120064841A KR 20120064841 A KR20120064841 A KR 20120064841A KR 1020100126071 A KR1020100126071 A KR 1020100126071A KR 20100126071 A KR20100126071 A KR 20100126071A KR 20120064841 A KR20120064841 A KR 20120064841A
Authority
KR
South Korea
Prior art keywords
film
semiconductor device
gate
manufacturing
spacer
Prior art date
Application number
KR1020100126071A
Other languages
Korean (ko)
Inventor
구미나
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020100126071A priority Critical patent/KR20120064841A/en
Publication of KR20120064841A publication Critical patent/KR20120064841A/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
    • H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET

Abstract

PURPOSE: A method for manufacturing a semiconductor device is provided to improve etching selectivity of an inter-layer insulating film and a spacer by controlling the thickness of the spacer serving as an etching barrier of a sub element and a gate. CONSTITUTION: A sacrificing layer partially filling a gap between gates(22) is formed on a spacer. The thickness of the spacer exposed at an upper portion of the sacrificing layer is partially reduced. The sacrificing layer includes SOC(Spin On Carbon). The sacrificing layer is removed. An inter-layer insulating film(25) is formed on a structure including the gate. The inter-layer insulating film is etched with self-aligned contact.

Description

반도체 장치의 제조방법 {METHOD FOR MANUFCATURING THE SEMICONDUCTOR DEVICE}Manufacturing Method of Semiconductor Device {METHOD FOR MANUFCATURING THE SEMICONDUCTOR DEVICE}

본 발명은 반도체 장치의 제조방법에 관한 것으로, 자기정렬콘택(Self Aligned Contact. SAC)공정을 이용하는 반도체 장치의 제조방법에 관한 것이다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device using a Self Aligned Contact (SAC) process.

반도체 장치의 집적도가 증가함에 따라 패턴이 미세해짐에 따라 콘택공정의 마진 감소를 극복하고자 SAC공정이 수행된다.As the integration degree of the semiconductor device increases, the SAC process is performed to overcome the margin reduction of the contact process as the pattern becomes finer.

SAC공정은 상부소자와 하부소자를 연결하는 콘택(contact)을 형성하는 과정에서, 내부구조물의 전면을 덮는 스페이서와 층간절연막의 식각선택비를 이용하여 콘택홀을 형성하는 SAC식각을 포함한다. SAC식각은 리소그래피(lithograpy) 공정의 정렬마진(align margin)을 개선하기 위한 공정으로써, SAC식각의 불량을 발생시키지 않기 위해서는 스페이서와 층간절연막 간의 식각선택비를 높여서, 층간절연막만을 선택적으로 제거하여야 한다. The SAC process includes SAC etching to form contact holes using an etch selectivity of an interlayer insulating layer and a spacer covering a front surface of an internal structure in forming a contact connecting the upper element and the lower element. SAC etching is a process to improve the alignment margin of the lithography process. In order to prevent the defect of SAC etching, the etch selectivity between the spacer and the interlayer insulating layer must be increased to selectively remove only the interlayer insulating layer. .

그러나, 반도체 장치의 집적도가 더욱 증가함에 따라 패턴의 간극이 좁아지면서 층간절연막만을 선택적으로 제거하기 위한 식각선택비는 더욱 부족해지고, 이에 따라, 상부 소자와 하부 소자 간에 콘택을 형성하는 데 많은 불량이 발생 되고 있다. However, as the degree of integration of the semiconductor device is further increased, the gap between the patterns is narrowed, and the etching selectivity for selectively removing only the interlayer insulating film is further insufficient, and thus, many defects in forming a contact between the upper element and the lower element are caused. It is occurring.

이하, 도면을 참조하여 종래기술의 문제점을 상세히 알아본다. Hereinafter, the problems of the prior art will be described in detail with reference to the accompanying drawings.

도 1a 내지 도 1c는 종래 기술에 의한 반도체 장치의 제조방법을 설명하기 위한 도면으로서, 종래의 SAC 공정을 이용한 콘택 형성방법을 설명하기 위한 도면이다. 1A to 1C are diagrams for describing a method of manufacturing a semiconductor device according to the prior art, and a diagram for describing a contact forming method using a conventional SAC process.

도 1a에 도시한 바와 같이, 기판(10)에 소자분리막을 위한 트랜치(T1)를 형성하고, 트렌치(T1) 내에 산화막으로 예시되는 소자분리막(11)을 매립하여 활성영역(A)을 정의한다. As shown in FIG. 1A, a trench T1 for the device isolation film is formed in the substrate 10, and an active region A is defined by filling the device isolation film 11 exemplified as an oxide film in the trench T1. .

이어서, 기판(10)과 소자분리막(11)에 일부가 매립되면서, 기판(10) 상부로 돌출된 복수의 게이트(12)를 형성한다. 동 도면에 예시된 게이트(12)는 리세스-게이트 형태로서, 폴리실리콘막(12a), 금속막(12b) 및 하드마스크막(12c)의 적층구조로 형성된 게이트(12)가 예시되었다. Subsequently, a portion of the substrate 10 and the device isolation layer 11 are embedded to form a plurality of gates 12 protruding above the substrate 10. The gate 12 illustrated in the drawing has a recess-gate type, and the gate 12 formed of a laminated structure of the polysilicon film 12a, the metal film 12b, and the hard mask film 12c is illustrated.

이어서, 게이트(12)의 단차를 따라, 게이트(12)와 후속 공정에서 형성될 스페이서(13) 사이의 기계적 스트레스를 완충하기 위한 완충(buffer) 산화막(19)을 형성한다. Then, along the step of the gate 12, a buffer oxide film 19 for buffering mechanical stress between the gate 12 and the spacer 13 to be formed in a subsequent process is formed.

이어서, 완충 산화막(19)이 형성된 단차를 따라 질화막으로 예시되는 스페이서(13)를 형성한다. Subsequently, spacers 13 exemplified as nitride films are formed along the step where the buffer oxide film 19 is formed.

이어서, 스페이서(13) 사이에 산화막으로 예시되는 층간 절연막(15)을 형성한다. Next, an interlayer insulating film 15 exemplified as an oxide film is formed between the spacers 13.

이어서, 포토 리소그래피 공정으로 감광막(미도시)을 형성 후, 감광막(미도시)을 이용하여 SAC 식각을 위한 하드마스크막(16)을 형성한다. 하드마스크막(16)은 SAC식각 예정 영역을 오픈부로 가지며, 비정질카본막(16A) 및 SiON막(16B)의 적층구조가 예시된다. 여기서, SAC식각 예정 영역은 복수의 게이트(12)와 게이트(12) 사이에 형성된 층간절연막(15)을 포함하는 영역으로서, SAC식각 공정에 의하여 기판(10)의 활성영역(A)과 층간절연막(15) 상부에 형성될 도전물질을 전기적으로 연결하기 위한 콘택 홀을 형성하고자 하는 영역이다.Subsequently, after forming a photoresist film (not shown) by a photolithography process, a hard mask film 16 for SAC etching is formed using the photoresist film (not shown). The hard mask film 16 has an SAC etching region as an open portion, and a lamination structure of the amorphous carbon film 16A and the SiON film 16B is illustrated. Here, the SAC etching region is an area including a plurality of gates 12 and an interlayer insulating layer 15 formed between the gates 12, and the active region A and the interlayer insulating layer of the substrate 10 by the SAC etching process. (15) An area to form contact holes for electrically connecting a conductive material to be formed thereon.

도 1b에 도시한 바와 같이 하드마스크막(16)을 베리어로 층간절연막(15)을 식각하여 제거한다. 여기서, 층간절연막(15)의 식각공정은 고밀도플라즈마 장치를 이용한 건식식각공정을 수행한다.As shown in FIG. 1B, the interlayer insulating layer 15 is removed by using the hard mask layer 16 as a barrier. Here, the etching process of the interlayer insulating film 15 is a dry etching process using a high-density plasma device.

이때, 콘택 홀을 완전히 오픈시키기 위하여 층간절연막(15) 상부는 과다 식각되어, 스페이서(13)의 일부도 함께 제거된다. 또한, 스페이서(13)가 제거되면서 노출되는 완충 산화막(19) 및 게이트(12)의 하드마스크막(12c)도 일부 제거되어 노출된다. At this time, the upper portion of the interlayer insulating film 15 is excessively etched to completely open the contact hole, and a part of the spacer 13 is also removed. In addition, the buffer oxide film 19 and the hard mask film 12c of the gate 12 exposed while the spacer 13 is removed are partially removed and exposed.

상기 층간절연막(15) 상부의 과다 식각으로 노출된 하드마스크막(12c) 및 완충 산화막(19)은 전기적으로 절연막이므로 문제점을 발생하지 않으나, 도면부호 '101'에 도시된 바와 같이, 게이트(12) 측벽의 스페이서(13)가 제거되어 도전막인 폴리실리콘(12a)이 노출되는 경우에는 게이트(12)가 콘택과 숏트(short)되는 불량을 발생시키는 문제점을 발생시킨다. Since the hard mask film 12c and the buffer oxide film 19 exposed by the excessive etching on the interlayer insulating film 15 are electrically insulating films, there is no problem, but as shown by reference numeral 101, the gate 12 When the spacers 13 on the sidewalls are removed to expose the polysilicon 12a, which is a conductive film, a problem occurs that causes the gate 12 to be shorted with the contact.

또한, 도면부호 '102'에 도시된 바와 같이, 층간절연막(15) 상부는 과다 식각됨에도 불구하고, 하부의 층간절연막(15)은 완전히 제거되지 않는 낫 오픈(not open) 불량이 발생하며 중간에 콘택이 막혀서 콘택이 단선되는 문제점을 발생시킨다. In addition, as shown at 102, although the upper portion of the interlayer insulating film 15 is excessively etched, the lower interlayer insulating film 15 may have a not open defect that is not completely removed, and in the middle. The contact is blocked, causing a problem in that the contact is disconnected.

이와 같은 문제점은 게이트(12) 사이에 매립된 층간절연막(15)을 선택적으로 제거할 수 있는 식각선택비 부족이 주요원인으로서, 게이트(12) 사이의 간격이 더욱 좁아 지는 것과 같은 패턴의 미세화가 주요 원인이다. This problem is mainly due to the lack of an etch selectivity that can selectively remove the interlayer insulating film 15 interposed between the gates 12, and the pattern miniaturization such that the gap between the gates 12 is further narrowed. It is the main cause.

도 1c는 도 1a의 도면부호 '100'부분을 확대하여 도시한 도면으로서, 종래 기술의 SAC 불량 발생원인을 설명하기 위한 도면이다. 설명의 편의를 위하여, 완충산화막(19)의 도시는 생략하였고, 게이트(12) 간격을 설명하기 위하여 스페이서(13)를 중심으로 도시하였다. 여기서, 점선으로 도시된 스페이서(13')는 게이트(12) 간격이 덜 미세한 패턴을 예시하기 위하여 도시하였다.FIG. 1C is an enlarged view of a portion '100' of FIG. 1A and is a view for explaining a cause of SAC failure in the prior art. For convenience of description, the buffer oxide film 19 is not illustrated, and the spacer 13 is illustrated to explain the gap of the gate 12. Here, the spacer 13 ′ shown in dotted lines is shown to illustrate a pattern in which the gate 12 spacing is less fine.

도 1c에 도시한 바와 같이, 층간졀연막(15)의 식각공정은 식각물질(201)이 게이트(12) 사이의 오픈 부에 도달하여 층간절연막(15)과 화학반응을 함으로써 진행된다. 그런데, 반도체 장치가 미세하게 됨에 따라 게이트(12)의 오픈 부의 직경은 더욱 좁아지게 되었다(W'->W). 이 경우, 층간절연막(15)의 식각공정시 사용되는 식각물질(201)이 게이트(12) 사이의 오픈 부에 도달하는 확률은 더욱 줄어들게 된다. 이 경우, 제거되어야할 층간졀연막(15)은 저면에 잔존하게 됨으로써, 낫 오픈 현상(102)이 발생하여 콘택이 중간에 끊어지게 되는 불량이 발생한다.As shown in FIG. 1C, the etching process of the interlayer dielectric film 15 is performed by the etching material 201 reaching the open portion between the gates 12 and performing a chemical reaction with the interlayer insulating film 15. However, as the semiconductor device becomes finer, the diameter of the open portion of the gate 12 becomes narrower (W '-> W). In this case, the probability that the etching material 201 used in the etching process of the interlayer insulating film 15 reaches the open portion between the gates 12 is further reduced. In this case, the interlayer dielectric film 15 to be removed remains on the bottom surface, thereby causing a sickle opening phenomenon 102 to cause a defect in which the contact is broken in the middle.

이러한, 낫 오픈 현상(102)을 막기 위하여, 과도식각(over etch)을 수행하는 경우, 층간절연막(15)의 식각과 함께 게이트(12) 측벽에 형성된 스페이서(15)도 함께 식각되어 게이트(12)의 도전막인 메탈막(12b) 또는 폴리실리콘(12a)가 노출되어 쇼트 불량이 발생할 수 있다.
In order to prevent the sickle opening phenomenon 102, when the overetch is performed, the spacers 15 formed on the sidewalls of the gate 12 are also etched together with the etching of the interlayer insulating layer 15. ), The metal film 12b or the polysilicon 12a, which is a conductive film, may be exposed to cause a short defect.

본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, SAC공정시 불량을 최소화할 수 있는 반도체 장치의 제조방법을 제공하는 것을 목적으로 한다.
The present invention has been proposed to solve the above problems of the prior art, and an object of the present invention is to provide a method of manufacturing a semiconductor device that can minimize defects during the SAC process.

전술한 바와 같은 목적을 달성하기 위하여 본 발명은 기판상에 복수 개의 게이트를 형성하는 단계; 상기 기판 및 게이트 상의 단차를 따라 스페이서를 형성하는 단계; 상기 스페이서 상에 상기 게이트 사이를 일부 매립하는 희생막을 형성하는 단계; 상기 희생막 상부에 노출된 스페이서의 두께를 일부 감소시키는 단계; 상기 희생막을 제거하는 단계; 상기 게이트를 포함하는 구조물 상에 층간절연막을 형성하는 단계; 및 상기 층간절연막을 자기정렬콘택(Self Aligned Contact) 식각하는 단계를 포함하는 것을 특징으로 한다.
In order to achieve the object as described above, the present invention comprises the steps of forming a plurality of gates on the substrate; Forming a spacer along a step on the substrate and the gate; Forming a sacrificial layer partially filling the gate between the gates; Partially reducing a thickness of the spacer exposed on the sacrificial layer; Removing the sacrificial layer; Forming an interlayer insulating film on the structure including the gate; And etching the self-aligned contact of the interlayer insulating layer.

본 발명과 같이 SAC 공정에 의한 식각시 게이트 및 하부소자의 식각베리어 역할을 하는 스페이서의 두께를 조절함으로써, 스페이서와 층간절연막의 식각선택비를 높여서, 층간절연막을 선택적으로 제거할 수 있다. 이로써, SAC 공정시 발생하는 불량을 최소화할 수 있다.
By adjusting the thicknesses of the spacers that serve as etch barriers of the gate and the lower devices during the etching by the SAC process, the etch selectivity of the spacers and the interlayer insulating layer may be increased to selectively remove the interlayer insulating layer. As a result, defects occurring during the SAC process may be minimized.

도 1a 내지 도 1c는 종래 기술에 의한 반도체 장치의 제조방법을 설명하기 위한 도면
도 2a 내지 도 2f는 본 발명의 일실시 예에 따른 반도체 장치의 제조방법을 설명하기 위한 도면1A to 1C are diagrams for describing a method of manufacturing a semiconductor device according to the prior art.
2A to 2F are diagrams for describing a method of manufacturing a semiconductor device according to an embodiment of the present invention.

이하 설명되는 실시 예들은 본 발명의 사상을 당업자가 용이하게 이해할 수 있도록 제공되는 것으로, 이에 의해 본 발명이 한정되지 않는다. 본 발명의 실시 예들은 본 발명의 기술적 사상 및 범위 내에서 다른 형태로 변형될 수 있다. 본 명세서에서 '단계 후'는 나열한 단계들의 시계열 적 의미를 설명하기 위하여 사용되었다. 본 명세서에서 일 단계가 다른 단계 '후'에 수행된다는 것은 일 단계를 수행한 후에 다른 단계가 적집 수행되는 의미는 물론, 일 단계를 수행한 후에 제3의 단계가 더 수행될 수 있다는 의미도 포함한다. 도면에 표현된 구성요소들의 두께 및 상대적인 두께는 본 발명의 실시 예들을 명확하게 표현하기 위해 과장된 것일 수 있다.The embodiments described below are provided to enable those skilled in the art to easily understand the spirit of the present invention, and the present invention is not limited thereto. Embodiments of the invention may be modified in other forms within the spirit and scope of the invention. In the present specification, after the step is used to describe the time series meaning of the steps listed. In this specification, when one step is performed after another step, it means that other steps are accumulated after performing one step, and that a third step may be further performed after performing one step. do. The thickness and relative thickness of the components represented in the drawings may be exaggerated to clearly express embodiments of the present invention.

도 2a 내지 도 2f는 본 발명의 일실시 예에 따른 반도체 장치의 제조방법을 설명하기 위한 도면으로서, SAC 식각에 의한 콘택 홀 형성방법을 설명하기 이한 도면이다.2A to 2F are diagrams for describing a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention, and a method for forming contact holes by SAC etching is illustrated.

도 2a에 도시한 바와 같이, 기판(20)에 소자분리막을 위한 트랜치를 형성하고, 트렌치에 소자분리막(21)을 매립하여 활성영역(A)을 정의한다. 소자분리막(21)은 산화막이 바람직하다. As shown in FIG. 2A, a trench for forming an isolation layer is formed in the substrate 20, and an isolation region 21 is embedded in the trench to define an active region A. The device isolation film 21 is preferably an oxide film.

이어서, 복수의 게이트(22) 형성을 위한 리세스 패턴을 형성 후, 폴리실리콘막, 메탈막 및 하드마스크막을 순차적으로 적층한다. 이어서, 게이트 패턴(22)이 형성될 곳을 덮는 게이트마스크(미도시)를 형성 후 게이트마스크(미도시)를 식각베리어로 상기 폴리실리콘막, 메탈막 및 하드마스크막를 식각하여 폴리실리콘(22A), 메탈(22B) 및 게이트 하드마스크(22C)가 적층된 구조의 복수의 게이트(22)를 형성한다. 게이트(22)는 기판상에 일부 매립된 리세스-게이트로 형성될 수 있고, 메탈(22b)은 텅스텐일 수 있고, 게이트 하드마스크(22C)는 질화막일 수 있다.Subsequently, after the recess patterns for forming the plurality of gates 22 are formed, the polysilicon film, the metal film, and the hard mask film are sequentially stacked. Subsequently, after forming a gate mask (not shown) covering the place where the gate pattern 22 is to be formed, the polysilicon layer, the metal layer, and the hard mask layer are etched using the gate mask (not shown) as an etch barrier to form the polysilicon 22A. The plurality of gates 22 having a structure in which the metal 22B and the gate hard mask 22C are stacked are formed. The gate 22 may be formed as a recess-gate partially buried on the substrate, the metal 22b may be tungsten, and the gate hard mask 22C may be a nitride film.

이어서, 게이트(22)를 포함하는 전체 구조물의 단차를 따라 완충막(29)을 증착한다. 완충막(29)은 산화막일 수 있고, 완충막(29)은 게이트(22)와 게이트(22) 상에 형성될 스페이서(23) 사이의 기계적 스트레스를 예방할 수 있다. 그러나, 완충막(29)의 형성 단계는 생략 가능하다. Subsequently, the buffer film 29 is deposited along the step of the entire structure including the gate 22. The buffer layer 29 may be an oxide layer, and the buffer layer 29 may prevent mechanical stress between the gate 22 and the spacer 23 to be formed on the gate 22. However, the forming step of the buffer film 29 can be omitted.

이어서, 완충막(29) 상에 스페이서(23)를 형성한다. 스페이서(23)은 질화막일 수 있다.Subsequently, a spacer 23 is formed on the buffer film 29. The spacer 23 may be a nitride film.

도 2b에 도시한 바와 같이, 게이트(22) 사이에 희생막 물질을 매립한 후에, 에치백(Etch back) 공정 등으로 상부 희생막 물질을 일부 제거하여 희생막(24)을 형성한다. 여기서, 잔존하는 희생막(24)의 높이는 게이트(22)의 메탈막(22b) 보다 상부인 것이 바람직하다. 여기서, 희생막(24)은 스페이서(23)와 식각선택비가 높고, 유동성 있는 물질이 바람직하다. 예를 들어, 스페이서(23)가 질화막인 경우, 희생막(24)은 질화막과 식각선택비가 있으면서, 유동성인 SOC(Spin On Carbon)가 바람직하다. 에치백 공정 수행시, 식각 가스는 SOC의 균일도(uniformity)를 높히기 위하여 N2, O2, CH4, SO2 또는 COS 중 하나 이상을 포함하는 가스를 이용할 수 있다.As shown in FIG. 2B, after the sacrificial film material is buried between the gates 22, the sacrificial film 24 is formed by partially removing the upper sacrificial film material by an etch back process or the like. Here, the height of the remaining sacrificial film 24 is preferably higher than the metal film 22b of the gate 22. Here, the sacrificial layer 24 is preferably a material having a high etching selectivity with respect to the spacer 23 and a fluidity. For example, when the spacer 23 is a nitride film, the sacrificial film 24 has an etching selectivity with the nitride film and is preferably SOC (Spin On Carbon), which is fluid. When performing the etch back process, the etching gas may use a gas including at least one of N 2 , O 2 , CH 4 , SO 2, or COS to increase the uniformity of the SOC.

도 2c에 도시한 바와 같이, 희생막(24) 상부에 노출된 스페이서(23)의 두께를 감소시킨다. 두께가 감소된 스페이서는 도면부호 '23B'로 표시하였고, 두께가 감소되지 않은 스페이서는 도면부호 '23A'로 표시하였다. As shown in FIG. 2C, the thickness of the spacer 23 exposed on the sacrificial layer 24 is reduced. Spacers having reduced thickness are denoted by reference numeral '23B', and spacers having reduced thickness are denoted by reference numeral '23A'.

스페이서(23)의 두께를 감소시키는 공정은 희생막(24)을 식각베리어로 하는 등방성 식각 공정이 바람직하며, 스페이서(23)가 질화막이고, 희생막(24)이 SOC인경우, 식각물질은 불소가 많은 플루오로카본(CF)계열 가스가 바람직하며, 식각장치는 높은 소스 파워(600~1000W)와 낮은 바이어스 파워(0?100W)를 사용하여 등방성 식각 효과를 높이는 것이 바람직하다. 여기서 0W는 바이어스를 인가하지 않는 것을 의미한다. The process of reducing the thickness of the spacer 23 is preferably an isotropic etching process using the sacrificial film 24 as an etching barrier. When the spacer 23 is a nitride film and the sacrificial film 24 is SOC, the etching material is fluorine. Fluorocarbon (CF) -based gas having a high number is preferable, and the etching apparatus uses high source power (600 to 1000 W) and low bias power (0 to 100 W) to enhance the isotropic etching effect. Here, 0W means no bias is applied.

도 2c의 도면부호 '202'는 등방성 식각 공정에 의해 두께가 감소된 부분을 확대하여 도시한 것으로, '202'를 참조하면, 희생막(24)에 의해 덮이지 않음으로써, 등방성 식각에 노출되는 스페이서 부분은 등방성 식각으로 그 두께가 소정두께 제거되어 스페이서(23B)로 되나, 희생막(24)으로 덮인 스페이서 부분은 식각되지 않아 스페이서(23A)가 되어, 스페이서(23')는 희생막(24)을 기준으로 상 하부 간에 두께 차이를 갖는다. 특히, 상부의 스페이서(23A)는 이웃하는 스페이서(23A) 간의 간격이 스페이서(23B)에 비하여 더 넓은 형태로서, 이는 게이트(22) 사이의 간격이 좁아짐에 따라 발생하는 SAC 식각의 어려움을 보완하는 의미를 갖는다. In FIG. 2C, reference numeral '202' is an enlarged view of a portion whose thickness is reduced by an isotropic etching process. Referring to '202', the reference numeral '202' is not covered by the sacrificial layer 24, and thus is exposed to isotropic etching. The spacer portion is isotropically etched to remove the predetermined thickness to form the spacer 23B, but the spacer portion covered with the sacrificial film 24 is not etched to become the spacer 23A, and the spacer 23 'is the sacrificial film 24. ), The thickness difference between the upper and lower parts. In particular, the upper spacer 23A has a wider spacing between neighboring spacers 23A than the spacer 23B, which compensates for the difficulty of SAC etching that occurs as the spacing between the gates 22 becomes smaller. Has meaning.

도 2d에 도시한 바와 같이, 희생막(24)을 제거한다. 여기서, 희생막(24)이 SOC인 경우 O2가스를 이용하여 제거할 수 있다.As shown in FIG. 2D, the sacrificial film 24 is removed. Here, when the sacrificial layer 24 is SOC, the sacrificial layer 24 may be removed using O 2 gas.

이어서, 스페이서(23')를 포함하는 게이트(22) 사이에 층간절연막(25)를 매립한다. 여기서, 층간절연막(25)은 산화막일 수 있다. 이때, 층간절연막(25)을 매립 후 평탄화 공정(예를 들면, CMP공정)을 더 수행할 수 있다. Subsequently, an interlayer insulating film 25 is embedded between the gates 22 including the spacers 23 '. Here, the interlayer insulating film 25 may be an oxide film. In this case, after the interlayer insulating layer 25 is embedded, a planarization process (for example, a CMP process) may be further performed.

이어서, 포토 리소그래피 공정으로 감광막(미도시) 도포, 노광 및 현상을 통해 SAC식각 예정영역을 오픈 부로하는 SAC마스크(26)를 형성한다. SAC마스크(26)의 예시로 비정질 카본막(26a) 및 SiON막(26b)을 순서대로 적층하여 형성할 수 있으며, SAC식각 예정 영역은 복수의 게이트(22)와 게이트(22) 사이에 형성된 층간절연막(25)을 포함하는 영역으로서, SAC식각 공정에 의하여 기판(20)의 활성영역(A)과 층간절연막(25) 상부에 형성될 도전물질을 전기적으로 연결하기 위한 콘택 홀을 형성하고자 하는 영역이다.Subsequently, a SAC mask 26 is formed using the photosensitive film (not shown) by applying a photolithography process, exposing and developing the SAC etching region as an open part. As an example of the SAC mask 26, an amorphous carbon film 26a and a SiON film 26b may be stacked in this order, and the SAC etching region may be formed between the plurality of gates 22 and 22. An area including an insulating film 25, a region for forming a contact hole for electrically connecting the active region A of the substrate 20 and the conductive material to be formed on the interlayer insulating film 25 by a SAC etching process. to be.

도 2e에 도시한 바와 같이 SAC마스크(26)을 식각베리어로 하여 층간절연막(25)을 제거하는 SAC식각 공정을 수행한다. 식각장치는 고밀도 플라즈마 장치로써, 플루오르대 탄소의 비율이 낮은 불화탄소계열의 가스(예를 들면 C4F6)를 식각물질을 사용하는 것이 바람직하다. As shown in FIG. 2E, an SAC etching process is performed to remove the interlayer dielectric layer 25 using the SAC mask 26 as an etching barrier. The etching apparatus is a high-density plasma apparatus, and it is preferable to use an etching material for a fluorine-carbon gas having a low fluorine-to-carbon ratio (for example, C 4 F 6 ).

전술한 바와 같이, SAC식각 공정시 스페이서(23')는 식각베리어의 역할을 한다. 스페이서(23')는 게이트(22)의 측벽에 형성되는데, 게이트(22)의 측벽을 기준으로 상부 스페이서(23A)는 그 폭이 얇고, 하부 스페이서(23B)는 그 폭이 두꺼운 구조이다. 이를 스페이서(23') 사이에 매립된 층간절연막(25)을 기준으로 보면 층간절연막(25)은 상부의 직경은 넓고, 하부의 직경은 좁은 구조가 된다. 따라서, 식각물질이 층간절연막(25)에 접촉하는 층간절연막(25)의 오픈 부는 직경이 종래보다 넓은 형태를 갖는다.As described above, in the SAC etching process, the spacer 23 'serves as an etching barrier. The spacer 23 ′ is formed on the sidewall of the gate 22. The upper spacer 23A has a thin width and the lower spacer 23B has a thick width based on the sidewall of the gate 22. Based on the interlayer insulating film 25 embedded between the spacers 23 ′, the interlayer insulating film 25 has a wide upper diameter and a lower diameter. Therefore, the open portion of the interlayer insulating film 25 in which the etching material contacts the interlayer insulating film 25 has a larger diameter than the conventional one.

이와 같이 층간절연막(25)의 오픈 부가 넓어지므로, 식각물질과 접촉하는 면적도 넓어지게 된다. 따라서, 더 많은 식각물질이 층간절연막(25)과 화학반응을 할 수 있음으로써 종래에 문제가 되었던 낫 오픈 현상을 방지할 수 있다. 또한, 하부 스페이서(23B)는 그 두께가 상부(23a)에 비하여 상대적으로 두꺼운 형태이므로, 하부 스페이서(23B)는 메탈막(22b) 및 폴리실리콘막(22a)이 노출되지 않도록 충분히 식각베리어의 역할을 할 수 있다. 따라서, 종래에 문제가 되었던 콘택과 게이트(22)의 쇼트 불량을 방지할 수 있다.As such, since the open portion of the interlayer insulating film 25 is widened, the area in contact with the etching material is also widened. Therefore, more etch materials can chemically react with the interlayer insulating film 25, thereby preventing the sickle opening phenomenon, which has been a problem in the past. In addition, since the thickness of the lower spacers 23B is relatively thicker than that of the upper portion 23a, the lower spacers 23B are sufficiently etched to prevent the metal layer 22b and the polysilicon layer 22a from being exposed. can do. Therefore, it is possible to prevent short defects between the contact and the gate 22 which have been a problem in the past.

도 2f에 도시한 바와 같이, 게이트(22) 사이에 잔존하는 스페이서(23')을 제거한다. 이어서, 에치백 공정 등으로 완충막(29)을 제거한다. As shown in FIG. 2F, the spacers 23 ′ remaining between the gates 22 are removed. Next, the buffer film 29 is removed by an etch back process or the like.

이어서, 게이트(22) 사이에 콘택 플러그 형성을 위한 도전막(30)을 형성한다. 도전막(30)을 통하여 하부도전체 및 상부도전체들은 전기적으로 연결된다. 특히, 상부에 형성될 수 있는 캐패시터(capacitor) 및/또는 비트 라인(bit line)과 하부에 형성될 수 있는 소스/드레인(source/drain)은 도전막(30)을 통하여 전기적으로 연결된다. Next, a conductive film 30 for forming a contact plug is formed between the gates 22. The lower and upper conductors are electrically connected through the conductive film 30. In particular, a capacitor and / or a bit line, which may be formed at the top, and a source / drain, which may be formed at the bottom, may be electrically connected through the conductive layer 30.

이로써, 본 발명의 목적을 해결할 수 있고, 나아가 반도체 장치의 고집적화를 도모하며 수율 향상을 이룰 수 있다.
As a result, the object of the present invention can be solved, and further, the semiconductor device can be highly integrated and yield can be improved.

본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
Although the technical spirit of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments within the scope of the technical idea of the present invention are possible.

10 : 기판 11 : 소자분리막 12 : 게이트
13 : 스페이서 15 : 층간절연막 16 : 하드마스크막
19 : 완충산화막
20 : 기판 21 : 소자분리막 22 : 게이트
23 : 스페이서 24 : 희생막 25 : 층간절연막
26 : SAC마스크막 29 : 완충막 30 : 도전막10 substrate 11 device isolation film gate
13 spacer 15 interlayer insulating film 16 hard mask film
19: buffer oxide film
20: substrate 21: device isolation film 22: gate
23 spacer 24 sacrificial film 25 interlayer insulating film
26 SAC mask film 29 buffer film 30 conductive film

Claims (10)

기판상에 복수 개의 게이트를 형성하는 단계;
상기 기판 및 게이트 상의 단차를 따라 스페이서를 형성하는 단계;
상기 스페이서 상에 상기 게이트 사이를 일부 매립하는 희생막을 형성하는 단계;
상기 희생막 상부에 노출된 스페이서의 두께를 일부 감소시키는 단계;
상기 희생막을 제거하는 단계;
상기 게이트를 포함하는 구조물 상에 층간절연막을 형성하는 단계; 및
상기 층간절연막을 자기정렬콘택(Self Aligned Contact) 식각하는 단계를 포함하는
반도체 장치의 제조방법.
Forming a plurality of gates on the substrate;
Forming a spacer along a step on the substrate and the gate;
Forming a sacrificial layer partially filling the gate between the gates;
Partially reducing a thickness of the spacer exposed on the sacrificial layer;
Removing the sacrificial layer;
Forming an interlayer insulating film on the structure including the gate; And
Etching the self-aligned contact of the interlayer dielectric layer;
Method of manufacturing a semiconductor device.
제1항에 있어서,
상기 희생막은 SOC(Spin On Carbon)를 포함하는
반도체 장치의 제조방법.
The method of claim 1,
The sacrificial layer includes spin on carbon (SOC)
Method of manufacturing a semiconductor device.
제1항에 있어서,
상기 스페이서는 질화막을 포함하고,
상기 층간절연막은 산화막을 포함하는
반도체 장치의 제조방법.
The method of claim 1,
The spacer includes a nitride film,
The interlayer insulating film includes an oxide film
Method of manufacturing a semiconductor device.
제1항에 있어서,
상기 게이트는 폴리실리콘막, 메탈막 및 하드마스크막의 적층구조인
반도체 장치의 제조방법.
The method of claim 1,
The gate is a laminated structure of a polysilicon film, a metal film and a hard mask film.
Method of manufacturing a semiconductor device.
제4항에 있어서,
상기 희생막의 매립 높이는
상기 게이트의 메탈막의 높이보다 상부인
반도체 장치의 제조방법.
The method of claim 4, wherein
The buried height of the sacrificial film
Is higher than the height of the metal film of the gate
Method of manufacturing a semiconductor device.
제1항에 있어서,
상기 희생막 상부에 노출된 스페이서의 두께를 일부 감소시키는 단계는
등방성 식각 공정으로 수행하는
반도체 장치의 제조방법.The method of claim 1,
Part of reducing the thickness of the spacer exposed on the sacrificial layer is
Performed by an isotropic etching process
Method of manufacturing a semiconductor device. 제6항에 있어서,
상기 등방성 식각 공정은
플루오르(F)가 많은 플루오르카본(CF)계열 가스를 포함하는 식각물질을 사용하는 것을 포함하는
반도체 장치의 제조방법.
The method of claim 6,
The isotropic etching process
Involving the use of an etchant containing fluorine (CF) -based gases that are high in fluorine (F).
Method of manufacturing a semiconductor device.
제1항에 있어서,
상기 희생막을 제거하는 단계는
O2를 이용한 건식 식각 공정을 포함하는
반도체 장치의 제조방법.
The method of claim 1,
Removing the sacrificial layer is
Including dry etching process using O 2
Method of manufacturing a semiconductor device.
제1항에 있어서,
상기 층간절연막을 자기정렬콘택 식각하는 단계는
상기 층간절연막 상에 상기 자기정렬콘택 식각 예정 영역을 노출부로하는 마스크패턴을 형성하는 단계;
상기 마스크패턴을 베리어로 상기 층간절연막을 제거하는 단계; 및
상기 게이트 사이의 저면에 잔존하는 스페이서를 제거하는 단계를 포함하는
반도체 장치의 제조방법.
The method of claim 1,
The self-aligned contact etching of the interlayer dielectric layer may be performed.
Forming a mask pattern on the interlayer insulating layer to expose the self-aligned contact etching region;
Removing the interlayer insulating layer using the mask pattern as a barrier; And
Removing spacers remaining on the bottom surface between the gates;
Method of manufacturing a semiconductor device.
제1항에 있어서,
상기 게이트는 리세스 게이트인
반도체 장치의 제조방법.
The method of claim 1,
The gate is a recess gate
Method of manufacturing a semiconductor device.
KR1020100126071A 2010-12-10 2010-12-10 Method for manufcaturing the semiconductor device KR20120064841A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020100126071A KR20120064841A (en) 2010-12-10 2010-12-10 Method for manufcaturing the semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100126071A KR20120064841A (en) 2010-12-10 2010-12-10 Method for manufcaturing the semiconductor device

Publications (1)

Publication Number Publication Date
KR20120064841A true KR20120064841A (en) 2012-06-20

Family

ID=46684782

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100126071A KR20120064841A (en) 2010-12-10 2010-12-10 Method for manufcaturing the semiconductor device

Country Status (1)

Country Link
KR (1) KR20120064841A (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9768163B2 (en) 2014-10-21 2017-09-19 Samsung Electronics Co., Ltd. Semiconductor device and method for fabricating the same

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9768163B2 (en) 2014-10-21 2017-09-19 Samsung Electronics Co., Ltd. Semiconductor device and method for fabricating the same
US10056375B2 (en) 2014-10-21 2018-08-21 Samsung Electronics Co., Ltd. Semiconductor device and method for fabricating the same

Similar Documents

Publication Publication Date Title
US9799564B2 (en) Semiconductor structure having contact holes between sidewall spacers and fabrication method there of
KR100400308B1 (en) A method for forming a borderless contact of a semiconductor device
KR100945229B1 (en) Method for manufacturing semiconductor device
KR100549576B1 (en) Method for manufacturing semiconductor device
KR20120064841A (en) Method for manufcaturing the semiconductor device
JP2009252825A (en) Semiconductor device and manufacturing method therefor
KR20050066192A (en) A method for forming a contact of a semiconductor device
KR20080086692A (en) Method for manufacturing semiconductor device
KR20080002487A (en) Method for forming landing plug of semiconductor device
KR100506050B1 (en) Contact formation method of semiconductor device
KR20060055795A (en) Method of forming landing plug poly of semiconductor device
KR20110075206A (en) Semiconductor device and method for forming using the same
KR100819674B1 (en) Method for forming semiconductor devices
KR100859222B1 (en) Method of manufacturing a semiconductor device
KR100721591B1 (en) Manufacturing method for semiconductor device
KR20060002182A (en) A method for forming a semiconductor device
KR100843903B1 (en) Method for manufacturing of semiconductor device
KR100732274B1 (en) Method of fabricating semiconductor device
KR20070002701A (en) Method for fabricating transistor of semiconductor device
KR20070069755A (en) Method of manufacturing semiconductor device
KR20050066190A (en) A method for forming a contact of a semiconductor device
KR20060109053A (en) Method of manufacturing semiconductor device
KR20080071705A (en) Method for manufacturing semiconductor device
KR20030058636A (en) A method for forming of a semiconductor device
KR20070082131A (en) Method for fabricating the same of semiconductor in gate line

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination